JPH01259628A - Ａ／ｄ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアナログ信号をディジタル信号に変換するＡ／
［）変換器に関するもので、特に集積化した高速度、高
精度のＡ／Ｄ変換器に関する。

〔従来の技術〕

並列型Ａ　／　Ｉ）変換器は、多数のコンパレータ（電
圧比較器）を用いて、アナログ入力電圧と多数の参照電
圧とを同時に比較し、入力端子がどの参照電圧に近いか
を判定して、その判定結果を２進符号にしてディジタル
出力とする変換器である。

この並列型Ａ／Ｄ変換器は、入力電圧を参照゛電圧と一
瞬の時刻で同時に比較するため、他の方式に比べて変換
速度が最も速い。

従来の典型的な並列型Ａ／Ｄ変換器のブロック図を第７
図に示す。入力端子２より入力されたアナログ入力電圧
は、分圧抵抗３１〜３ｎで分圧された多数の参照電圧と
、多数の（分解能分の）コンパレータ１１〜１．１によ
り同時に比較され、つづくラッチ４及びエンコーダ５に
より２進符号に変換され出力される。ここで高精度の変
換結果を得るためには、複数のコンパレータのオフセッ
ト電圧のばらつきが充分小さいことが必要である。

コンパレータのオフセット電圧Ｖ　ｏ　ｉ　ｓとは、大
小判定のずれ電圧である。すなわち、オフ、セット電圧
が零の理想的なコンパレータは、入力端子Ｖ　ｉ　ｎと
参照電圧Ｖｒｏｊ　が等しい時を境界として■ｌｎと■
「ｅｌの大小判定をおこなう。ところが実際には、Ｖ　
ｒ　ｎとＶｒｅｚが微小電圧■。□５だけずれた時を境
界として大小判定をするとき、このずれの電圧Ｖ　ｏ　
ｉ　ｓをオフセット電圧という。

従来の並列型Ａ／Ｄ変換器では、差動増幅器形のコンパ
レータが用いられていた。ところ力酊ＯＳトランジスタ
では、トランジスタペアのしきい電圧’ＶＬｈのペア性
が良くない為、しきい電圧の差ΔＶｔｈがオフセット電
圧となる問題点があった。

このため高精度のＡ／Ｄ変換を実現することが難しかっ
た。

この問題をチョッパ形コンパレータの制御クロックを工
夫して解決したのが、特開昭５９−１．３３７２５号公
報に開示された電圧比較器である。この電圧比較器を用
いたＡ／Ｄ変換器を第８図に示す。

このコンパレータでは、スイッチ６とスイッチ７で入力
端子と参照電圧とを切り換えて、その電圧変化を増幅し
て比較を行なう。この時、スイッチ８，９および６をオ
ンしてリセツ１〜を行なう、いわゆるオートゼロ期間が
ある。このオードゼロ期間では、インバータのオフセラ
１〜電圧が股間結合容量Ｃに蓄積され記憶される。その
ため比１咬期ｕ■では、オフセット電圧が実効的に零と
なって、入力が比較される。したがってこの比較器を用
いることにより、高精度Ａ／１〕変換器が実現できろ。

〔発明が解決しようとする課題〕

ところが上記従来技術によれば、オートゼロ期間を設け
ることが必須のため、変換速度を充分に上げられないと
いう問題点があった。オートゼロ期間では比較を行なえ
ないので、比較速度が半分に低下するからである。

本発明の目的は、オートゼロ期間を設けずに、オフセラ
１へ電圧のばらつきの影響を受けない、高精度・高速の
Ａ／Ｄ変換器を提供することにある。

〔Ｎ題を解決するための手段〕

上記目的は、コンパレータとして用いる差動増幅器に、
新しくオフセットを打消すための補正入力トランジスタ
ペアを設け、このトランジスタペアの入力端子（以下補
正入力端子と呼ぶ）に必要な大きさの電圧を印加するこ
とにより達成できる。

補正に必要な電圧は、補正期間を設け、この期間の間レ
ニ、補正入力端子しこ、除々に変化する入力を与えるこ
とにより見い出すことができる。さらにこの補正に必要
な電圧は、補正入力端子に記憶容量を設けることにより
保持しておくことができる。

〔作用〕

補正入力トランジスタペアは差動増幅器に並列に接続す
る。つまり、負荷抵抗（又はアクティブ負荷デバイス）
と差動入力トランジスタペアで構成される差動増幅器に
、差動入力トランジスタペアと並列に補正入力トランジ
スタペアを接続する。

こうすると負荷抵抗には、差動人力トランジスタペアに
流れる電流と、補正入力トランジスタペアに流れる電流
の和電流が流れる。したがって、差動入力トランジスタ
ペアまたは負荷抵抗の値にアンバランスがあって、差動
入力に印加される２つの電圧（入力電圧Ｖ　ｉ　ｎと参
照電圧Ｖｒｅｚ）が等しい時に、２つの出力電圧が等し
くない場合、すなわちオフセット電圧が零でない場合に
も、補正入力トランジスタペアに流れる電流の値を調整
することにより、２つの出力電圧を等しくすることがで
きる。すなわちオフセット電圧を零とすることができる
。

補正入力トランジスタペアに流れる電流は、補正入力端
子に印加する電圧を変えることにより調整できる。補正
に必要な電圧を見い出すには、差動入力トランジスタペ
アの２つの入力端子に同じ電圧を印加しておき補正入力
端子の２つの入力の一方に、時間的に変化しない一定電
圧を印加し、他方には一定電圧を含む範囲で時間に比例
して増加（又は減少）する電圧を印加し、２つの出力電
圧が等しくなった時に増加（又は減少）を止める方法に
より見い出すことができる。

この補正に必要な電圧は、補正入力端子に記憶容量を設
けることにより保持しておくことができる。

〔実施例〕

以下、本発明の一実施例を第１図、第２図、第３図及び
第４図により説明する。

第１図は本発明のＡ／Ｄ変換器の全体回路構成を示す図
である。第１図においてコンパレータ１゜入力端子２２
分圧抵抗３．ラッチ４．エンコーダ５の働きと構成は従
来の典型的な並列型Ａ／Ｄ変換器と同じである。本発明
では、各コンパレータ１１〜１ｎに、コンパレータのオ
フセットを補正するための、補正入力トランジスタペア
１０１〜１０ｎを並列に接続する。さらに補正入力端子
に、補正すべき電圧を保持するための補正入力制御回路
１１１〜１１１．が接続されている。２つの補正入力端
子の一方には第１の補正電圧発生回路１２が、他方の入
力には第２の補正電圧発生回路１３が接続されている。

つぎに第２図を用いて各コンパレータと補正入力トラン
ジスタペアの接続について説明する。第２図中１ａ、ｌ
ｂはコンパレータの本来の差動入力トランジスタペア、
１０ａ、１０ｂは補正入力トランジスタペアである。そ
れぞれのソースは接続され、さらに定電流源１１、およ
び１０ｉが接続される。補正入力トランジスタペアの入
力端子（補正入力端子）には電圧記憶用の容量１０ｃ及
び１０ｄが接続される。補正入力制御回路に属するスイ
ッチｌｌａ、ｌｌｂ、ｌｌｃ、ｌｉｄはつぎの動作説明
に示すように制御されるスイッチである。

このコンパレータには、補正期間（補正モード）と、動
作期間（動作モード）との２つの期間（モード）を設け
る。補正期間では各コンパレータのオフセットが補正さ
れ、一方、動作期間ではオフセットが補正されたコンパ
レータが、比較動作をおこなう。

補正期間の動作はつぎのようになる。補正期間の間では
、スイッチｌｌａがオフされ、スイッチ１１ｂがオンさ
れて、入力端子１ｆから入る参照電圧が差動入力トラン
ジスタペアｌａ、ｌｂのゲートに印加される。この２つ
のトランジスタの特性および負荷抵抗１ｃ、ｌｄの抵抗
値が揃っていれば、出力端子１ｇ、ｌｈの出力電圧は等
しい。

ところが特性が異なっていると出力電圧が異なり。

オフセット電圧になる。そこで補正入力トランジスタペ
ア１０ａ、１０ｂのゲートに、わずかに異なるゲート電
圧を印加する。負荷抵抗には、本来の差動入力トランジ
スタからの電流と、補正入力トランジスタからの電流と
が加算されて流れるので、補正入力トランジスタに本来
の入力トランジスタの電流のアンバランスを補正するだ
けの電流差を発生させれば、実効的にオフセット電圧が
零となる。

アンバランスを補正するに必要な電圧差は、補正入力の
一方の電圧を固定し、他方をスイープすることにより見
い出すことができる。第３図はこの電圧差を見い出すと
きの信号波形及び動作タイミングを示す図である。波形
ａは補正電圧発生回路１３で発生させる時間とともに変
化する電圧波形（ランプ波形）である。波形すは補正回
路及びラッチ回路で用いられるシステムクロックφであ
る。波形Ｃは補正期間におけるラッチ４（第１図参照）
の出カイａ号波形であり、この信号は第１図に示される
ように補正入力制御回路１１にフィードバックされる。

補正入力制御回路１１は、ラッチ４の出力信号（波形Ｃ
）とシステムクロックφとの論理積信号である波形ｄを
作る。この論理積信号ｄは第２図におけるスイッチｌｉ
ｅ、ｌｉｄに接続され、そのハイレベルでスイッチがオ
ン、ローレベルでオフとなるようにスイッチを制御する
。波形ｅはランプ波形ａが印加される端子、たとえばそ
れを１０ｆとすると１０ｆ側の補正人力トランジスタ１
０ｂのゲート電圧波形である。波形ｆは、一定電圧が印
加される端子１０ｅ側の補正入力トランジスタ１０ａの
ゲート電圧波形である。

補正期間では前に説明したように、差動入力トランジス
タペアｌａ、ｌｂのゲート電圧は等しくなっている。端
子１０ｅには一定電圧、端子１０ｆには、端子１°Ｏｅ
の一定電圧よりも低い電圧から始まり、高い電圧で終わ
るランプ波形ａが印加される。補正期間の始まりでは、
端子１．　Ｏｆの電圧が端子１０ｅの電圧よりも低いの
で、端子１ｈの出力電圧は端子１ｇの出力電圧よりも高
い、この差電圧は第１図に示す２段目３段目の増幅器で
増幅され、ラッチ４にセッチされる。端子１０ｆの電圧
が除々に上昇すると端子１ｈの出力電圧が除除に低くな
り、あるところで端子１ｇの出力電圧よりも低くなる。

したがってラッチ４の出力信号は、波形Ｃに示すように
、ハイからローに変化する。この信号とクロックφとの
論理和信号である波形ｄはこの時点でローレベルになる
。したがってオンオフがくり返されていたスイッチ１１
ｃ。

ｌｉｄは、この時点からオフしたままとなる。そのため
トランジスタ１０ｂのゲート電圧は、波形ｅに示すよう
に、この時点から上昇を止め一定電圧を保つ。

このようにして見い出されるゲート電圧は、コンパレー
タの差動入力に印加される２つの電圧が等しい時に、２
つの出力電圧を等しくする電圧である。すなねちこの電
圧がオフセット電圧を零とする補正に必要な電圧である
。第１図中１１〜１１＋の各コンパレータ毎に補正に必
要な電圧は異なるが、ランプ波形の一回のスイープによ
り、同時に、各コンパレータ毎に補正に必要な電圧を求
めることができる。

この補正に必要な電圧は、補正入力端子に付加されてい
る記憶用容量で保持しておくことができる。しかしリー
クがあるため、あまり長時間保持しておくことはできな
い。そこで周期的に補正期間を設け、その値をリフレッ
シュしてやる必要がある。そのタイミングとしては、ビ
デオ信号用Ａ／Ｄ変換器の場合、水平同期信号の間を使
用することができる。第４図に示すように６３．５μｓ
ｅｃの周期のうち約５μｓｅｃ程度が水平同期信号なの
で、この間を補正期間として補正に必要な電圧を求めて
記憶用容量で保持してやる。補正期間以外の比較期間で
は、この保持された補正電圧により、コンパレータは実
効的なオフセット電圧が零として動作する。なおこのサ
ンプルホールド回路で保持している電圧は、チップ内の
他のクロックとの容量結合により影響を受けないように
、絶縁）膜上の導電性膜を一定電位に固定することによ
りシールドすることが望ましい。

第５図は本発明の別の実施例である。この実施例におい
ては、差動増幅器はカレントミラー回路によるアクティ
ブロードを用いた差動増幅回路である。第２図の実施例
では、負荷抵抗を用いた差動増幅回路を例として用いた
が、第２図の実施例においてもアクティブロードを用い
た差動増幅回路を用いて、前の説明と同様にオフセット
を低減することができる。

本実施例は補正入力トランジスタペアのトランジスタの
極性を変更した例である。すなわち、補正トランジスタ
をｐＭＯ８としている。この場合、定電流源はグランド
でなく、電源電圧ｖＤＤから接続することになるが、そ
の他の回路接続と動作原理は前の例と全く同様である。

第６図はオフセット補正の他の実施例である。

この場合、定電流源を一つとして、回路の簡単化を計っ
ている。

なおビデオ用のＡ／Ｄ変換器でなければ、補正期間を設
ける同期信号はないので、電源投入時などの適当な時間
に補正期間を設けてやればよい。

〔発明の効果〕

本発明によれば、各コンパレータのオフセット電圧が必
要な大きさ以下に低減できるので、高精度Ａ／Ｄ変換が
実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例の全体回路もカ成を示す回路
図、第２図は第１図の一部回路を詳細に示す回路図、第
３図は第１図の動作タイミングを示回路図である。 １・・・コンパレータ、２・・・信号入力端子、３・・
・直列分圧抵抗、４・・・ラッチ、５・・・エンコーダ
、１０・・・補正人力、１１・・・補正入力制御回路、
１２．１３゛・・補正電圧発生回路、ｌａ、ｌｂ・・・
（コンパレータ）入力トランジスタ、１．ｏａ、１０ｂ
・・・補正人〕・ ρ； 第２図 ％ｖ ｏｆ 窩　３　図 千　　−−−ｒ−−ｔ−１Ｊ−一一一一一一一一一一一
一一第４図 茅　５　図 ７０Ｆ ■　に　　図 ％９ 第７図 ２４畠号入ｊ文酷チ 、３　ｆ［グリ４ト圧＃Ｊ’Ｌ ４　ラッチ ５　工ふコータ゛ ￥ＪＢ図 １　コ〕ハ＃Ｌ−７６人号又イゾナ ２　イ會号入第４１ト　　　７　人カズイプナ３　　直
列分圧１戊朽し　　３　　リセ、７トヌイヅヂ４　ラ、
７＋　　　　　　９　リヤ１．トス４ツナ５　　エシコ
ー７

Claims (1)

1. 【特許請求の範囲】 １、多数のコンパレータと参照電圧発生回路とエンコー
   ダとから成る並列型又は直並列型Ａ／Ｄ変換器において
   、上記コンパレータのそれぞれに補正入力端子を設けた
   ことを特徴とするＡ／Ｄ変換器。 ２、請求項１記載のＡ／Ｄ変換器において、前記コンパ
   レータとして差動増幅器を用い、この差動増幅器の差動
   入力トランジスタペアに並列に、補正入力トランジスタ
   ペアを接続したことを特徴とするＡ／Ｄ変換器。 ３、請求項１記載のＡ／Ｄ変換器において、前記補正入
   力端子にサンプルホールド回路を設けたことを特徴とす
   るＡ／Ｄ変換器。 ４、請求項３記載のＡ／Ｄ変換器において、前記コンパ
   レータの２つの補正入力のうち、一方の補正入力の前記
   サンプルホールド回路は各コンパレータとも第１の補正
   電圧発生回に接続され、他方の補正入力の前記サンプル
   ホールド回路は各コンパレータとも第２の補正電圧発生
   回路に接続されていることを特徴とするＡ／Ｄ変換器。 ５、請求項４記載のＡ／Ｄ変換器において、前記補正電
   圧発生回路は、一方が設定電圧を発生する回路であり、
   また他方はランプ電圧またはスイープ電圧を発生する回
   路であることを特徴とするＡ／Ｄ変換器。 ６、請求項５記載のＡ／Ｄ変換器において、ビデオ信号
   の周期信号を抽出する回路をＡ／Ｄ変換器内に持ち、そ
   の抽出信号によつてスイープが開始されるランプ電圧発
   生回路をもつことを特徴とするＡ／Ｄ変換器。 ７、請求項４記載のＡ／Ｄ変換器において、前記サンプ
   ルホールド回路の制御は、前記コンパレータ自身の出力
   信号によつてなされることを特徴とするＡ／Ｄ変換器。 ８、請求項７記載のＡ／Ｄ変換器において、前記コンパ
   レータの出力信号とクロック信号との論理積信号によつ
   て、前記サンプルホールド回路の入力スイッチが開閉さ
   れることを特徴とするＡ／Ｄ変換器。 ９、請求項８記載のＡ／Ｄ変換器において、前記コンパ
   レータの出力信号はラッチ回路によりラッチされた信号
   であり、ラッチのタイミングは、前記サンプルホールド
   回路の入力スイッチがオフとなつた後のコンパレータ出
   力をラッチするようタイミングを設定したことを特徴と
   するＡ／Ｄ変換器。 １０、請求項３記載のサンプルホールド回路は、容量と
   ＭＯＳスイッチから成ることを特徴とするＡ／Ｄ変換器
   。 １１、請求項３記載のサンプルホールド回路は、絶縁膜
   を介して上からかぶせた導伝性膜を一定電位に固定しシ
   ールドしたことを特徴とするＡ／Ｄ変換器。 １２、請求項６記載のＡ／Ｄ変換器であつて、同期信号
   の期間中の自己校正（自動オフセット補正）を行なうこ
   とを特徴とするＡ／Ｄ変換器。