JPH01251917A - スイッチング回路 - Google Patents
スイッチング回路Info
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- JPH01251917A JPH01251917A JP7661088A JP7661088A JPH01251917A JP H01251917 A JPH01251917 A JP H01251917A JP 7661088 A JP7661088 A JP 7661088A JP 7661088 A JP7661088 A JP 7661088A JP H01251917 A JPH01251917 A JP H01251917A
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- snubber
- fuse
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Links
- 238000001816 cooling Methods 0.000 claims abstract description 29
- 230000005669 field effect Effects 0.000 claims description 4
- 230000001681 protective effect Effects 0.000 claims description 2
- 239000004020 conductor Substances 0.000 claims 1
- 239000003990 capacitor Substances 0.000 abstract description 31
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 abstract description 14
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 10
- 239000000498 cooling water Substances 0.000 description 4
- 239000012212 insulator Substances 0.000 description 2
- 101150073536 FET3 gene Proteins 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/12—Modifications for increasing the maximum permissible switched current
- H03K17/122—Modifications for increasing the maximum permissible switched current in field-effect transistor switches
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、高速スイッチング素子を多数並列接続したス
イッチング回路に関するものである。
イッチング回路に関するものである。
（従来の技術）
近年、加速器等の分野で高速スイッチング素ｌり
子（本ｓ：Ｍでは電界効果型トランジスタについてア）
を数十個から数百側を並列接続し、高周波でスイッチン
グすることが多くなってきている。
を数十個から数百側を並列接続し、高周波でスイッチン
グすることが多くなってきている。
その様な回路図と構造図を第５図乃至第８図にイリ
示す。尚本考案では電界効果型トランジスタ（以下ＦＥ
Ｔと言う）を５個並列接続した場合の構造例を示す。第
５図回路図及び第６図乃至第８図構造図において、２八
〜２′ｆ２はＦＥＴ保護用ヒユーズ、３Ａ〜３ＥはＦＥ
Ｔ、４Ａ〜４Ｃは環流ダイオード、６Ａ〜６ＥはＦＥＴ
スイッチング時の振動をダンピングするスナバ−抵抗、
７Ａ〜７ＥはＦＥＴオフ時の過電圧を抑制するスナバ−
コンデンサ、８は直流電源ｌとＦＥＴ保護用ヒユーズ２
Ａ〜２Ｅを接続するＤ側ブス、９はＦＥＴのソース側か
ら負荷５までを接続するＳ側ブス、１０は直流電源と負
荷及び環流ダイオードのアノード側全接続するＮ側ブス
、１１はＦＥＴオフ時の配線のインダクタンスによる過
電圧を防止するコンデンサ、２９１〜２９ＥはＦＥＴ保
護用ヒユーズを収納するヒユーズホルダー１、？１７Ａ
〜２０ＥはＦＥＴ保護用ヒユーズ２Ａ〜２ＥからＦＥＴ
３ Ａ〜３Ｅのドレイン側までの分岐用配線で電流バ
ランスを良くする為に各配線長を同一にする必要が有る
。３０はＦＥＴ ３ Ａ〜３Ｅ１スナバ−抵抗６Ａ〜６
Ｅ、スナバ−コンデンサ７Ａ〜７Ｅ。
Ｔと言う）を５個並列接続した場合の構造例を示す。第
５図回路図及び第６図乃至第８図構造図において、２八
〜２′ｆ２はＦＥＴ保護用ヒユーズ、３Ａ〜３ＥはＦＥ
Ｔ、４Ａ〜４Ｃは環流ダイオード、６Ａ〜６ＥはＦＥＴ
スイッチング時の振動をダンピングするスナバ−抵抗、
７Ａ〜７ＥはＦＥＴオフ時の過電圧を抑制するスナバ−
コンデンサ、８は直流電源ｌとＦＥＴ保護用ヒユーズ２
Ａ〜２Ｅを接続するＤ側ブス、９はＦＥＴのソース側か
ら負荷５までを接続するＳ側ブス、１０は直流電源と負
荷及び環流ダイオードのアノード側全接続するＮ側ブス
、１１はＦＥＴオフ時の配線のインダクタンスによる過
電圧を防止するコンデンサ、２９１〜２９ＥはＦＥＴ保
護用ヒユーズを収納するヒユーズホルダー１、？１７Ａ
〜２０ＥはＦＥＴ保護用ヒユーズ２Ａ〜２ＥからＦＥＴ
３ Ａ〜３Ｅのドレイン側までの分岐用配線で電流バ
ランスを良くする為に各配線長を同一にする必要が有る
。３０はＦＥＴ ３ Ａ〜３Ｅ１スナバ−抵抗６Ａ〜６
Ｅ、スナバ−コンデンサ７Ａ〜７Ｅ。
を同一ノ母ネルに配置する水冷パネル、３１は水冷パネ
ル３０を冷却する冷却水配管、３２Ａ〜３２Ｆ、は環流
ダイオード４Ａ〜４Ｃを冷却する自冷の冷却フィン、３
３は環流ダイオード４Ａ〜４Ｃと冷却フィン３２Ａ〜３
２Ｃｆ配置するダイオ−トノ母ネル、４２はヒユーズホ
ルダー２９に〜２９ＥとＦＥＴ保護用ヒユーズ２Ａ〜２
Ｅを収納するヒユーズパネル、４１はＳ側ブス取付用支
え、４０はヒユーズパネル４２を支えるヒユーズパネル
支えである。
ル３０を冷却する冷却水配管、３２Ａ〜３２Ｆ、は環流
ダイオード４Ａ〜４Ｃを冷却する自冷の冷却フィン、３
３は環流ダイオード４Ａ〜４Ｃと冷却フィン３２Ａ〜３
２Ｃｆ配置するダイオ−トノ母ネル、４２はヒユーズホ
ルダー２９に〜２９ＥとＦＥＴ保護用ヒユーズ２Ａ〜２
Ｅを収納するヒユーズパネル、４１はＳ側ブス取付用支
え、４０はヒユーズパネル４２を支えるヒユーズパネル
支えである。
かかる構成において、ＦＥＴ １回路について第６図の
Ａ−Ａ断面を示す第７図を用いて配置を説明する。ＦＥ
Ｔ ３ Ａは水冷パネル３０上で、尚かつ冷却水配管３
１の真上に設置し、ＦＥＴ ３ Ａの右横にスナバ−抵
抗６Ａを設置する。スナバ−コンデンサ７Ａはスナバ−
抵抗６Ａの片側とＦＥＴ ３ Ａのソース側端子間の中
間に配置する。又Ｓ側プス９は水冷パネル３０上にＳ側
プス取付用支え４１を介して、ＦＥＴ ３ Ａのソース
側近傍に水冷／４’ネル３０と平行に配置する。ＦＥＴ
保護用ヒユーズ２人はヒユーズホルダー２９１に収納し
たものをヒユーズパネル４２に取付け、尚かつヒ為−ズ
ノＪ？ネル支え４０を介して水冷パネル３０の下部に取
付る。Ｄ側プス８はヒユーズパネル４２とヒユーズ／４
’ネル支え４００間に絶縁物を介してヒユーズパネル４
２と平行に取付る。第６図のＢ−Ｂ断面を示す第８図の
環流ダイオード４Ａは冷却フィン３２ｋにネジ込まれ、
ダイオードパネル３３と冷却フィン、？、？Ａはネジに
よシ固定される。又Ｎ側プス１０はダイオードパネル３
３と平行に絶縁物を介して固定される。コンデンサ１１
はＤ側プス８とＮ側プス１０の中間に配置される。
Ａ−Ａ断面を示す第７図を用いて配置を説明する。ＦＥ
Ｔ ３ Ａは水冷パネル３０上で、尚かつ冷却水配管３
１の真上に設置し、ＦＥＴ ３ Ａの右横にスナバ−抵
抗６Ａを設置する。スナバ−コンデンサ７Ａはスナバ−
抵抗６Ａの片側とＦＥＴ ３ Ａのソース側端子間の中
間に配置する。又Ｓ側プス９は水冷パネル３０上にＳ側
プス取付用支え４１を介して、ＦＥＴ ３ Ａのソース
側近傍に水冷／４’ネル３０と平行に配置する。ＦＥＴ
保護用ヒユーズ２人はヒユーズホルダー２９１に収納し
たものをヒユーズパネル４２に取付け、尚かつヒ為−ズ
ノＪ？ネル支え４０を介して水冷パネル３０の下部に取
付る。Ｄ側プス８はヒユーズパネル４２とヒユーズ／４
’ネル支え４００間に絶縁物を介してヒユーズパネル４
２と平行に取付る。第６図のＢ−Ｂ断面を示す第８図の
環流ダイオード４Ａは冷却フィン３２ｋにネジ込まれ、
ダイオードパネル３３と冷却フィン、？、？Ａはネジに
よシ固定される。又Ｎ側プス１０はダイオードパネル３
３と平行に絶縁物を介して固定される。コンデンサ１１
はＤ側プス８とＮ側プス１０の中間に配置される。
次に接続について説明する。
Ｄ側プス８よシ分岐用配線２０ｋを介してとュ−、ｅ
ホ＃ ／ −２９Ａの上部に接続され、ＦＥＴ保護保護
用ヒダ２Ａ’ｌ’ｉＬ、ヒユーズホルダー２９１の下部
よりＦＥＴ ３ Ａのドレイン側端子に接続される。又
ＦＥＴ ３ Ａのドレイン側端子はスナバ−抵抗６Ａに
接続され、スナバ−抵抗とスナバ−コンデンサ７Ａはコ
ンデンサリード線の片端で接続される。
ホ＃ ／ −２９Ａの上部に接続され、ＦＥＴ保護保護
用ヒダ２Ａ’ｌ’ｉＬ、ヒユーズホルダー２９１の下部
よりＦＥＴ ３ Ａのドレイン側端子に接続される。又
ＦＥＴ ３ Ａのドレイン側端子はスナバ−抵抗６Ａに
接続され、スナバ−抵抗とスナバ−コンデンサ７Ａはコ
ンデンサリード線の片端で接続される。
スナバ−コンデンサ７Ａの他端はＦＥＴ Ｊ Ａのソー
ス側端子と接続され、ＦＥＴ ３ Ａのソース側端子は
Ｓ側プス９と配線を介して接続される。Ｓ側プス９は水
冷パネル３０の右端よ多負荷５とダイオードパネル３３
及び環流ダイオードのカンード側に接続され、環流ダイ
オード３２にのアノード側よりＮ側プスに接続される。
ス側端子と接続され、ＦＥＴ ３ Ａのソース側端子は
Ｓ側プス９と配線を介して接続される。Ｓ側プス９は水
冷パネル３０の右端よ多負荷５とダイオードパネル３３
及び環流ダイオードのカンード側に接続され、環流ダイ
オード３２にのアノード側よりＮ側プスに接続される。
コンデンサ１１はＤ側プス８とＮ側プス１０（環流ダイ
オード３２にのアノード側）に最短で接続される。他Ｆ
ＥＴ ３ Ｂ〜３Ｅについても同様に接続及び配置され
る。
オード３２にのアノード側）に最短で接続される。他Ｆ
ＥＴ ３ Ｂ〜３Ｅについても同様に接続及び配置され
る。
（発明が解決しようとする課題）
しかる配置及び接続において、ＦＥＴ ｆニスイツチン
グした場合、ＦＥＴ保護用ヒユーズ、ＦＥＴ 、ダイオ
ードが別々に配置されていること及び各ＦＥＴからの配
線を同一長さにするため、配線が長くなシ、配線のイン
ダクタンスが増大して、ＦＥＴに過電圧が印加されＦＥ
Ｔが破損することがあった。これを防止するために、配
線インダクタンスの増加に応シてＦＩＴのスナバ−コン
デンサ容量を増大していたが、スナバ−コンデンサ容量
を増大させると損失の増加をまねき、効率の低下、装置
が大形化すると言う問題点があった。
グした場合、ＦＥＴ保護用ヒユーズ、ＦＥＴ 、ダイオ
ードが別々に配置されていること及び各ＦＥＴからの配
線を同一長さにするため、配線が長くなシ、配線のイン
ダクタンスが増大して、ＦＥＴに過電圧が印加されＦＥ
Ｔが破損することがあった。これを防止するために、配
線インダクタンスの増加に応シてＦＩＴのスナバ−コン
デンサ容量を増大していたが、スナバ−コンデンサ容量
を増大させると損失の増加をまねき、効率の低下、装置
が大形化すると言う問題点があった。
本発明は、上記問題点に対してなされたもので、ＦＥＴ
の電流バランスを良好にし、かつ配線インダクタンスを
低減したコンパクトで高効率なスイッチング回路を提供
することにある。
の電流バランスを良好にし、かつ配線インダクタンスを
低減したコンパクトで高効率なスイッチング回路を提供
することにある。
［発明の構成］
（課題を解決するための手段）
本発明は、上記目的を達成するために、ＦＥＴ保護用ヒ
ユーズとＦＥＴとスナバ−抵抗及びスナバ−コンデンサ
をコンパクトにまとめたものを水冷ノ４ネルに配置し、
尚かつ水冷・母ネルに環流ダイオードを直付けすること
により水冷ノぐネルを冷却フィンとして兼用し、又水冷
パネルをＳ側プスとして兼用することによシ配線のイン
ダクタンスの低減を計り１次に電流バランスを改善する
ために水冷／？ネルにスリットを設けたことを特徴とす
る。
ユーズとＦＥＴとスナバ−抵抗及びスナバ−コンデンサ
をコンパクトにまとめたものを水冷ノ４ネルに配置し、
尚かつ水冷・母ネルに環流ダイオードを直付けすること
により水冷ノぐネルを冷却フィンとして兼用し、又水冷
パネルをＳ側プスとして兼用することによシ配線のイン
ダクタンスの低減を計り１次に電流バランスを改善する
ために水冷／？ネルにスリットを設けたことを特徴とす
る。
（作用）
本発明によれば、電流分担の改善、配線インダクタンス
の低減が計れるＦＥＴの並列接続構造を提供することが
できる。
の低減が計れるＦＥＴの並列接続構造を提供することが
できる。
（実施例）
本発明の一実施例を第１図回路図及び第２図及び第３図
（Ｃ−Ｃ矢視）及び第４図（Ｄ−Ｄ断面）に示す。第１
図乃至第４図において、第５図乃至第８図と同一の要素
は同一符号を記ｊ〜で説明を省略する。
（Ｃ−Ｃ矢視）及び第４図（Ｄ−Ｄ断面）に示す。第１
図乃至第４図において、第５図乃至第８図と同一の要素
は同一符号を記ｊ〜で説明を省略する。
第１図乃至第４図において、６０に〜６０ＥはＦＥＴ個
々にもうけた環流ダイオード、６１Ａ〜６１Ｅは配線の
インダクタンスによる過電圧を個々のＦＥＴ入力で防止
するコンデンサ、第２図に示す５０は環流ダイオード６
０１〜６０Ｅの冷却フィン兼用、Ｓ側ブス兼用、スリッ
ト入シ水冷パネル、５１は冷却水配管、５２は負荷側用
Ｓ側ブスである。
々にもうけた環流ダイオード、６１Ａ〜６１Ｅは配線の
インダクタンスによる過電圧を個々のＦＥＴ入力で防止
するコンデンサ、第２図に示す５０は環流ダイオード６
０１〜６０Ｅの冷却フィン兼用、Ｓ側ブス兼用、スリッ
ト入シ水冷パネル、５１は冷却水配管、５２は負荷側用
Ｓ側ブスである。
次に配置について説明する。
第２図のＤ−Ｄ断面を示す第４図に示すように、Ｄ側ブ
ス８とＮ側ブス１０を近接配置した導体をスリット入り
水冷パネル上部にＮ側プス支え７０とＤ側ブス支え７１
を介して取付る。第２図のＣ−Ｃ断面を示す第３図でＦ
ＩＴ ３ Ａはスリット入り水冷パネル５０上で冷却水
配管５ノの真上に配置し、ＦＥＴ ３ Ａの左側にＦＥ
Ｔ保護用ヒユーズ２Ａとヒユーズホルダー２９ｋを配置
し、Ｆ’ＥＴ ３ Ａの右側にスナバ−抵抗６Ａとスナ
バ−コンデンサ７Ａｉスナバ−コンデンサ７Ａのリード
線長さ以内に配置する。環流ダイオード６０にはＦＥＴ
３ Ａの上部でコンデンサ６１にのリード線長さ以内
に配置し、尚かつスリット入シ水冷パネルに直付けする
。スリット入り水冷ツヤネル５０のスリット間隔は、Ｆ
ＥＴ保護保護用ヒダ２Ａ、ＦＥＴ３に、環流ダイオ−）
’６ＱＡ、スナバー抵抗６Ａ及びスナバ−コンデンサ７
Ａ’ｉｌユニットとして、他ユニットとの間にスリット
を設ける。スリット入シ水冷パネル５０の右端上部より
Ｎ側プス１０と近接して負荷用Ｓ側ブス５２を取り出す
構造である。
ス８とＮ側ブス１０を近接配置した導体をスリット入り
水冷パネル上部にＮ側プス支え７０とＤ側ブス支え７１
を介して取付る。第２図のＣ−Ｃ断面を示す第３図でＦ
ＩＴ ３ Ａはスリット入り水冷パネル５０上で冷却水
配管５ノの真上に配置し、ＦＥＴ ３ Ａの左側にＦＥ
Ｔ保護用ヒユーズ２Ａとヒユーズホルダー２９ｋを配置
し、Ｆ’ＥＴ ３ Ａの右側にスナバ−抵抗６Ａとスナ
バ−コンデンサ７Ａｉスナバ−コンデンサ７Ａのリード
線長さ以内に配置する。環流ダイオード６０にはＦＥＴ
３ Ａの上部でコンデンサ６１にのリード線長さ以内
に配置し、尚かつスリット入シ水冷パネルに直付けする
。スリット入り水冷ツヤネル５０のスリット間隔は、Ｆ
ＥＴ保護保護用ヒダ２Ａ、ＦＥＴ３に、環流ダイオ−）
’６ＱＡ、スナバー抵抗６Ａ及びスナバ−コンデンサ７
Ａ’ｉｌユニットとして、他ユニットとの間にスリット
を設ける。スリット入シ水冷パネル５０の右端上部より
Ｎ側プス１０と近接して負荷用Ｓ側ブス５２を取り出す
構造である。
次だ接続について説明する。
Ｄ側ブス８の一端よりヒユーズホルダー２９１の上部に
接続し、ＦＥＴ保護保護用ヒダ２Ａを介して、ヒユーズ
ホルダ−２９Ａ下部よｆｉ Ｆ’ＥＴ ３ Ａ ｆ７）
ドレイン側に接続する。ＦＥＴ ３ Ａのドレイン側と
スナバ−抵抗６Ａの一端とを最短で接続する。スナバ−
抵抗６Ａの他端とスナバ−コンデンサ７Ａのリード線ヲ
接続し、スナバ−コンデンサ７Ａの他端とＦＥＴ ３
Ａのソース側と接続する。ＦＥＴ、？Ａのソース側と環
流ダイオード６０にのカンード側とを最短で接続する。
接続し、ＦＥＴ保護保護用ヒダ２Ａを介して、ヒユーズ
ホルダ−２９Ａ下部よｆｉ Ｆ’ＥＴ ３ Ａ ｆ７）
ドレイン側に接続する。ＦＥＴ ３ Ａのドレイン側と
スナバ−抵抗６Ａの一端とを最短で接続する。スナバ−
抵抗６Ａの他端とスナバ−コンデンサ７Ａのリード線ヲ
接続し、スナバ−コンデンサ７Ａの他端とＦＥＴ ３
Ａのソース側と接続する。ＦＥＴ、？Ａのソース側と環
流ダイオード６０にのカンード側とを最短で接続する。
環流ダイオード６０にのアノード側はＮ側プス１θとコ
ンデンサ６１ｋに接続する。コンデンサ６１人の他方は
ヒユーズホルダー２９Ａの上部と接続する。
ンデンサ６１ｋに接続する。コンデンサ６１人の他方は
ヒユーズホルダー２９Ａの上部と接続する。
尚、前述説明においては、水冷パネル５０に環流ダイオ
ードを直付けした例を説明したが、高速スイッチング素
子或は抵抗器、及びコンデンサが直付は出来るような構
造のものであれば、これらの部品も直付けすることによ
り一層インダクタンスを低減出来る。
ードを直付けした例を説明したが、高速スイッチング素
子或は抵抗器、及びコンデンサが直付は出来るような構
造のものであれば、これらの部品も直付けすることによ
り一層インダクタンスを低減出来る。
［発明の効果］
以上説明したように第１図乃至第４図に示す本発明の一
実施例の如く構成すれば、Ｄ側プス８とＮ側ブス１０を
近接配置でき、ＦＥＴ保護保護用ヒダ、？Ａ、ＦＥＴＪ
Ａ、スナノ櫂−抵抗６Ａ、スナバ−コンデンサ７Ａ、環
流ダイオード６０Ａ、コンデンサ６１ｋをコンデンサリ
ード線長さ以内に配置すること、及び環流ダイオード６
０にの冷却をスリット入シ水冷パネル５０で兼用し、尚
かつ水冷・母ネル５０をＳ側ブスと兼用することにより
配線のインダクタンスの低減が計れる。又スリット入り
水冷ノ４ネル５０を使用することでＦＥＴ個々の電流に
よる相互干渉をなくし電流バランスを良好にでき、コン
ノヤクトで高効率なスイッチング回路を提供できる。
実施例の如く構成すれば、Ｄ側プス８とＮ側ブス１０を
近接配置でき、ＦＥＴ保護保護用ヒダ、？Ａ、ＦＥＴＪ
Ａ、スナノ櫂−抵抗６Ａ、スナバ−コンデンサ７Ａ、環
流ダイオード６０Ａ、コンデンサ６１ｋをコンデンサリ
ード線長さ以内に配置すること、及び環流ダイオード６
０にの冷却をスリット入シ水冷パネル５０で兼用し、尚
かつ水冷・母ネル５０をＳ側ブスと兼用することにより
配線のインダクタンスの低減が計れる。又スリット入り
水冷ノ４ネル５０を使用することでＦＥＴ個々の電流に
よる相互干渉をなくし電流バランスを良好にでき、コン
ノヤクトで高効率なスイッチング回路を提供できる。
第１図は本発明の回路図、第２図は本発明の構造図、第
３図は第２図のＣ−Ｃ矢視図、第４図は第２図のＤ−Ｄ
断面図、第５図は従来の回路図、第６図は従来の構造図
、第７図は第６図のＡ−Ａ断面図、第８図は第６図のＢ
−Ｂ矢視図である。 ２Ａ〜、？Ｅ：ＦＥＴ保護用ヒユーズ、３Ａ〜３Ｅ：Ｆ
ＥＴ、４Ａ〜４Ｃ：環流ダイオード、６Ａ〜６Ｅ：スナ
バ−抵抗、７Ａ〜７Ｅ：スナバ−コンデンサ、３０：水
冷ノ母ネル、３２Ａ〜３２Ｃ：ダイオード用冷却フィン
、３３：ダイオードパネル、６０Ａ〜６０Ｅ：環流ダイ
オード、６１八〜６１Ｅ：コンデンサ、５０ニスリツト
入シ水冷ノｆネル。 出願人代理人 弁理士 鈴 江 武 彦１０’ 第１図 ３Ａ ’第３
図 第７囚 第８図
３図は第２図のＣ−Ｃ矢視図、第４図は第２図のＤ−Ｄ
断面図、第５図は従来の回路図、第６図は従来の構造図
、第７図は第６図のＡ−Ａ断面図、第８図は第６図のＢ
−Ｂ矢視図である。 ２Ａ〜、？Ｅ：ＦＥＴ保護用ヒユーズ、３Ａ〜３Ｅ：Ｆ
ＥＴ、４Ａ〜４Ｃ：環流ダイオード、６Ａ〜６Ｅ：スナ
バ−抵抗、７Ａ〜７Ｅ：スナバ−コンデンサ、３０：水
冷ノ母ネル、３２Ａ〜３２Ｃ：ダイオード用冷却フィン
、３３：ダイオードパネル、６０Ａ〜６０Ｅ：環流ダイ
オード、６１八〜６１Ｅ：コンデンサ、５０ニスリツト
入シ水冷ノｆネル。 出願人代理人 弁理士 鈴 江 武 彦１０’ 第１図 ３Ａ ’第３
図 第７囚 第８図
Claims (1)
- 環流ダイオードを冷却するためにその一端を直接冷却パ
ネルに取り付け、その近傍に電界効果形トランジスタ、
スナバ回路、前記電界効果形トランジスタの保護用ヒュ
ーズを最短配線して配置したものを１ユニットとし、該
ユニットを前記冷却パネルに複数個配列し、かつユニッ
トとユニットの間にそれぞれスリットを設け、更に前記
冷却パネルに接近した平行なドレイン側母線と負側母線
を配置し、かつ前記冷却パネルをソース側導体として兼
用するために前記スリットの反開口部側にソース側母線
を取り付けたことを特徴とするスイッチング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7661088A JPH01251917A (ja) | 1988-03-31 | 1988-03-31 | スイッチング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7661088A JPH01251917A (ja) | 1988-03-31 | 1988-03-31 | スイッチング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01251917A true JPH01251917A (ja) | 1989-10-06 |
Family
ID=13610108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7661088A Pending JPH01251917A (ja) | 1988-03-31 | 1988-03-31 | スイッチング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01251917A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03107824U (ja) * | 1990-02-22 | 1991-11-06 | ||
| FR2667746A1 (fr) * | 1990-10-08 | 1992-04-10 | Ferraz | Interrupteur statique de puissance a semi-conducteurs. |
| US5208495A (en) * | 1991-12-30 | 1993-05-04 | Ferraz | Static power switch incorporating semi-conductor |
-
1988
- 1988-03-31 JP JP7661088A patent/JPH01251917A/ja active Pending
Cited By (3)
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