JPH01243587A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ゲート電極を絶縁層が覆っている半導体装置
の製造方法に関するものである。

〔発明の概要〕

本発明は、上記の様な半導体装置の製造方法において、
ゲート電極を形成するための層上の絶縁層上に絶縁層と
はエツチング特性の異なる層を積層させ、この層をも含
めてゲート電極のパターンにエツチングすることによっ
て、簡単な工程でゲート電極を確実に絶縁しつつ、ソー
ス・ドレイン電極とソース・ドレイン領域とをセルファ
ラインでコンタクトさせることが可能な様にしたもので
ある。

〔従来の技術〕

ＭＯＳ　−Ｆ　ＥＴのソース・ドレイン電極とソース・
ドレイン領域とをセルファラインでコンタクトさせるこ
とができれば、ＭＯＳ　−Ｆ　ＥＴの集積度を向上させ
ることができる。

このための一つの方法として、特開昭６１−１２３１８
１号公報には、ゲート電極を絶縁層で覆っておき、不純
物含有層から半導体基板中へ不純物を固相−固相拡散さ
せることによってソース・ドレイン領域を形成すると共
に、その不純物含有層をソース・ドレイン電極としても
利用する方法が開示されている。

〔発明が解決しようとする課題〕

しかしこの方法では、半導体基板の表面を露出させるた
めに、ゲート電極を覆っている絶縁層をエツチングする
時に、この絶縁層がゲート電極の特に肩部で過剰にエツ
チングされ易い。このため、この方法で製造された半導
体装置では、ゲート電極の絶縁不良が起り易い。

この様な課題を解決するための一つの方法が特開昭６１
−１５４０４９号公報に開示されてはいるが、この方法
は工程が極めて複雑であり現実的でない。

〔課題を解決するための手段〕

本発明による半導体装置の製造方法は、ゲート電極を形
成するための層１５と第１の絶縁層１６と絶縁層１６．
２１とはエツチング特性の異なる層１７とを半導体基板
１１上に順次に積層させる工程と、前記ゲート電極を形
成するための前記層１５と前記第１の前記絶縁層１６と
前記エツチング特性の異なる層１７とを前記デー１−電
極のパターンにエツチングする工程と、前記パターンを
覆って前記半導体基板１１上に第２の絶縁層２１を形成
する工程と、前記第２の前記絶縁層２１に対する異方性
エツチングを行うことによって、前記パターンの側壁に
前記第２の前記絶縁層２１を残した状態で前記半導体基
板１１を露出させる工程とを夫々具備している。

〔作用〕

本発明による半導体装置の製造方法では、第１の絶縁層
１６上に絶縁層１６．２１とはエツチング特性の異なる
層１７を積層させ、この層１７をも含めてゲート電極の
パターンにエツチングしているので、第２の絶縁層２１
に対する異方性エツチング時に第１の絶縁層１６がエツ
チングされることはない。

しかも、第１の絶縁層１６のエツチング防止に必要な工
程は、絶縁層１６．２１とはエツチング特性の異なる層
１７の積層及びエツチングのみであるので、工程は簡単
である。

そして、ゲート電極のパターンの側壁に第２の絶縁層２
１を残した状態で半導体基板１１を露出させているので
、この露出部上に不純物含有層２２を形成してこの不純
物含有層２２からの固相−固相拡散でソース・ドレイン
領域２３ａ、２３ｂを形成すると共に、不純物含有層２
２をソース・ドレイン電極２２ａ、２２ｂとしても利用
する様にすれば、ソース・ドレイン電極２２ａ、２２ｂ
とソース・１１４７９頁域２３ａ、２３ｂとをセルファ
ラインでコンタクトさせることができる。

〔実施例〕

以下、ＭＯＳ　−Ｆ　ＥＴの製造に適用した本発明の一
実施例を、第１図を参照しながら説明する。

本実施例では、第１Ａ図に示す様に、Ｐ型のＳｉ基板１
１の表面にフィールド酸化膜である５３０２膜１２を形
成して素子形成領域１３を定め、この素子形成領域１３
の表面にゲート酸化膜であるＳｉｎｇ膜１４膜形４する
。

その後、Ｓｉ基板１１上に、ゲート電極を形成するため
の多結晶Ｓｔ層１５と、ＳｉＯ□層１６と、５００人程
程度薄い多結晶Ｓｉ層１７とを、夫々ＣＶＤによって順
次に積層させる。そして多結晶Ｓｉ層１７上に、更にレ
ジスト層（図示せず）を形成する。

次に、レジスト層をパターニングすることによって、第
１Ｂ図に示す様にエツチングマスク１８を形成する。

そしてこのエツチングマスク１８を共通に用い、エツチ
ングガスを順次に変えて３段階のＲＩＥを行うことによ
って、第１Ｂ図に示す様に、多結晶５ｉＮ１７とＳｉｎ
、層１６と結晶Ｓｉ層１５とをゲート電極のパターンに
エツチングする。

その後、エツチングマスク１８を除去するが、この時点
で、多結晶Ｓｉ層１５．５ｔ０２層１６及び多結晶５ｉ
Ｊｉｉ１７やＳｉｎｇ膜１２をマスクにして、ＬＤＤの
Ｎ−領域を形成するためのイオン注入を行ってもよい。

次に、ＣＶＤによってＳｉ基板１１上にＳｉＯ□層を形
成し、このＳｉＯ□層の全面に対してＲＩＥを行って、
第１Ｃ図に示す様に、多結晶Ｓｉ層１５とＳｉＯ□層１
６との側壁にＳｉＯ□層２１を残した状態でＳｉ基板１
１０表面を露出させる。

このとき、Ｓｉｎ２層１６上に多結晶Ｓｉｌ’ｉＷ　１
７が存在しており、５ｔｏ２層１６と多結晶Ｓｉ層１７
とはエツチング特性が互いに異なる。従って、Ｓｉ基板
１１の表面を露出させるためにＳｉ０２層２１に対して
オーバエツチングを行っても、Ｓｉ０２層１６がエツチ
ングされて目減りすることはない。

次に、第１Ｄ図に示す様に、多結晶Ｓｉ層２２をＳｉ基
板ｌｌ上にＣＶＤによって形成する。この時、多結晶Ｓ
ｉ層２２と多結晶Ｓｉ層１７とは互いに一体となる。そ
の後、これらの多結晶Ｓｉ層２２と多結晶Ｓｔ層１７と
に、不純物をイオン注入する。

次に、多結晶Ｓｉ層２２からＳｉ基板１１中へ不純物を
固相−固相拡散させることによって、第１Ｅ図に示す様
に、ソース・ドレイン領域２３ａ、２３ｂを形成する。

その後、多結晶Ｓｉ層２２をソース・ドレイン電ｉ２２
　ａ、　　２２　ｂのパターンにエツチングする。

次に、眉間絶縁膜である５ｉＯｚ膜（図示せず）をＣＶ
Ｄで形成し、このＳｉ０ｇ膜に電極窓（図示せず）を形
成し、この電極窓を介してソース・ドレイン電極２２ａ
、２２ｂとへρ配線（図示せず）とを接続する。

〔発明の効果〕

本発明による半導体装置の製造方法では、第２の絶縁層
に対する異方性エツチング時に第１の絶縁層がエツチン
グされることはないので、簡単な工程でゲート電極を確
実に絶縁しつつ、ソース・ドレイン電極とソース・ドレ
イン領域とをセルファラインでコンタクトさせることが
可能である。

【図面の簡単な説明】

第１図は本発明の一実施例を順次に示す側断面図である
。 なお図面に用いられた符号において、 ｌｔ−一・−・・・・・−・−・・−・Ｓｉ基板１５−
・・−・・・−・−−−−ｍ−多結晶Ｓｉ層１６−・−
・・・−−−−−−−−−−−−５ｉ　Ｏ□層１７−・
−・・−−一−−−−−−・・多結晶Ｓｉ層２１−・・
・−−−−−−・−・・−−−−−５ｉ　Ｏｚ層２２・
−〜−−−・−・・−一−−−−−・−多結晶ｓｔＪ！
２２ａ、２２ｂ−一−・・−ソース・ドレイン電極２３
ａ、２３ｂ・・・・−・・ソース・ドレイン領域である
。

Claims (1)

1. 【特許請求の範囲】 　ゲート電極を絶縁層が覆っている半導体装置の製造方
   法において、 前記ゲート電極を形成するための層と第１の前記絶縁層
   と前記絶縁層とはエッチング特性の異なる層とを半導体
   基板上に順次に積層させる工程と、前記ゲート電極を形
   成するための前記層と前記第１の前記絶縁層と前記エッ
   チング特性の異なる層とを前記ゲート電極のパターンに
   エッチングする工程と、 前記パターンを覆って前記半導体基板上に第２の前記絶
   縁層を形成する工程と、 前記第２の前記絶縁層に対する異方性エッチングを行う
   ことによって、前記パターンの側壁に前記第２の前記絶
   縁層を残した状態で前記半導体基板を露出させる工程と
   を夫々具備する半導体装置の製造方法。