JPH0123801B2 - - Google Patents
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- JPH0123801B2 JPH0123801B2 JP54149783A JP14978379A JPH0123801B2 JP H0123801 B2 JPH0123801 B2 JP H0123801B2 JP 54149783 A JP54149783 A JP 54149783A JP 14978379 A JP14978379 A JP 14978379A JP H0123801 B2 JPH0123801 B2 JP H0123801B2
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- 238000010586 diagram Methods 0.000 claims description 22
- 239000011159 matrix material Substances 0.000 claims description 19
- 230000015654 memory Effects 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 10
- 230000006870 function Effects 0.000 claims description 3
- 230000007704 transition Effects 0.000 description 4
- 238000005452 bending Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 230000004793 poor memory Effects 0.000 description 1
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Description
【発明の詳細な説明】
本発明は、番地を移動させながら追跡するよう
にした接点論理回路読取装置と、それを備えたプ
ログラマブル・ロジツク・コントローラに関す
る。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a contact logic circuit reader that tracks addresses as they move, and a programmable logic controller equipped with the same.
総ての製品について云えることであるが、従来
の廉価のプログラマブル・ロジツク・コントロー
ラのプロセツサに関する欠点としては、安価にす
ることとプログラムあるいはメンテナンスのし易
さが両立しないことが挙げられる。 As with all products, a drawback with conventional low-cost programmable logic controller processors is that low cost is not compatible with ease of programming or maintenance.
廉価にすることを考えると、1接点単位のプロ
グラムあるいは状態表示となり使い難いものとな
り、逆にCRT(陰極線管)画面上に多接点の接点
論理図を表示させプログラムし易さを意図すれ
ば、これを解読するためのプロセツサに工夫を凝
らさねばならなかつた。 If we wanted to keep the price low, it would be difficult to use because it would require programming or status display for each contact.On the other hand, if we wanted to display a logic diagram of multiple contacts on a CRT (cathode ray tube) screen to make it easier to program, We had to devise a processor to decipher this.
ここにおいて、本発明は、この両者のギヤツプ
を少なからず埋めるための手段を提供することを
目的とする。 Here, an object of the present invention is to provide means for filling the gap between the two.
第1図は、本発明の一実施例のブロツク図であ
る。 FIG. 1 is a block diagram of one embodiment of the present invention.
CRTは接点論理記憶装置M1に記憶されてい
る接点論理図を表示するためのCRT表示装置、
KBは接点論理図の各構成要素に関する情報を接
点論理記憶装置M1に入力するためのキーボー
ド、M2はCPU(中央演算処理装置)が接点論理
記憶装置M1の内容を解読するためのプログラム
が記憶されている接点論理解読プログラム記憶装
置、S5は接点論理回路を論理式に変換した結果
を記憶するための記憶装置〔後入れ先出しLast
−In−First−Out(以下LIFOという)レジスタ…
記憶された結果は(i,j)マトリツクス状に記
憶するよりも所要メモリが少なくなる…〕、S3
は接点論理を解読する過程で論理積の一時記憶に
使用されるLIFOレジスタ(論理積結果記憶用後
入れ先出し記憶装置)、S2は接点論理を解読す
る過程で論理和の一時記憶に使用されるLIFOレ
ジスタ(論理和結果記憶用後入れ先出し記憶装
置)S1は接点論理を解読する過程で中断された
接点論理記憶装置M1の番地が一時記憶される
LIFOレジスタ(順序記憶用後入れ先出し記憶装
置)、FLGは論理和演算が終りであることを示す
論理和終了記憶装置、MCは接点論理メモリM1
内の実行番地を指定するマトリツクスアドレスカ
ウント記憶装置、MC′はマトリツクスアドレスカ
ウンタの補助として使用される一時記憶用レジス
タ(…これは必ずしもなくても良い、マトリツク
スアドレスカウンタ記憶装置MCから演算で求め
ることができるからである。…)、CTは論理演算
途中結果が記憶される論理結果記憶装置、CT′は
論理結果記憶装置CTの補助として使用される論
理結果補助記憶装置、INPUTは外部より接点情
報を得るためのインタフエース、OUTPUTは外
部へコイル情報を与えるためのインタフエース、
BS1は実行開始のタイミングを与えるスタート
ボタンスイツチ、BS2は実行停止のタイミング
を与える停止ボタンスイツチである。 CRT is a CRT display device for displaying the contact logic diagram stored in the contact logic storage device M1;
KB is a keyboard for inputting information regarding each component of the contact logic diagram into the contact logic storage device M1, and M2 stores a program for the CPU (central processing unit) to decode the contents of the contact logic storage device M1. The contact logic decoding program storage device S5 is a storage device for storing the result of converting the contact logic circuit into a logical formula [Last in first out Last
-In-First-Out (hereinafter referred to as LIFO) register...
The stored results require less memory than storing them in an (i, j) matrix...], S3
is a LIFO register (last-in, first-out storage device for storing AND results) that is used to temporarily store the logical product in the process of deciphering the contact logic, and S2 is used to temporarily store the logical sum in the process of deciphering the contact logic. The LIFO register (last-in first-out storage device for storing OR results) S1 temporarily stores the address of the contact logic storage device M1 that was interrupted during the process of decoding the contact logic.
LIFO register (last-in first-out storage device for sequential storage), FLG is a logical sum end storage device that indicates the end of the logical sum operation, MC is a contact logic memory M1
A matrix address count storage device that specifies the execution address within the matrix address counter, MC' is a temporary storage register used as an auxiliary for the matrix address counter (...this is not necessarily required, calculations are made from the matrix address counter storage device MC). ), CT is a logical result storage device in which intermediate results of logical operations are stored, CT′ is a logical result auxiliary storage device used as an auxiliary for the logical result storage device CT, and INPUT is an external An interface for obtaining more contact information, OUTPUT is an interface for giving coil information to the outside,
BS1 is a start button switch that gives the timing to start execution, and BS2 is a stop button switch that gives the timing to stop execution.
論理結果記憶装置CTは前回の論理演算の結果
を記憶し、今回の論理演算に使用するために必要
であり、論理結果補助記憶装置CT′は論理積結果
記憶用後入れ先出し記憶装置S3から情報を抜き
出したときこれを記憶し、論理結果記憶装置CT
との情報との論理をとるため必要であり、一時記
憶用レジスタMC′はマトリツクスアドレスカウン
ト記憶装置MCの内容を変更せずに、順序記憶用
後入れ先出し記憶装置S1に記憶される次の実行
座標を演算するためのもので、必ずしも必要では
なく、実行状態をわかりやすくするためのもので
ある。 The logical result storage device CT is necessary to store the result of the previous logical operation and use it for the current logical operation, and the logical result auxiliary storage device CT' stores information from the last-in first-out storage device S3 for storing the logical product result. When extracted, this is memorized and the logical result storage CT
The temporary storage register MC' is necessary to perform logic with the information of This is used to calculate the execution coordinates, and is not necessarily necessary, but is provided to make the execution state easier to understand.
しかして、一時記憶用レジスタMC′がないとき
は、マトリツクスアドレスカウント記憶装置MC
から順序記憶用後入れ先出し記憶装置S1への信
号の流れ(点線で示してある)がある。 Therefore, when there is no temporary storage register MC′, the matrix address count storage device MC
There is a signal flow (indicated by dotted lines) from to the sequential storage last-in-first-out storage S1.
第2図は、この実施例の接点論理図である。 FIG. 2 is a contact logic diagram for this embodiment.
CRT表示装置上に表示された接点論理図の一
つの例題をあらわしている。 This shows an example of a contact logic diagram displayed on a CRT display.
画面は(i,j)=(3,8)の2次元マトリツ
クスに分割され、マトリツクスの各要素は接点論
理図の構成要素を最大1個表示することができ
る。 The screen is divided into a two-dimensional matrix of (i, j)=(3,8), and each element of the matrix can display at most one component of the contact logic diagram.
接点論理図の構成要素は次の12種類より成る。 The components of the contact logic diagram consist of the following 12 types.
接点は、…… ―‖―(ノーマリオフ論理要素)、 ―‖/―(ノーマリオン論理要素)、 出力コイルは、… ―○(コイル論理要素) 接続は、…… −(水平延長論理要素)、 |(垂直延長論理要素)、 〓(下方分岐論理要素)、 〓(上方分岐論理要素)、 〓(右方分岐論理要素)、 〓(左方分岐論理要素)、 〓(交叉論理要素)、 〓(右方曲折論理要素)、 〓(左方曲折論理要素) をもつてそれぞれ示すようにしてある。 The contact point is... -‖- (normally off logic element), ―‖/― (normalion logic element), The output coil is... -○ (coil logic element) The connection is... − (horizontal extension logical element), | (vertical extension logical element), 〓(downward branch logic element), 〓 (upward branch logic element), 〓 (right branch logical element), 〓 (left branch logical element), 〓 (crossover logic element), 〓(rightward bending logic element), 〓(Left bending logic element) Each is shown with .
第3図は、この実施例の接点論理記憶装置M1
の記憶状態図である。 FIG. 3 shows the contact logic storage device M1 of this embodiment.
FIG.
各番地には、接点論理図の構成要素に対応する
命令コードおよびオペランド(接点の入力No.、出
力コイルの出力No.のみ)が、記憶されている。 At each address, an instruction code and operand (only the input number of the contact and the output number of the output coil) corresponding to the component of the contact logic diagram are stored.
ただし、(i,j)=(1,1)には水平延長論理
要素あるいは下方分岐論理要素のみが許される。However, only horizontal extension logic elements or downward branch logic elements are allowed for (i, j)=(1, 1).
第4図は、論理解読プログラム記憶装置M2に
記憶されている論理解読用プログラムのフローチ
ヤートである。 FIG. 4 is a flowchart of the logic decoding program stored in the logic decoding program storage device M2.
この流れ図において、記号( )は( )中に
記載された装置に記憶されているデータを意味
し、記号→はデータを格納する意味であり、
記号
――――→
POPはLIFOレジスタに記憶されている
データのうち一番新しいデータを取り出して格納
することを意味し、記号
――――――→
PUSHはデータを
LIFOレジスタの一番新しいデータとして格納す
る意味であり、記号∩は論理積(アンド)を意味
し、記号∪は論理和(オア)の意味である。 In this flowchart, the symbol ( ) means data stored in the device listed in ( ), the symbol → means storing data, and the symbol -----→ POP means data stored in the LIFO register. The symbol ――――――→ PUSH means to store data as the newest data in the LIFO register, and the symbol ∩ means logical product. (and), and the symbol ∪ means logical sum (or).
ところで、この流れ図は一時記憶用レジスタ
MC′がある場合であるが、この一時記憶用レジス
タMC′がない場合は次のように各ステツプにおけ
る演算を読み替える。 By the way, this flowchart shows the temporary storage register.
This is the case when MC' is present, but if this temporary storage register MC' is not present, the calculations in each step are read as follows.
(MC)+1→MC′は(MC)+1→MCと、
MC′
―――――→
PUSH S1はMC
―――――→
PUSH S1
と、
(MC)+j→MCは(MC)−1+j→MCと、
する。 (MC)+1→MC′ is (MC)+1→MC, MC′ ―――――→ PUSH S1 is MC ――――――→ PUSH S1
Then, (MC) + j → MC becomes (MC) −1 + j → MC.
第5図は、第2図に記載された例題を実行した
場合の各機器に保持されるデータの変遷を示す。 FIG. 5 shows the transition of data held in each device when the example shown in FIG. 2 is executed.
すなわち、MC,MC′,CT,CT′の各欄におい
て、左上欄は実行前の状態、右下欄は実行後の状
態をおのおの表わしている。 That is, in each column of MC, MC', CT, and CT', the upper left column represents the state before execution, and the lower right column represents the state after execution.
ここで、本発明の動作について説明する。 Here, the operation of the present invention will be explained.
実行すべき接点論理はキーボードKBより入力
され、接点論理メモリM1内に記憶される。 The contact logic to be executed is input from the keyboard KB and stored in the contact logic memory M1.
接点メモリM1の内容は2次元マトリツクスに
変換されて、CRT表示装置に表示される。 The contents of contact memory M1 are converted into a two-dimensional matrix and displayed on a CRT display.
接点論理に間違いがないことが確認された後、
スタートボタンBS1が押されると、中央処理装
置CPUは第4図のフロー(flow)に従つて、接
点論理解読プログラム記憶装置M2に記憶されて
いる論理解読プログラムを実行する。 After confirming that there are no mistakes in the contact logic,
When the start button BS1 is pressed, the central processing unit CPU executes the logic decoding program stored in the contact logic decoding program storage device M2 according to the flow shown in FIG.
論理解読プログラム実行中、中央処理装置
CPUは接点論理メモリM1より命令コードおよ
びオペランド(operand)を読み出し、逐次、論
理結果記憶装置CTの内容を更新して行く。 While the logic decoding program is running, the central processing unit
The CPU reads instruction codes and operands from the contact logic memory M1, and updates the contents of the logic result storage device CT one after another.
最後のOUTPUT命令(―○のこと)が実行さ
れた後、中央処理装置CPUはストツプボタンBS
2が押されていない場合には、再び接点論理メモ
リM1の命令を解読し、実行する。 After the last OUTPUT instruction (-○) is executed, the central processing unit CPU presses the stop button BS.
If 2 is not pressed, the command in the contact logic memory M1 is decoded and executed again.
ストツプボタンBS2が押されている場合には
中央処理装置CPUは解読を停止する。 If the stop button BS2 is pressed, the central processing unit CPU stops decoding.
マトリツクス状に配列された第2図の接点論理
図の構成要素の実行順序は、左上〔マトリツクス
で言えば(1,1)〕より出発し、接続要素の種
類に応じて下方に移動し、下限行き止りで右行
し、右行行き止りで上方に移動(左行を伴なう場
合もある)しながら行なう。 The execution order of the components of the contact logic diagram in Figure 2, which are arranged in a matrix, starts from the upper left ((1, 1) in the matrix), moves downward depending on the type of connection element, and then reaches the lower limit. Go right at a dead end, and move upwards at a right-hand dead end (sometimes moving left).
実行の終了は最後のOUTPUT命令を実行する
ことにより行なわれる。 Execution is terminated by executing the last OUTPUT instruction.
以上の実施例では、接点論理図(第2図)が一
画面分についてのみ説明したが、接点論理メモリ
に複数画面分の接点論理図を記憶することによ
り、連続的に解読実行させることも可能である。 In the above embodiment, only one screen of the contact logic diagram (Figure 2) was explained, but by storing multiple screens of contact logic diagrams in the contact logic memory, it is also possible to decode and execute them continuously. It is.
この実施例では、マトリツクス状に配列記憶さ
れた接点論理をそのまゝ使用して解読実行を行な
つているが、マトリツクス状のメモリ配列はメモ
リの利用率が悪い。 In this embodiment, the contact logic arranged and stored in a matrix is used as is to perform decoding, but the matrix-like memory arrangement has poor memory utilization.
多数の画面を記憶する場合、一旦メモリ効率の
良い命令に変換(コンパイルcompile)して、変
換されたプログラムを多数画面分、他のメモリに
記憶して居てこれを実行させることが得策である
こともある。 When storing a large number of screens, it is a good idea to first convert the program into memory-efficient instructions (compile), store the converted program for the large number of screens in other memory, and then run it. Sometimes.
この場合、第2図のフローの中で実行に関連し
ている部分のみをコンパイル用ルーチンに変換す
ることにより、これを実現することができる。 In this case, this can be achieved by converting only the portion related to execution in the flow of FIG. 2 into a compilation routine.
その実施例が第6図、第7図に示してある。 Examples thereof are shown in FIGS. 6 and 7.
第4図と第6図を比べると追跡のための論理が
同じであり、論理を解くか、あるいは論理をなら
べるかだけの違いであることが分る。 Comparing Figures 4 and 6, it can be seen that the logic for tracking is the same, and the only difference is whether the logic is solved or the logic is arranged.
第5図の命令コードMC,MC′,S1と第7図
を組み合わせれば、第6図の処理結果の推移をあ
らわすことになる。 Combining the instruction codes MC, MC', and S1 in FIG. 5 with FIG. 7 will show the transition of the processing results in FIG. 6.
結果はLIFOレジスタであるS5に記憶されて
いるが、必ずしもLIFOレジスタである必要はな
く、順番に並べる機能をもつ記憶装置であれば良
い。 The results are stored in S5, which is a LIFO register, but it does not necessarily have to be a LIFO register, and any storage device that has a function of arranging them in order can be used.
LIFOレジスタS5の内容を横書きにしてみる
と、接点論理回路図を論理式であらわした形にな
つていることが分る。 When the contents of the LIFO register S5 are written horizontally, it can be seen that the contact logic circuit diagram is expressed as a logical formula.
(IN2+IN1)(IN4+IN3・IN5)(=OUT1)
つまり、IN2とIN1との論理和 …(イ)
IN4とIN3・IN5の論理積との論理和 …(ロ)
(イ)と(ロ)の論理積がOUT1となる、ことをあらわ
している。 (IN2 + IN1) (IN4 + IN3・IN5) (=OUT1) In other words, the logical sum of IN2 and IN1...(a) The logical sum of IN4 and the logical product of IN3 and IN5...(b) The logic of (a) and (b) This means that the product is OUT1.
しかして、第6図の列方向移動時ルーチンにあ
るステツプで、
ENDマーク
―――――→
PUSH S1
とあるのについて付言をしておく。 However, I would like to make an additional comment regarding the step in the routine for moving in the column direction in Figure 6, which says END mark -------→ PUSH S1.
すなわち、LIFOレジスタS1には通常順序を
記憶するための数値が記憶されているが、追跡時
命令コード下方分岐論理要素が現われたときの
み、この事実を記憶する必要がある。下方分岐論
理要素が現われたときのみ、数値以外で中央演算
処理装置CPUが識別可能なコード、たとえばア
ルフアベツト(alpabet)のEに相当するコード
をENDマークとしてLIFOレジスタS1にプツシ
ユ(PUSH)する。 That is, although the LIFO register S1 normally stores a numerical value for storing the order, it is necessary to store this fact only when the trace instruction code downward branch logic element appears. Only when a downward branch logic element appears, a code that can be identified by the central processing unit CPU other than a numerical value, such as a code corresponding to E in alphabet, is pushed into the LIFO register S1 as an END mark.
あるいは接点論理記憶装置M1のマトリツクス
に決して現われない数値、たとえば99をENDマ
ークとしてLIFOレジスタS1にプツシユ
(PUSH)してもよい。 Alternatively, a value that never appears in the matrix of the contact logic storage device M1, for example 99, may be used as an END mark and pushed into the LIFO register S1.
本発明を要約すれば、つぎのようになる。 The present invention can be summarized as follows.
記憶装置内に次元(Imax,Jmax)のマトリツ
クス状に配置された接点論理要素、つまりノーマ
リオフ論理要素、ノーマリオン論理要素、コイル
論理要素、水平延長論理要素、垂直延長論理要
素、下方分岐論理要素、上方分岐論理要素、右方
分岐論理要素、左方分岐論理要素、交叉論理要
素、右方曲折論理要素、左方曲折論理要素の総て
あるいは一部から成る接点論理回路の出発点より
出発して番地を移動させる場合、行方向に移動中
のときに、現在番地(i,j)の接点論理要素が
垂直延長論理要素、左方分岐論理要素であれば
(i+1,j)に、交叉論理要素、右方曲折論理
要素であれば(i,j+1)番地をLIFOレジス
タに格納した後(i+1,j)に上方分岐論理要
素、右方曲折論理要素であれば(i,j+1)
に、左方曲折論理要素であればLIFOレジスタよ
り読み出した番地に移動し、列方向に移動中のと
き、現在番地(i,j)の接点論理要素がノーマ
リオン論理要素、水平延長論理要素であれば
(i,j+1)に、交叉論理要素、左方分岐論理
要素、上方分岐論理要素、左方曲折論理要素であ
ればLIFOレジスタより読み出した番地に、下方
分岐論理要素であれば(i,j+1)番地を
LIFOレジスタに格納した後(i+1,j)に、
コイル論理要素であり論理回路が終りでなければ
LIFOレジスタより読み出した番地に番地を移動
させることにより、接点論理回路を追跡する接点
論理回路読取装置である。つまり、この本発明の
特定発明となるものは、第1図一点鎖線で囲んだ
ブロツクである。 Contact logic elements arranged in a matrix of dimensions (Imax, Jmax) in the storage device, namely normally-off logic elements, normally-on logic elements, coil logic elements, horizontal extension logic elements, vertical extension logic elements, downward branch logic elements, Starting from the starting point of a contact logic circuit consisting of all or part of an upward branch logic element, a right branch logic element, a left branch logic element, a crossover logic element, a right twist logic element, and a left twist logic element. When moving an address, if the contact logical element of the current address (i, j) is a vertical extension logical element or a left branch logical element while moving in the row direction, a crossover logical element is added to (i+1, j). , if it is a right-turning logic element, store the address (i, j+1) in the LIFO register, then (i+1, j) is an upward branch logic element, and if it is a right-turning logic element, then (i, j+1).
If it is a left bending logic element, it moves to the address read from the LIFO register, and while moving in the column direction, the contact logic element at the current address (i, j) is a normally on logic element or a horizontal extension logic element. If so, it will be at (i, j+1), if it is a crossover logic element, left branch logic element, upward branch logic element, or left bend logic element, it will be at the address read from the LIFO register, and if it is a downward branch logic element, it will be at the address read from the LIFO register. j+1) address
After storing in the LIFO register (i+1,j),
Unless it is a coil logic element and the logic circuit is the end
This is a contact logic circuit reader that tracks contact logic circuits by moving the address to the address read from the LIFO register. In other words, the specific invention of the present invention is the block surrounded by the one-dot chain line in FIG.
さらに、この接点論理読取装置を用い、行方向
移動時現在番地(i,j)の接点論理要素が交叉
論理要素、左方分岐論理要素であればアンド結果
記憶用LIFOレジスタS3より読み出したコイル
情報と現在のコイル情報との論理和を新たな現在
のコイル情報とし、上方分岐論理要素、左方曲折
論理要素であれば上記同様にして新たな現在のコ
イル情報を求め、更に上方分岐論理要素の場合は
これをオア結果記憶用LIFOレジスタS2に格納
し、列方向移動時にはノーマリオフ論理要素、ノ
ーマリオン論理要素であれば指定された信号その
まゝあるいは反転して現在のコイル情報との論理
積を求め、これを新たな現在のコイル情報とし、
交叉論理要素、左方分岐論理要素、上方分岐論理
要素、左方曲折論理要素であれば現在のコイル情
報をオア結果記憶用LIFOレジスタS2に格納し、
オア結果記憶用LIFOレジスタS2より読み出し
たコイル情報を新たな現在のコイル情報として、
更にENDマークがなければコイル情報を再度オ
ア結果記憶用LIFOレジスタS2に格納し、コイ
ル論理要素であれば現在のコイル情報を指定され
た信号に出力し、接点論理回路が終りでなけれ
ば、オア結果記憶用LIFOレジスタS2より読み
出したコイル情報を新たなコイル情報とするよう
にしたプログラマブルコントローラである。 Furthermore, using this contact logic reading device, if the contact logic element at the current address (i, j) during row direction movement is a crossover logic element or a left branch logic element, the coil information is read from the AND result storage LIFO register S3. The logical sum of the current coil information and the current coil information is used as the new current coil information, and if it is an upward branch logic element or a left bend logic element, new current coil information is obtained in the same manner as above, and then the new current coil information is obtained using the above method. When moving in the column direction, this is stored in the LIFO register S2 for storing the OR result, and if it is a normally-off logic element when moving in the column direction, or a normally-on logic element, the specified signal is kept as it is, or it is inverted and ANDed with the current coil information. and use this as new current coil information,
If it is a crossover logic element, left branch logic element, upward branch logic element, or left bend logic element, store the current coil information in the LIFO register S2 for OR result storage,
The coil information read from the OR result storage LIFO register S2 is used as the new current coil information.
Furthermore, if there is no END mark, the coil information is stored in the OR result storage LIFO register S2 again, and if it is a coil logic element, the current coil information is output to the specified signal, and if the contact logic circuit is not at the end, the OR This is a programmable controller in which the coil information read from the result storage LIFO register S2 is used as new coil information.
かくして、従来のCRT(陰極線管)に表示され
た多接点論理図を解読する方策としては専用のハ
ードウエアを必要としていたが、本発明によれば
特に廉価なマイクロコンピユータによつて解読す
る手段が得られ、斯界に益するところ多いと考え
る。 Thus, while the conventional method for deciphering multi-contact logic diagrams displayed on a CRT (cathode ray tube) requires dedicated hardware, the present invention provides a means for deciphering them using a particularly inexpensive microcomputer. I believe there are many benefits to this industry.
第1図は本発明の一実施例のブロツク図、第2
図はこの実施例の接点論理図、第3図はこの実施
例の接点論理記憶装置M1の記憶状態図、第4図
は論理解読プログラム記憶装置M2に記憶されて
いる論理解読用プログラムのフローチヤート、第
5図は第2図の例題を実行した場合の各機器に保
持されるデータの変遷図、第6図、第7図は第2
図のフローの中で実行に関連している部分のみを
コンパイル用ルーチンに変更したときのフローチ
ヤート・データ変遷図である。
CRT……CRT(陰極線管)表示装置、KB……
キーボード、M1……接点論理記憶装置、M2…
…接点論理解読プログラム記憶装置、S5……接
点論理回路を論理式に変換した結果を記憶するた
めの記憶装置〔後入れ先出しLast−In−First−
Out(LIFO)レジスタ〕、S3……接点論理を解
読する過程で論理積の一時記憶に使用される
LIFOレジスタ(アンド結果記憶用)、S2……接
点論理を解読する過程で論理和の一時記憶に使用
されるLIFOレジスタ(オア結果記憶用)、S1…
…接点論理を解読する過程で中断された接点論理
記憶装置M1の番地が一時記憶されるLIFOレジ
スタ(順序記憶用)、MC……接点論理記憶装置
M1内の実行番地を指定するマトリツクスアドレ
スカウンタ記憶装置、MC′……マトリツクスアド
レスカウンタ記憶装置MCの補助として使用され
る一時記憶用レジスタ、CT……論理演算途中結
果が記憶される論理結果記憶装置、CT′……論理
結果記憶装置CTの補助として使用される論理結
果補助記憶装置、INPUT……外部より接点情報
を得るためのインターフエース、OUTPUT……
外部へコイル情報を与えるためのインターフエー
ス、BS1……実行開始のタイミングを与えるス
タートボタンスイツチ、BS2……実行停止のタ
イミングを与える停止ボタンスイツチ、FLG…
…論理和演算が終りであることを示す論理和終了
記憶装置。
FIG. 1 is a block diagram of one embodiment of the present invention, and FIG.
The figure is a contact logic diagram of this embodiment, FIG. 3 is a storage state diagram of the contact logic storage device M1 of this embodiment, and FIG. 4 is a flowchart of the logic decoding program stored in the logic decoding program storage device M2. , Figure 5 is a diagram of the transition of data held in each device when the example problem in Figure 2 is executed, and Figures 6 and 7 are diagrams for
It is a flowchart data transition diagram when only the portion related to execution in the flow shown in the figure is changed to a compile routine. CRT...CRT (cathode ray tube) display device, KB...
Keyboard, M1...Contact logical storage device, M2...
...Contact logic decoding program storage device, S5...Storage device for storing the result of converting the contact logic circuit into a logical formula [Last-In-First-Out]
Out (LIFO) register], S3...Used for temporary storage of AND in the process of deciphering contact logic
LIFO register (for AND result storage), S2... LIFO register (for OR result storage) used for temporary storage of OR in the process of deciphering contact logic, S1...
...LIFO register (for sequential storage) in which the address of the contact logic storage device M1 that was interrupted in the process of decoding the contact logic is temporarily stored, MC...Matrix address counter that specifies the execution address in the contact logic storage device M1 Storage device, MC'...Matrix address counter storage device Temporary storage register used as an auxiliary to MC, CT...Logic result storage device in which intermediate results of logical operations are stored, CT'...Logic result storage device CT A logical result auxiliary storage device used as an auxiliary device, INPUT... An interface for obtaining contact information from the outside, OUTPUT...
Interface for giving coil information to the outside, BS1... Start button switch that gives the timing to start execution, BS2... Stop button switch that gives the timing to stop execution, FLG...
...A disjunction end storage device that indicates the end of the disjunction operation.
Claims (1)
算、転送処理を実行する中央演算処理装置と、 ノーマリオフ、オン、コイル、水平、垂直延
長、下方、上方、右方、左方分岐、交叉、右方、
左方曲折の一部あるいは全ての論理要素からなる
接点論理を解読するプログラムを記憶する接点論
理解読プログラム記憶装置と、 実行しようとする接点論理図の各構成要素に関
する情報が与えられそれを記憶する接点論理記憶
装置と、 接点論理回路を論理式に変換した結果を順序記
憶する第1の後入れ先出し記憶装置と、 接点論理記憶装置内の実行番地を指定するマト
リツクスアドレスカウントを記憶しているマトリ
ツクスアドレスカウント記憶装置と、 接点論理を解読する過程で中断された接点論理
記憶装置の番地を一時的に順序記憶する第2の後
入れけ先出し記憶装置と、 をそれぞれ備え、 接点論理記憶装置内に配列された接点論理要素
から構成された接点論理回路を接点論理要素の機
能に従つて番地を移動させながら追跡するように
した ことを特徴とする接点論理回路読取装置。 2 記憶手段、入出力手段を制御管理の必要な演
算、転送処理を実行する中央演算処理装置と、 ノーマリオフ、オン、コイル、水平、垂直延
長、下方、上方、右方、左方分岐、交叉、右方、
左方曲折の一部あるいは全ての論理要素からなる
接点論理を解読するプログラムを記憶する接点論
理解読ブログラム記憶装置と、 実行しようとする接点論理図の各構成要素に関
する情報が与えられそれを記憶する接点論理記憶
装置と、 接点論理回路を論理式に変換した結果を順序記
憶する第1の後入れ先出し記憶装置と、 接点論理記憶装置内の実行番地を指定するマト
リツクスアドレスカウントを記憶しているマトリ
ツクスアドレスカウント記憶装置と、 接点論理を解読する過程で中断された接点論理
記憶装置の番地を一時的に順序記憶する第2の後
入れけ先出し記憶装置と、 論理演算途中の結果が記憶される論理結果記憶
装置と、 接点論理を解読する過程で論理和の一時記憶に
使用される第3の後入れ先出し記憶装置および論
理積の一時記憶に使用される第4の後入れ先出し
記憶装置と、 第4の後入れ先出し記憶装置から情報を抜き出
したときこれを記憶し論理結果記憶装置の情報と
の論理をとるための論理結果補助記憶装置と、 をそれぞれ設け、 接点論理記憶装置内に配列された接点論理要素
の機能に従つて、論理を逐次解読し、論理結果を
論理結果記憶装置に与えるとともに、接点論理回
路を論理式に変換する ことを特徴とする接点論理回路読取装置を備えた
プログラマブルコントローラ。[Claims] 1. A central processing unit that controls and manages storage means and input/output means and executes necessary calculations and transfer processing, and normally off, on, coil, horizontal, vertical extension, downward, upward, rightward, left branch, crossover, right,
A contact logic deciphering program storage device that stores a program for deciphering a contact logic consisting of some or all of the logical elements of a left bend, and a storage device for storing a contact logic deciphering program that is provided with information regarding each component of the contact logic diagram to be executed. A contact logic storage device, a first last-in first-out storage device that sequentially stores the results of converting the contact logic circuit into a logical formula, and a matrix address count that specifies an execution address in the contact logic storage device. A contact logic storage device, each comprising: a matrix address count storage device; and a second last-in, first-out storage device for temporarily storing in order the addresses of the contact logic storage device that are interrupted in the process of decoding the contact logic. 1. A contact logic circuit reading device, characterized in that a contact logic circuit made up of contact logic elements arranged within the contact logic circuit is tracked while moving addresses according to the functions of the contact logic elements. 2. A central processing unit that performs the necessary calculations and transfer processing to control and manage storage means and input/output means, and normally off, on, coil, horizontal, vertical extension, downward, upward, rightward, leftward branching, crossover Right side,
A contact logic deciphering program storage device that stores a program for deciphering a contact logic consisting of some or all of the logical elements of a left bend, and a program storage device that stores information regarding each component of the contact logic diagram to be executed. a first last-in, first-out memory for sequentially storing the results of converting the contact logic circuit into a logical formula; and a matrix address count for specifying an execution address in the contact logic memory. a second last-in, first-out memory device that temporarily stores the addresses of the contact logic storage device that are interrupted in the process of deciphering the contact logic; and a second last-in, first-out storage device that stores the results of intermediate logic operations. a third last-in-first-out storage device used for temporary storage of the logical sum and a fourth last-in first-out storage device used for temporary storage of the logical product in the process of decoding the contact logic; and a logical result auxiliary storage device for storing the information extracted from the fourth last-in first-out storage device and performing logic with the information in the logical result storage device, each of which is provided in the contact logic storage device. A contact logic circuit reader is provided, which sequentially decodes the logic according to the functions of the arranged contact logic elements, provides the logic result to a logic result storage device, and converts the contact logic circuit into a logic formula. programmable controller.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14978379A JPS5672703A (en) | 1979-11-19 | 1979-11-19 | Programmable controller equipped with contact logic circuit reader |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14978379A JPS5672703A (en) | 1979-11-19 | 1979-11-19 | Programmable controller equipped with contact logic circuit reader |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5672703A JPS5672703A (en) | 1981-06-17 |
JPH0123801B2 true JPH0123801B2 (en) | 1989-05-09 |
Family
ID=15482612
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14978379A Granted JPS5672703A (en) | 1979-11-19 | 1979-11-19 | Programmable controller equipped with contact logic circuit reader |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5672703A (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57141709A (en) * | 1981-02-27 | 1982-09-02 | Nissan Motor Co Ltd | Operation processor for sequence controller |
JPS58140811A (en) * | 1982-02-17 | 1983-08-20 | Toshiba Mach Co Ltd | Controllable and programmable sequence controller using branch symbol |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5472384A (en) * | 1977-11-18 | 1979-06-09 | Nissan Motor Co Ltd | Sequence controller |
-
1979
- 1979-11-19 JP JP14978379A patent/JPS5672703A/en active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5472384A (en) * | 1977-11-18 | 1979-06-09 | Nissan Motor Co Ltd | Sequence controller |
Also Published As
Publication number | Publication date |
---|---|
JPS5672703A (en) | 1981-06-17 |
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