JPH01228245A - 通信インタフェース方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ データ処理装置に接続される通信制御装置と、モデム等
の回線終端装置間の伝送における通信インタフェース方
式に関し、 複数の回線の伝送を多重化して、ケーブル数を減少させ
ることを目的とし、 通信制御装置の複数の回線に接続されるＤＴＥアダプタ
と、８亥ＤＴＥアダプタとアダブタケーフ゛ルで接続さ
れ、他方を複数の回線終端装置に接続されるＤＣＥアダ
プタを設け、該両アダプタ間の基本的な同期およびサン
プリング周期とする基本タイムスロットを設定し、前記
両アダプタにおいて、該基本タイムスロットを適宜数で
分周したクロックによる、送／受信データの同期用タイ
ミング信号の変化点の計数値と、送／受信データの信号
および制御信号の状態をビットデータ化し、複数回線の
該ビットデータを、前記アダプタケーブルでシリアル伝
送し、伝送された該ビットデータを前記諸信号に再生す
ることにより、複数回線を多重化して伝送するように構
成する。

〔産業上の利用分野〕

本発明は、データ処理装置に接続される通信制御装置と
、モデム等の回線終端装置間の伝送における通信インタ
フェース方式に関し、特に複数の回線を多重化して伝送
する通信インタフェース方式に関する。

近年、データ処理装置間においてデータ通信が盛んに行
われるようになっている。

一方、データ処理装置自体は高性能化が進み通信機能と
して多回線の接続がなされ、処理されるようになってい
る。又、半導体等の高集積化にともない、装置の小型化
がなされているため、電算室だけでなく一般のオフィス
にも置かれるようになっている。

その為、モデム等の通信装置をも含めたシステムの、整
理された収納が要望されてきている。

〔従来の技術〕

第７図は、従来のデータ処理装置（以下、ＣＰＵと呼称
する）１に接続された通信制御装置２０〜２ｎと、回線
終端装置であるモデム３０〜３ｍの接続を示す構成図で
ある。

同図に示すように、従来は１回線毎に通信制御装置２０
〜２ｎとモデム３０〜３ｍをモデムケーブル４０〜４ｍ
によって接続していた。このモデムケーブル４０〜４ｍ
は規格化がなされていて、特−一般に用いられているＣ
ＣＩＴＴ　Ｖ、　２４１００シリーズ　インタフェース
では、１回線のケーブルの信号線として、ＳＤ、ＲＤ、
ＥＲ，Ｒ３，ＤＲ。

Ｃ３，ＣＤ、ＣＩ、ＳＴ１．ＳＴ２．ＲＴなどがあり、
本数が多いためにケーブルもある程度太くならざるを得
なくなっている。

〔発明が解決しようとする課題］ 上記従来の通信制御装置とモデムの接続は、ＣＰＵに接
続される回線数が少ない場合には特に支障は生じないが
、ＣＰＵが高性能化され処理可能な回線数が増えるにと
もないケーブルの本数も増えるために、ＣＰＵと棚等に
まとめて収納されるモデム間のケーブルが煩雑となり、
処置に困る場合が多くなってきている。特に近年の半導
体の高集積化のためにＣＰＵｆｆ１体が急速に小型化さ
れ、電算室だけではなく一般のオフィスにも設置される
ようになっているために、ケーブルの問題も深刻化して
きている。

一般に、通信制御装置とモデム間のインタフェースは、
送受信データの信号、タイミング信号および装置間の制
御信号などのそれぞれ１つの信号に物理的な線１本を対
応させて規格化がなされている。従ってその規格に対応
させてモデム等は製品化されているため、それらを変え
ることは困難であり、信号の多重化を図りケーブルの本
数を減らそうとするには問題となっていた。

本発明は、上記問題点に鑑みて創案されたもので、通信
制御装置と回線終端装置間の複数の回線の伝送を多重化
して、ケーブル数を減少させることのできる通信インタ
フェース方式を提供することを目的とする。

〔課題を解決するための手段〕

本発明において、上記問題点を解決するための手段は、
データ処理装置に接続される通信制御装置と回線終端装
置間の伝送を、送／受信データの信号と該送／受信デー
タの同期用タイミング信号および装置間の制御信号等に
より行う通信インタフェース方式において、通信制御装
置の複数の回線に接続されるＤＴＥアダプタと、該ＤＴ
Ｅアダプタとアダプタケーブルで接続され、他方を複数
の回線終端装置に接続されるＤＣ巳アダプタを設け、該
両アダプタ間の基本的な同期およびサンプリング周期と
する基本タイムスロットを設定し、前記両アダプタにお
いて、該基本タイムスロットを適宜数で分周したクロッ
クによる、送／受信データの同期用タイミング信号の変
化点の計数値と、送／受信データの信号および制御信号
の状態をビットデータ化し、複数回線の該ビットデータ
を、前記アダプタケーブルでシリアル伝送し、伝送され
た該ビットデータを前記諸信号に再生することにより、
複数回線を多重化して伝送することを特徴とする通信イ
ンタフェース方式によるものとする。

〔作用〕

従来ある通信制御装置と回線終端装置間のインタフェー
スにおいて、同期型の場合にはタイミング信号がある。

このタイミング信号は１つの回線に送／受信のために２
つの信号源があり、別の回線にはまた別の信号源がある
というように、多くの基準信号源が存在する。この為多
重化するに当りそれらの信号を同時に正確に伝えること
が必要となる。

本発明は、通信制御装置および回線終端装置で作成およ
び処理される送／受信データの信号、該データの同期用
タイミング信号および装置間の制御信号等の各種信号の
内で、“’Ｈ４ｇｈ”／“”Ｌｏｗ　”の変化速度が最
も速いものでもデータ処理装置（ＣＰ　Ｕ）内部の速度
と比べて、１／１０００〜１／１０００００はど遅いこ
とに着目してなされている。

すなわち、通信制御装置の複数の回線に接続されるＤＴ
Ｅアダプタでは、基本タイムスロット内で複数の回線終
端装置への送信のための諸信号の状態を同時にサンプリ
ングしてビットデータ化し、ＤＣＥアダプタへ次の基本
タイムスロット内でシリアル伝送される。ＤＣＥアダプ
タでは伝送されたビットデータから各回線終端装置への
諸信号が再成される。

同様に、複数の回線終端装置から通信制御装置への受信
のための諸信号は、ＤＣＥアダプタでビットデータ化さ
れＤＴＥアダプタにシリアル伝送される。ＤＴＥアダプ
タでは伝送されたビットデータから、通信制御装置の各
回線への諸信号に再成される。

ビットデータ化に当っては基本タイムスロットを、用い
られる回線終端装置の最も早い通信速度の１ビット長時
間≧基本タイムスロットの条件で設定すれば、送／受信
データの同期用タイミング信号の立上りおよび立下りの
変化点は、基本タイムスロット内に多くとも１回しか現
れないことを利用してなされる。すなわち、基本タイム
スロットを適宜数で分割したクロックで、基本タイムス
ロットの開始点から前記信号の変化点までをカウントす
ることにより、基本タイムスロット内での前記タイミン
グ信号の立上り点および立下り点が伝達情報としてピン
トデータ化される。タイミング信号以外の信号は、基本
タイムスロット内の所定の時点での信号状態をサンプリ
ングして、信号の“旧ｇｈｌ”又は“’Ｌｏｗ　”を示
す“１”′／“０パの１ビツト情報としてデータ化する
。

上述の如く、通信制御装置と回線終端装置間の諸信号を
ビットデータ化して、多重化することにより、装置間の
ケーブルを微少させる。

（実施例〕 以下、図面を参照して、本発明の実施例を詳細に説明す
る。

第１図は、本発明の一実施例の構成図である。

同図において、ＣＰＵＩに接続される通信制ｊ１■装置
２０〜２ｎのそれぞれにはＤＴＥアダプタ５０〜５ｎが
接続されている。このＤＴＥアダプタ５０〜５ｎにはア
ダプタケーブル６０〜６ｎを介して、ＤＣＥアダプタ７
０〜７ｎが接続され、さらに、ＤＣＥアダプタ７０〜７
ｎのそれぞれに４台の回線終端装置であるモデム３０〜
３ｍが、モデムケーブル４０〜４ｍを介して接続がなさ
れている。

上記通信制御装置２０〜２ｎ及びモデム３０〜３ｍには
、一般に多く用いられているＣＣＩＴＴ　Ｖ、２４１０
０　シリーズに！！拠したインタフェースが構成されて
いる、又、前述の通信制御装置とＤＴＰアダプタ間の接
続は第２図に示すように４つの通信回線でなされていて
、それぞれの回線は前記インタフェース仕様のＳＤ、Ｒ
Ｄ、ＥＲ，ＲＡ、ＤＲ。

Ｃ３，ＣＤ、ＣＩ、ＳＴＩ、ＳＴ２．ＲＴなどの各種信
号線で接続されている。同様に、ＤＣＥアダプタ７０〜
７ｎとモデム３０〜３ｎ＋を接続するモデムケーブル４
０〜４ｍ＋は、上記の各種信号線により構成された従来
のものである。これに対して、ＤＴＥアダプタ５０〜５
ｎとＤＣＥアダプタ７０〜７ｎ間を接続するアダプタケ
ーブル６０〜６ｎは、第２図に示すように３本の信号線
６ａ。

６ｂ及び６Ｃにより構成される。６ａは回線上の受信（
以下これを「上り」と呼称する）のためのシリアル伝送
用の信号線であり、６ｂは逆に回線上の送信（以下これ
を「下り」と呼称する）のためのシリアル伝送用の信号
線であり、６Ｃは両アダプタ間の同期用の信号線である
。

ＤＴＥアダプタ５０〜５ｎ及びＤＣＥアダプタ７０〜７
ｎのそれぞれには、両アダプタ間の基本的な同期および
サンプリング周期として、基本タイムスロットが９６０
０　ｂｐｓの１ビツト長の時間（約１０４　μｓ）で設
定されている。この基本タイムスロットの設定は本発明
の特徴的なところであり、用いるモデムの最高速の通信
速度（本実施例では９６００　ｂｐｓ）の１ビツト長の
時間≧基本タイムスロットの条件となるように設定され
る。このようにすれば送／受信データの同期用タイミン
グ信号（ＳＴＩ、ＲＴ等）の立上り、立下りの変化点が
、基本タイムスロット内に多くとも１回しか現れない（
例えば通信速度が４８００　ｂｐｓのタイミング信号の
変化点は、９６００　ｂｐｓの１ビツト長の時間を基本
タイムスロットにしていると、２タイムスロツトに１回
の変化となる）ことになり、後述するタイミング信号の
コード化を容易にする。

本実施例は、第１図で示すように通信制御装置と４つの
モデム間の通信回線を多重化して、１つのアダプタケー
ブルにより伝送を行うものである。

これは基本タイムスロット毎にそれぞれの通信回線の各
種信号のその時点の状態をビットデータ化して、４つの
回線のビットデータをまとめてシリアル伝送し、それを
受手側では逆に各種信号に再生することによりなされる
。ビットデータ化に当って、最も重要となる送／受信デ
ータの同期用のタイミング信号（ＳＴＩ、ＳＴ２．ＲＴ
）については、第３図に示すように基本タイムスロット
を１２８分割したクロックにより、基本タイムスロット
の開始点よりタイミング信号（ＳＴＩ、ＲＴ）の立上り
及び立下りの変化点までをカウントし、その計数値をコ
ード化して変化点の情報として伝送する。次に重要とな
る送／受信データ（ＳＤ。

ＲＤ）は、第３図に示すようにタイミング信号（ＳＴＩ
、ＲＴ）の立下り点で”Ｌｏｗ／Ｈｉｇｈ”の状態をサ
ンプリングし、１ビツト情報とする。他の信号（ＥＲ，
Ｒ３，ＤＲ，Ｃ３，ＣＤ等）はタイムスロットの時間に
比べて°“旧ｇｈ゛又は°“Ｌｏ−”の状態は長時間に
わたるために、タイムスロット内でのサンプリング点に
ついては考慮の必要はなく、都合の良い点でそれぞれの
信号の“Ｌｏｗ／Ｈｉｇｈ″の状態をサンプリングして
、１ビツト情報とすることができる。

上記サンプリングは第２図に示すように、ＤＴＥアダプ
タ５では下りの信号が、ＤＣＥアダプタ７では上りの信
号についてなされるが、両アダプタの処理回路は取り扱
う信号の違いにより構成が多少異なるものの基本的には
同じものとなる。すなわち、４つの通信回線の諸信号を
基本タイムスロット内で、同時にサンプリングしビット
データに変換し、該データをシフトレジスタにセットし
てシリアル伝送を行う構成となる。本実施例では基本タ
イムスロットを１２８分割したクロックによりタイミン
グ信号がカウントされるため、立上り及び立下りの各情
報は７ビツトとなり、上り及び下りのそれぞれ１回線の
全ての情報は３２ビツトで構成される。従って、ＤＴＥ
アダプタ５及びＤＣＥアダプタ７には４回線分となる１
２８ビツト長のシフトレジスタ５ａ、５ｂ、７ａ、７ｂ
が備えられていて、シフトレジスタ５ａ、７ｂにはデー
タがセットされ、基本タイムスロットの時間内でシリア
ル伝送がなされる。第４図は本実施例の通信回線の上り
、すなわち、ＤＣＥアダプタからＤＴＰアダプタへ伝送
するデータフォーマットを示すものである。

第５図は、本実施例の送／受信データの同期用タイミン
グ信号（ＳＴＩ、Ｓｒ１．ＲＴ）の変換回路である。同
図において、通信制御装置又はモデムからの送／受信デ
ータの同期用タイミング信号は、フリップフロップ（Ｆ
Ｆ）８０に入力されるとともに、インバータ８１を介し
てフリップフロップ（ＦＦ）８２へ入力される。フリッ
プフロップ８０の百出力はアンドゲート８３の一方に入
力され、このアンドゲート８３の他方の入力には基本タ
イムスロットを１２８分割し、なおかつ基本タイムスロ
ットに同期したクロック（ＣＬＫ）が接続される。この
クロックはアンドゲート８４にも入力され、このアンド
ゲート８４の他方の入力にはフリップフロップ８２の百
出力が接続されている。アンドゲート８３の出力はアッ
プカウンタ８５へ、アンドゲート８４の出力はアップカ
ウンタ８６へ入力される。さらにアップカウンタ８５０
カウント値はシフトレジスタ８７へ、アップカウンタ８
６のカウント値はシフトレジスタ８８へ出力される。フ
リップフロップ８０．８２及びアップカウンタ８５．８
６には基本タイムスロットの開始時点を示すタイムスロ
ット毎のリセット信号が入力され、又このリセット信号
はシフトレジスタ８７．８８へストローブ信号として入
力される。尚、上記シフトレジスタ８７．８８はそれぞ
れ７ビツトであり、第２図で示すように４回線分がシリ
アルに接続された１２８ビツトのシフトレジスタの一部
となるものである。

タイムスロット毎のリセット信号が入力されるとフリッ
プフロップ８０及び８２の百出力は“１゛′となるので
、アンドゲート８３及び８４は開かれ、クロックにより
アップカウンタ８５及び８６はカウントアツプされる。

その後タイミング信号が立上がるとフリップフロップ８
０の百出力は“０”′となるため、アンドゲート８３は
閉じアップカウンタ８５のカウントは停止し、立上がり
までのカウント値が保持される。さらにタイミング信号
がその後に立下がると、フリップフロップ８２の百出力
はＯｎとなるのでアンドゲート８４は閉じて、アップカ
ウンタ８６のカウントは停止し、立下がりまでのカウン
ト値が保持される。これらのカウント値は、次のタイム
スロット毎のリセット信号がストローブ信号となってシ
フトレジスタ８７．８８にそれぞれ読み込まれる。同時
に、フリップフロップ８０．８２及びアップカウンタ８
５゜８６はリセットされ、次のタイムスロット内のタイ
ミング信号の立上りおよび立下りのカウントが開始され
、繰り返し行われる。

上記タイミング信号の変換回路は、ＤＴＥアダプタでは
タイミング信号ＳＴｌ用に各回線毎に構成され、ＤＣＥ
アダプタではタイミング信号ＳＴ２およびＲＴのそれぞ
れに用意され、各回線毎に構成されている。さらに両ア
ダプタには図示しない各回線毎のデータ信号及びその他
の信号のサンプリング回路が構成されている。データ信
号の保持回路は、第５図におけるフリップフロップ８２
の百出力で、タイミング信号の立下り時の°“１”から
°“０°゛の変化をトリガーとして信号線の状態を保持
し、また、他の信号は基本タイムスロットの中間点でそ
の状態が保持されるようになされていて、タイムスロッ
ト毎のリセット信号により同時に一連のシフトレジスタ
に移される。シフトレジスタではデータが移されると同
時に所定の周期でシフトが行われて、アダプタケーブル
を介して相手側のアダプタへシリアル伝送を行う。

一方、伝送されたビットデータは第２図に示すように、
ＤＴＰアダプタ５では１２８ビツトのシフトレジスタ５
ｂに、ＤＣＥアダプタ７では１２８ビツトのシフトレジ
スタ７ａに一旦蓄えられて再生データとなる。蓄えられ
たデータはタイムスロット毎のリセット信号にて再生デ
ータ保持回路に保持され、各種信号に再生される。

第６図は、本実施例の送／受信データの同期用タイミン
グ信号（ＳＴＩ、Ｓｒ１　（第２図シフトレジスタ５ｂ
のＯ〜１３ビット）、ＲＴ）の再生回路である。同図に
おいて、シフトレジスタ９０゜９１は上記１２８ビツト
のシフトレジスタ５ｂ又は７ａの一部であり、シフトレ
ジスタ９ｏにはシリアル伝送された同期用タイミング信
号の立上りデータが、シフトレジスタ９１にはその立下
りデータがそれぞれ７ビツトでセットされる。保持回路
９２．９３は前記シフトレジスタ９０．９１がタイムス
ロット毎のリセット信号により出力する前記データを保
持するものであり、アップカウンタ９４は第５図に示す
変換回路におけるものと同様に、タイムスロットを１２
８分割した周期のクロック（ＣＬＫ）の入力によりカウ
ントアツプするものであり、タイムスロット毎のリセッ
ト信号によりリセットされる。比較回路９５．９６は、
前記保持回路９２．９３がら出力されるそれぞれのデー
タと、前記アップカウンタ９４がら出力されるカウント
値のデータの比較を行うものであり、一致した場合にそ
の旨の信号を出力する。その出力信号はタイムスロット
毎のリセット信号によりリセットされる。タイミング信
号発生回路９７は、再生される同期用タイミング信号を
出力するものであり、その出力は比較回路９５がらの一
致信号により“旧ｇｈ’“の状態にされ、比較回路９６
がらの一致信号により“Ｌｏｗ”の状態にされて再生信
号が作成される。

送／受信データ信号の再生回路は、再生される前記同期
用タイミング信号の立上り点で、伝送されたデータによ
る状態に変化させるように構成されている。これにより
、前記同期用タイミング信号の立下り点では、データの
安定点（１ビツトの中間点）がくるようになされる。そ
の他の信号の再生回路は、その変化が１ビツトの精度を
要するものではないので、伝送されたデータによる状態
を単純に出力信号に反映するように構成されている。

以上の構成により、本実施例では、通信制御装置とモデ
ム間の４回線の信号を多重化することができ、３本のみ
の信号線で伝送することができるため、通信制御装置と
モデム間のケーブルを減少させることができる。

尚、本発明は上記実施例に限定されるものではない。例
えば、上記実施例ではＣＣＩＴＴ　Ｖ、　２４１００シ
リーズに準拠したインタフェースの各種信号線に対して
なされたものであるが、本発明は上記インタフェースに
限定されるものではない。又、多重化する回線数は、シ
リアル伝送の速度を上げることにより、増やすことが可
能であり、通信制御装置において、従来のインタフェー
スではなく、本発明のシリアルデータの伝送に対応した
インタフェースを備えれば、信号の変換、再生を行うＤ
ＴＥアダプタは省略される。又、上記実施例で示したア
ダプタにおける変換、再生回路も様々な態様でなされ得
るものである。

〔発明の効果〕

以上のように本発明によれば、通信制御装置とモデム等
の回線終端装置の間の複数の回線の伝送を多重化するこ
とができるので、ケーブルの本数が減少され、ケーブル
による煩雑さを解消することのできる通信インタフェー
ス方式を提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成図、 第２図は実施例の説明図、 第３図は信号のタイムチャート、 第４図は実施例の伝送データフォーマット、第５図は実
施例のタイミング信号の変換回路、第６図は実施例のタ
イミング信号の再生回路、第７図は従来の構成図である
。 １；情報処理装置（ＣＰＵ）、 ２．２０〜２ｎ　；通信制御装置、 ３０〜３ｍ　；モデム、 ４０〜４ｍ　；モデムケーブル、 ５．５０〜５ｎ　　；ＤＴＥアダプタ、６．６０〜６ｎ
＋アダプタケーブル、 ７．７０〜７ｎ　　：ＤＣＥアダプタ、５ａ、５ｂ、７
ａ、７ｂ、８７，８８．９０゜９１；シフトレジスタ、 ８５．８６．９４；アップカウンタ、 ９２．９３；保持回路、 ９５．９６；比較回路、 ９７；タイミング信号発生回路。 代理人　弁理士　　井　桁　貞　−（代表者）本発明の
一笑省を４列の矛鼻戚図 第１図 ？ イ言　号　のタイムチャート

Claims (1)

1. 【特許請求の範囲】 データ処理装置（１）に接続される通信制御装置（２０
   〜２ｎ）と、回線終端装置（３０〜３ｍ）間の伝送を、
   送／受信データの信号と該送／受信データの同期用タイ
   ミング信号および装置間の制御信号等により行う通信イ
   ンタフェース方式において、 通信制御装置（２０〜２ｎ）の複数の回線に接続される
   ＤＴＥアダプタ（５０〜５ｎ）と、該ＤＴＥアダプタ（
   ５０〜５ｎ）とアダプタケーブル（６０〜６ｎ）で接続
   され、他方を複数の回線終端装置（３０〜３ｍ）に接続
   されるＤＣＥアダプタ（７０〜７ｎ）を設け、 該両アダプタ間の基本的な同期およびサンプリング周期
   とする基本タイムスロットを設定し、前記両アダプタに
   おいて、該基本タイムスロットを適宜数で分周したクロ
   ックによる、送／受信データの同期用タイミング信号の
   変化点の計数値と、送／受信データの信号および制御信
   号等の状態をビットデータ化し、 複数回線の該ビットデータを、前記アダプタケーブル（
   ６０〜６ｎ）でシリアル伝送し、伝送された該ビットデ
   ータを前記諸信号に再生することにより、 複数回線を多重化して伝送することを特徴とする通信イ
   ンタフェース方式。