KR200155943Y1 - 고위데이터 링크제어에서의 제로삽입 및 제거장치 - Google Patents

Abstract

본고안은 고위데이터 링크제어(HDLC : Higher Data Link Control)에서의 제로삽입 및 제거에 관한 것으로, 특히 PLD(Programmable Logic Device)에 적합한 간단한 로직으로 구현될 수 있는 제로삽입 및 제거장치에 관한 것이다.

본 고안의 제로삽입장치는 다수 비트의 병렬송신입력을 송신클럭(CLK)에 동기하여 직렬의 데이터 비트열로 변환시키며 지터클럭(JIT-CLK)에 따라 판독데이터를 발생시키기 위한 병렬/직렬 변환수단(11)과, 상기 직렬데이터 비트열을 카운팅하여 5개의 논리1신호가 연속하여 입력될때마다 지터신호(JIT)를 발생함과 동시에 상기 지터신호와 송신클럭의 논리곱에 의해 얻어지는 상기 지터클럭(JIT-CLK)을 상기 병렬/직렬 변환수단(11)에 인가하는 계수기 수단(13)과, 상기 계수기 수단(13)으로부터의 지터신호(JIT)를 반클럭지연시키기 위한 지연회로(15)와, 상기 지연된 지터신호(JIT)와 판독 데이터를 논리곱하여 5개의 연속논리1신호다음에 논리0가 삽입된 직렬출력신호(OUT)를 발생하는 논리곱회로(17)로 구성된다.

Description

고위데이터 링크제어에서의 제로삽입 및 제거장치

제1도는 OSI 통신절차를 나타낸 설명도.

제2도는 HDCL 의 표준프레임 포멧을 나타낸 도면.

제3도는 본고안에 따른 HDLC에서의 제로삽입 장치를 나타낸 블록도.

제4도는 제3도의 제로삽입 동작을 설명하기 위한 타이밍도.

제5도는 본고안에 따른 HDLC에서의 제로제거장치를 나타낸 블록도.

제6도는 제5도의 제로제거동작을 설명하기 위한 타이밍도이다.

* 도면의 주요부분에 대한 부호의 설명

11 : PISO 레지스터부 13 : 계수기부

15 : 지연회로 17 : AND 게이트

19 : 출력플립플롭 21 : 수신입력제어부

23 : 계수기부 25 : 출력제어부

27 : SIPO레지스터부

본고안은 고위데이터 링크제어(HDLC : Higher Data Link Control)에서의 제로삽입 및 제거에 관한 것으로, 특히 PLD(Programmable Logic Device)에 적합한 간단한 로직으로 구현될 수 있는 제로삽입 및 제거장치에 관한 것이다.

다른 기종간의 통신을 가능하게 하기 위하여는 네트웍 구조의 표준화가 필요하다. 이를 위해 1978년 ISO(International Standard Organization)에 의해 만들어진 표준네트웍 구조로서 제1도에 도시된 바와 같은 OSI(Open Systems Interconnection)7 층 (Layer)구조가 사용되고 있다.

제1도에 도시된바와 같이 시스템 A 와 B 는 각각 OSI 에서 7계층 즉, 물리층(Physical Layer : 제1층), 데이터링크 층(Data Link Layer : 제2층), 네트워크층(Network Layer : 제3층), 트랜스포트층(Transport Layer : 제4층), 세션층(Session Layer : 제5층), 프레젠테이션층(Presentation Layer : 제6층) 및 어클리케이션층(Application Layer : 제7층)으로 구성되며, 시스템 A 와 B의 중계기시스템으로서 중계노드에 삽입되어 있는 데이터 교환기는 제1층부터 제3층까지의 기능을 갖도록 구성된다.

상기한 물리층은 전화선이난 동축케이블 등의 물리매체를 통신회선으로 사용하기 위하여 전기적, 기계적 및 물리적 조건을 관리하여 비트열의 전송을 보증하는 층으로서, 예를들어 모뎀신호의 관리를 들수 있다.

데이터 링크층은 인접하는 서로 통신하는 시스템간의 전송로상에 발생하는 오류를 검출하여 회복시킴으로서 상대시스템에 비트열로 구성되는 프레임이라는 데이터의 집합을 확실하게 전송하는 것을 보증하기 위한 층이다.

또한 네투워크층은 데이터망(패팃망이나 회선교환망)이나 전화선 등의 각종 통신망을 사용하여 통신상대가 최종단의 시스템과 통신선로를 확립하기 위한 중계, 루틴기능을 관리하여 최종단 시스템간의 테이터 전송을 보증한다. 이 경우 상위의 트렌스포트 층이 필요로 하는 스루픗이나 전송지연 등의 전송성능을 최적한 요금으로 실현하는 통신경로를 설정하는 역할을 행한다.

또한 트랜스포트 층은 통신망의 양측에 있는 최종단 시스템에서 실제로 통신을 하고 프로세스간에 확실한 데이터의 전송을 보증하기 위한 층이고, 세션층은 프로세스간의 통신에서 프로세스가 필요로하는 정보의 전송방법(예를들어 반이중이나 전이중의 관리)이나 프로세스간의 동기, 재동기의 관리 등을 수행하는 층이며, 프레젠테이션 층은 프로세스간에 전송되는 데이터구조(구문)를 쌍방에서 송수신 처리가 가능한 공통의 데이터 구조로 결정하고 필요에 따라 개개의 프로세스 독자적인 데이터 구조와 전송에 필요한 공통데이터 구조간의 변환을 수행하는 층이고, 어플리케이션 층은 최상위 층으로서 프로세스 가운데서 상대방 프로세스와 통신하는 부분을 OSI 환경에 넣고 (이것을 어플리케이션 엔터티(Application Entity)라함) 각종 업무내용에 따른 통신기능을 관리하는 층이다.

상기와 같은 OSI 에서는 두종류의 데이터 단위 즉, (N)-SDU(Service Data Unit : 서비스테이타 단위)와 (N)-PDU(Protocol Data Unit : 프로토콜 데이타 단위)가 정의되며, (N)-SDU는 (N)커넥션의 양단에서 (N)층과 (N+1)층간에 넘겨주는 데이터 단위이고, (N)-PDU는 통신할(N) 엔터티간에서 (N)프로토콜에 따라 송수신되는 데이터 단위이다. 일반적으로 (N+1)-PDU는 (N)-SDU로서(N)층에 넘겨지고 (N)-PDU 는 (N)-SDU와 프로토콜을 실행하기 위한 헤더(Header)인 (N)-PCI(Protocol Control Information : 프로토콜 제어정보)로 구성된다.

상기한 OSI 환경에서 통신절차는 시스템 A로부터 시스템 B로 어플리케이션 데이터(AP DATA)를 전송하는 경우 시스템 A에서는 각계층간에 헤더가 부가되는 방식으로 송신할 프레임을 작성하여 시스템 B로 전송하면, 시스템 B 에서는 수신한 프레임을 데이터링크층으로 넘겨준다. 이후 각층에 대응한 헤더는 제거하면서 유저데이터를 상위층으로 넘겨줌으로써 최종적으로 AP DATA가 어플리케이션 프로세스(AP) Y 에 넘어가게 된다. 제1도에서 AH 는 어플리케이션 헤더, PH는 프레젠테이션 헤더, SH는 세션헤더, TH는 트랜스포트헤더, NH는 네트워크 헤더를 각각 가리킨다.

상기한 OSI 7 층중 데이터 링크층의 데이터 전송절차에 관한 ISO 권고기준으로는 HDLC 프로토콜이 사용되고 있다.

이 HDLC프로토콜의 표준프레임 포멧(frame format)은 제2도에 도시된 바와 같이 프레임의 시작을 알리는 스타트 동기 플래그(Start SYNC Flag : F1)와, 프레임헤더(FH)와, 유저데이터필드(DATA)와, 에러를 체크하기 위한 프레임 체크 시퀸스(Frame Check Sequence : FCS)와, 프레임의 끝을 알리는 스톱동기 플래그(Stop SYNC Flag : F₂)로 구성된다.

또한 한프레임과 프레임 사이에는 시스템의 편의상 임의의 바이트 동안 아이들 플래그(Idle Flag)로서 11111111 를 전송한다.

상기와 같이 프레임을 전송할 경우에는 동기 플래그(F₁,F₂) 1111110와 아이들플래그 11111111 를 구별하고, 이들을 유저데이터(DATA)와 구별하기 위하여 송신측에서는 데이터에 임의로 0를 삽입하고, 수신측에서는 삽입된 0를 제거하는 처리가 필요하다.

그러나 종래에 있어서는 이러한 처리를 구현하는 회로가 복잡하고 따라서 비용이 고가로되는 문제점이 있었다.

이에 본 고안은 PLD에 적합한 간단한 로직으로 구현될 수 있는 HDLC에서의 제로삽입 및 제거장치를 제공함을 목적으로 한다.

상기한 목적을 달성하기 위하여 본 고안의 제로삽입장치는 다수 비트의 병렬송신입력을 송신클럭에 동기하여 직렬의 데이터 비트열로 변환시키며 지터클럭에 따라 판독데이터를 발생시키기 위한 병렬/직렬 변환수단과, 상기 직렬데이터 비트열을 카운팅하여 5개의 논리 1신호가 연속하여 입력될때마다 지터신호를 발생함과 동시에 상기 지터신호와 송신클럭의 논리곱에 의해 얻어지는 상기 지터클럭을 상기 병렬/직렬 변환수단에 인가하는 계수기 수단과, 상기 계수기 수단으로부터의 지터신호를 반클럭지연시키기 위한 지연회로와, 상기 지연된 지터신호와 판독데이터를 논리곱하여 5개의 연속논리 1 신호다음에 논리0가 삽입된 직렬출력신호를 발생하는 논리곱회로로 구성된다.

또한 본 고안에 따른 제로제거장치는 데이터 통신에 필요한 약속된 플래그와 유저데이터를 구별하기 위하여 5개의 연속논리1신호 다음에 논리0신호가 삽입되어 있는 직렬 수신입력신호를 수신클럭에 동기하여 수신하기 위한 수신입력제어부와, 상기 수신입력신호의 5개의 논리1신호가 연속하여 입력되는 것에 응답하여 지터신호를 발생하고 이 지터신호와 상기 수신클럭과의 논리곱에 따른 지터클럭을 출력하기 위한 계수기 수단과, 상기 지터클럭에 동기하여 상기 직렬 수신입력신호를 래치시킴에 의해 상기 논리0신호가 제거된 판독데이터를 발생하는 출력제어부와, 상기 직렬판독데이터를 병렬 신호로 변환하기 위한 직렬/병렬변환수단으로 구성된다.

이하에 첨부도면을 참고하여 상기한 본 고안을 더욱 상세하게 설명한다.

먼저 제3도 및 제4도를 참고하여 본 고안의 제로삽입회로를 설명한다.

제3도를 참고하면 본 고안 제로삽입장치는 8비트의 병렬송신입력을 송신클럭(CLK)에 동기하여 직렬의 데이터 비트열로 변환시키며 지터클럭(JIT-CLK)에 따라 판독데이터를 발생시키기 위한 PISO(Parallel In Serial Out: 병렬/직렬 변환)레지스터부(11)와, 상기 직렬데이터 비트열을 카운팅하여 5개의 논리1신호가 연속하여 입력될때마다 지터신호(JIT)를 발생함과 동시에 상기 지터신호와 송신 클럭의 논리곱에 의해 얻어지는 상기 지터클럭(JIT-CLK)을 상기 PISO 레지스터부(11)에 인가하는 계수기부(13)과, 상기 계수기부(13)으로부터의 지터신호(JIT)를 반클럭 지연시키기 위한 지연회로(15)와, 상기 지연된 지터신호(JIT)와 판독데이터를 논리곱하여 5개의 연속논리1신호다음에 논리0가 삽입된 직렬출력신호(OUT)를 발생하는 논리곱회로(AND)(17)와, 직렬출력신호(OUT)를 송신클럭(CLK)에 따라 출력하는 출력플립플롭(19)로 구성된다.

상기 계수기부(13)는 4비트 2진업 카운터 및 게이트들로 구성되어 입력되는 데이터의 1의 갯수를 세어서 5개의 1연속하여 입력되면 지터(Jitter)클럭을 발생시키는 역할을 한다.

이하에 제4도 타이밍도를 참고하여 본 고안의 제로삽입동작을 설명한다.

송신측의 송신입력은 8비트 HDLC프레임이다.

이 8비트 병렬데이터는 PISO 레지스터부(11)에 송신클럭(CLK)에 동기로 인가되어 직렬의 데이터비트열(DATA)로 변환된다.

한편 PISO레지스터부(11)와 계수부(13)에는 실제 데이터 전송의 경우에만 제로의 삽입이 가능하도록 인에이블신호(EN)가 선택적으로 인가되게 하여 동기플래그(F₁,F₂) 1111110와 아이들플래그 11111111에서의 제로0삽입을 막도록 하였다.

설명을 쉽게하기 위하여 송신데이타(DATA)가 FChex 11111100라고 가정하면 1의 연속이 6개이므로 약속된 플래그 즉, 아이들플래그 및 동기플래그(이 경우는 1이 6개 연속됨)와 구별하기 위하여 다섯번째 1다음에 제로0를 삽입하는 것이 필요하다.

인에이블신호(EN)가 하이(H)로 된 상태에서 계수기부(13)의 카운터는 입력되는 데이터의 1의 갯수를 카운트한다. 이 경우 카운터의 병렬로드(Parallel Load)값은 5101로 설정되어 있으며 처음1이 들어오거나 지터신호(JIT: Jitter)가 발생된 뒤부터 1의 갯수를 카운트한다.

제4도(b)에 도시된 바와 같이 JIT신호는 송신클럭(CLK)의 하강에지에 동기되어 1이 연속하여 5개들어온 경우에 발생하며, 계수기부(13)로부터 PISO레지스터부(11)로 공급되는 지터클럭(JIT-CLK)는 송신클럭(CLK)와 JIT신호의 논리곱(AND)하여 발생된다. (제4도(c)참조)

상기 JIT-CLK가 PISO레지스터부(11)의 PISO레지스터클럭으로 인가되면 이에 동기하여 PISO레지스터(11)로부터 제4도(d)와 같이 판독데이터(READ-DATA)가 발생된다.

JIT-CLK는 JIT신호가 발생한 동안 한 클럭이 생략되어 만들어진 클럭이므로 그 시간에는 의미없는 데이터가 존재한다(제4도(d)의 빗금부분참조).

이 의미없는 데이터를 제로로 만들기 위하여 JIT를 송신클럭(CLK)에 맞추어 지연회로(d)(15)에서 반클럭지연시킨 뒤, 상기 판독데이터(READ-DATA)와 AND게이트(17)에 의해 논리곱(AND) 시키고, 출력플립플롭(OUT F/F, 19)을 거치면 제4도(e)에 도시된 바와 같이 5개의 연속1다음에 제로0가 삽입된 직렬 출력신호(OUT)를 얻는다.

다음에 제5도를 참고하면 본 고안의 제로 제거장치는 데이터 통신에 필요한 약속된 플래그와 유저데이터를 구별하기 위하여 5개의 연속논리1신호 다음에 논리0신호가 삽입되어 있는 직렬 수신입력신호를 수신클럭(CLK)에 동기하여 수신하기 위한 수신입력제어부(21)와, 상기 수신입력신호의 5개의 논리1신호가 연속하여 입력되는 것에 응답하여 지터신호(JIT)를 발생하고 이 지터신호와 상기 수신클럭(CLK) 과의 논리곱에 따른 지터클럭(JIT-CLK)을 출력하기 위한 계수기부(23)과, 상기 지터클럭에 동기하여 상기 직렬 수신입력신호를 래치시킴에 의해 상기 논리0신호가 제거된 판독데이터(READ-DATA)를 발생하는 출력제어부(25)와, 상기 직렬판독데이터를 병렬신호로 변환하기 위한 SIPO(Serial In Parallel Out : 직렬/병렬변환)레지스터부(27)로 구성된다.

이하에 제6도를 참고하여 본 고안의 제로제거동작을 설명한다.

제로제거장치의 수신입력은 제로가 삽입된 직렬데이터이며, 송신측에서 16진수로 FC 11111100 에 제로가 삽입된 형태로 수신되었다고 가정한다. 먼저 수신입력이 수신클럭(CLK)에 동기하여 플립플롭으로 구성되는 수신입력제어부(21)를 거쳐 계수기부(23)의 카운터에서 송신측과 같은 방식으로 입력되는 데이터의 1의 갯수를 카운터하여 1이 연속하여 5개 들어온 경우 제6도(b)와 같이 지터신호(JIT)를 발생한다.

또한 계수기부(23)는 지터신호(JIT)와 수신클럭(CLK)이 논리곱에 의해 제6도(c)와 같은 JIT-CLK을 발생한다. 따라서 출력제어부(25)는 JIT-CLK의 상승에지에 동기하여 수신입력데이터(DATA)를 래치하여 판독데이터(READ-DATA)를 발생한다.

이때 JIT-CLK는 지터가 발생된 부분에 클럭이 누락되어 있기 때문에 무의미한 데이터가 포함된 지터발생부분의 입력데이터는 출력 제어부에서 자동적으로 래치를 생략하게 된다. 즉, 출력제어부(25)로부터 출력되는 판독데이타는 11111100로 되며 이 직렬 판독데이터는 SIPO 레지스터부(27)에 인가되어 JIT-CLK에 동기하여 병렬신호로 변환된다. 그 결과 6번째의 한 비트 즉, 제로0가 무시된 최종 8비트의 병렬출력신호(OUT)를 얻는다.

상기와 같이 본 고안에서는 1 신호가 5개이상 연속으로 이루어진 8비트 데이터열의 송신 및 수신에는 9비트의 기준클럭(송신 및 수신클럭)이 소요된다.

상기한 바와 같이 본 고안에 따른 제로삽입 및 제거회로는 그 구조가 레지스터, 카운터, 플립플롭등으로 매우 간단하게 이루어질 수 있어 적은 용량의 PLD로 HDLC 프로토콜을 구현 가능하게 해준다. 더욱이 본 고안은 데이터 송신과 수신에 공통으로 사용가능하므로 HDLC칩설계를 보다 간단하게 구현할 수 있다.

Claims (4)

1. 다수 비트의 병렬송신입력을 송신클럭(CLK)에 동기하여 직렬의 데이터 비트열로 변환시키며 지터클럭(JIT-CLK)에 따라 판독데이터를 발생시키기 위한 병렬/직렬 변환수단(11)과, 상기 직렬데이터 비트열을 카운팅하여 5개의 논리1신호가 연속하여 입력될때마다 지터신호(JIT)를 발생함과 동시에 상기 지터신호와 송신클럭의 논리곱에 의해 얻어지는 상기 지터클럭(JIT-CLK)을 상기 병렬/직렬 변환수단(11)에 인가하는 계수기 수단(13)과, 상기 계수기 수단(13)으로부터의 지터신호(JIT)를 반클럭지연시키기 위한 지연회로(15)와, 상기 지연된 지터신호(JIT)와 판독데이터를 논리곱하여 5개의 연속논리1신호다음에 논리0가 삽입된 직렬출력신호(OUT)를 발생하는 논리곱회로(17)로 구성되는 것을 특징으로 하는 고위데이터링크 제어(HDLC)의 제로삽입장치.
2. 제1항에 있어서, 상기 병렬/직렬변환수단(11)과 계수기수단(13)에는 실제로 유저 데이타전송이 이루어질 경우에만 동작상태로 전환시키기 위한 인에이블신호(EN)가 선택적으로 인가되는 것을 특징으로 하는 고위데이터링크제어(HDLC)의 제로삽입장치.
3. 데이터 통신에 필요한 약속된 플래그와 유저데이터를 구별하기 위하여 5개의 연속논리1신호 다음에 논리0신호가 삽입되어 있는 직렬 수신입력신호를 수신클럭(CLK)에 동기하여 수신하기 위한 수신입력제어부(21)와, 상기 수신입력신호의 5개의 논리1신호가 연속하여 입력되는 것에 응답하여 지터신호(JIT)를 발생하고 이 지터신호와 상기 수신클럭(CLK) 과의 논리곱에 따른 지터클럭(JIT-CLK)을 출력하기 위한 계수기수단(23)과, 상기 지터클럭에 동기하여 상기 직렬 수신입력신호를 래치시킴에 의해 상기 논리0신호가 제거된 판독데이터(READ-DATA)를 발생하는 출력제어부(25)와, 상기 직렬판독데이터를 병렬신호로 변환하기 위한 직렬/병렬변환 수단(27)으로 구성되는 것을 특징으로 하는 고위 데이터링크제어(HDLC)의 제로제거장치.
4. 제3항에 있어서, 상기 수신입력제어부(21)와 계수기수단(23)에는 실제로 유저데이터수신이 이루어질 경우에만 동작상태로 전환시키기 위한 인에이블신호(EN)가 선택적으로 인가되는 것을 특징으로 하는 고위데이터링크제어(HDLC)의 제로제거장치.