JPH01194513A - ダイナミック型周波数分周器 - Google Patents
ダイナミック型周波数分周器Info
- Publication number
- JPH01194513A JPH01194513A JP27001188A JP27001188A JPH01194513A JP H01194513 A JPH01194513 A JP H01194513A JP 27001188 A JP27001188 A JP 27001188A JP 27001188 A JP27001188 A JP 27001188A JP H01194513 A JPH01194513 A JP H01194513A
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- Japan
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- dividable
- frequency divider
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- Pending
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- 239000003990 capacitor Substances 0.000 claims description 17
- 239000000872 buffer Substances 0.000 claims description 7
- 230000003247 decreasing effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 8
- 230000000903 blocking effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 150000001768 cations Chemical class 0.000 description 1
- 238000005094 computer simulation Methods 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 235000003642 hunger Nutrition 0.000 description 1
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- 230000037351 starvation Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は周波数分周器に関し、特に超高周波用ＰＬＬ
（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路ある
いはカウンタ回路に用いられる周波数分周器に関する。
（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路ある
いはカウンタ回路に用いられる周波数分周器に関する。
［従来の技術］
従来この種のダイナミック型周波数分周器としては、第
５図に示す様な構成を有しており、各々ＧａＡｓショッ
トキー接合電界効果型トランジスタにより構成されるイ
ンバータ２、トランスファーゲート３及び５、バッファ
４及び６を有するモノリシック集積回路で構成されてい
る。第５図の各点Ａ、 Ｂ、 Ｃ，Ｄの論理レベル
は、入力クロック信号Ｃ，Ｃ（オーバーパー）（両者は
互いに位相が１８０°異なる）にしたがって表１のよう
になる。表１ではハイレベルを「１」、ローレベルを「
０」としている。表１かられかるようにＣ（Ｃ（オーバ
ーパー））が２回「１」、「０」となる間（トランスフ
ァーゲート３または５が２回オン・オフする間）に各点
Ａ、 Ｂ、 Ｃ，Ｄはいずれも１回「１」、 「０
」の変化をし、入力クロック信号に対して１／２分周出
力を出力することになる。これは、インバータ２のゲー
ト容量ＣＧとトランスファーゲートとインバータの内部
抵抗との和ＲＧとにより、Ｔ＝ＣＧＲＧなる時定数に従
い電荷の保持を行うことか基本原理となっている。
５図に示す様な構成を有しており、各々ＧａＡｓショッ
トキー接合電界効果型トランジスタにより構成されるイ
ンバータ２、トランスファーゲート３及び５、バッファ
４及び６を有するモノリシック集積回路で構成されてい
る。第５図の各点Ａ、 Ｂ、 Ｃ，Ｄの論理レベル
は、入力クロック信号Ｃ，Ｃ（オーバーパー）（両者は
互いに位相が１８０°異なる）にしたがって表１のよう
になる。表１ではハイレベルを「１」、ローレベルを「
０」としている。表１かられかるようにＣ（Ｃ（オーバ
ーパー））が２回「１」、「０」となる間（トランスフ
ァーゲート３または５が２回オン・オフする間）に各点
Ａ、 Ｂ、 Ｃ，Ｄはいずれも１回「１」、 「０
」の変化をし、入力クロック信号に対して１／２分周出
力を出力することになる。これは、インバータ２のゲー
ト容量ＣＧとトランスファーゲートとインバータの内部
抵抗との和ＲＧとにより、Ｔ＝ＣＧＲＧなる時定数に従
い電荷の保持を行うことか基本原理となっている。
この様な回路の実施例としては文献（Ｍ、ＲＯＣＣＨＩ
ｅｔ、ａｌ、、ｒＧａＡｓ Ｄｉｇｉｔａｌ
Ｄｙｎａｍｉｃ Ｉｃ’ ｓ ｆｏｒ Ａｐｐｌ
ｉｃａｔｉｏｎ ｕｐ ｔｏ ｌ０ＧＨ２ＪＩＥ
ＥＥ Ｊｏｕｎａｌ ｏｆ ５ｏｌｉｄ ５ａ
ｔｅ Ｃ１ｒｃｕｉｔｓ”、ＶＯＬ ５Ｃ−１５、
Ｎｏ、３．ＪＵＮＥ １９８３）にその報告が見られ
る。
ｅｔ、ａｌ、、ｒＧａＡｓ Ｄｉｇｉｔａｌ
Ｄｙｎａｍｉｃ Ｉｃ’ ｓ ｆｏｒ Ａｐｐｌ
ｉｃａｔｉｏｎ ｕｐ ｔｏ ｌ０ＧＨ２ＪＩＥ
ＥＥ Ｊｏｕｎａｌ ｏｆ ５ｏｌｉｄ ５ａ
ｔｅ Ｃ１ｒｃｕｉｔｓ”、ＶＯＬ ５Ｃ−１５、
Ｎｏ、３．ＪＵＮＥ １９８３）にその報告が見られ
る。
表１
［発明が解決しようとする問題点コ
上述した従来のダイナミック型周波数分周器は、論理状
態の保持を、インバータのゲート容量とトランスファー
ゲート及びインバータの内部抵抗との積からなる時定数
にしたがった電荷の保持で１テうため、分周可能な周波
数が、例えば５ＧＨｚから９ＧＨｚ等のように限定され
る。
態の保持を、インバータのゲート容量とトランスファー
ゲート及びインバータの内部抵抗との積からなる時定数
にしたがった電荷の保持で１テうため、分周可能な周波
数が、例えば５ＧＨｚから９ＧＨｚ等のように限定され
る。
この分周可能周波数は、回路を構成するＧａＡＳショッ
トキー接合電界効果トランジスタの特性であるゲート幅
及びゲート長に依存しており、分周可能周波数を下げた
り、分周可能周波数帯域を容易に変化させることができ
ないという欠点がある。
トキー接合電界効果トランジスタの特性であるゲート幅
及びゲート長に依存しており、分周可能周波数を下げた
り、分周可能周波数帯域を容易に変化させることができ
ないという欠点がある。
［発明の従来技術に対する相違点コ
上述した従来のダイナミック型周波数分周器に対し、本
発明は可変容量又は固定容量を用いることで、容易に分
周可能周波数を可変、又は分周可能下限周波数を下げる
ことができるという相違点を有する。
発明は可変容量又は固定容量を用いることで、容易に分
周可能周波数を可変、又は分周可能下限周波数を下げる
ことができるという相違点を有する。
［問題点を解決するための手段］
本発明のダイナミック型周波数分周器は、以上の問題点
を解決するために、可変容量又は固定容量を同回路内に
有している。したがって、本発明の要旨は、各段がイン
バータと、該インバータに直列接続されクロック信号で
ゲート操作されるトランスファーゲートと、トランスフ
ァーゲートの出力を保持するバッファとを含むダイナミ
ック−周波数分周器において、上記各段が容量を更に有
することである。
を解決するために、可変容量又は固定容量を同回路内に
有している。したがって、本発明の要旨は、各段がイン
バータと、該インバータに直列接続されクロック信号で
ゲート操作されるトランスファーゲートと、トランスフ
ァーゲートの出力を保持するバッファとを含むダイナミ
ック−周波数分周器において、上記各段が容量を更に有
することである。
［大塵列］
次に本発明について図面を参照して説明する。
第１図は本発明の第１実施例の回路図である。図におい
て、１はダイナミック型分周器、２はインバータ、３は
トランスファーゲート（１）、４はバッファ（１）、５
はトランスファーゲート（２）、６はバッファ（２）、
７は入力端（１）、８は入力端（２）、９は出力端、１
０は可変容量部、１】は容、敬可変電圧端、Ｒ１は高周
波阻止抵抗（１）、Ｒ２は高周波阻止抵抗（２）、Ｃ１
はパイ、バスコンデンサ（１）、Ｃ２はバイパスコンデ
ンサ（２）、Ｄｌｌは可変容量ダイオード（１）、ＤＩ
２は可変容量ダイオード（２）、ＶＣは容量可変用電圧
、Ｃは人力クロック信号（１）、Ｃ（オーバーパー）は
入力クロック信号（２）である。
て、１はダイナミック型分周器、２はインバータ、３は
トランスファーゲート（１）、４はバッファ（１）、５
はトランスファーゲート（２）、６はバッファ（２）、
７は入力端（１）、８は入力端（２）、９は出力端、１
０は可変容量部、１】は容、敬可変電圧端、Ｒ１は高周
波阻止抵抗（１）、Ｒ２は高周波阻止抵抗（２）、Ｃ１
はパイ、バスコンデンサ（１）、Ｃ２はバイパスコンデ
ンサ（２）、Ｄｌｌは可変容量ダイオード（１）、ＤＩ
２は可変容量ダイオード（２）、ＶＣは容量可変用電圧
、Ｃは人力クロック信号（１）、Ｃ（オーバーパー）は
入力クロック信号（２）である。
本実施例では、ダイナミック型分周器１内のトランスフ
ァーゲート３及び５の出力に可変容量ダイオードＤＩＩ
、ＤＩ２をつけて、容量を可変することで電荷の保持時
間を変化させて分周可能周波数を可変している。可変容
量ダイオードＤ Ｉ １゜ＤＩ２の接合容量を電圧で可
変するため、外部から容量可変用電圧が加えられる。ダ
イナミック分周器１内の高周波電圧が、容量可変用電圧
ＶＣの方へ逃げ出さない様に高周波阻止抵抗Ｒ１，Ｒ２
及びバイパスコンデンサＣＩ、Ｃ２が入れられている。
ァーゲート３及び５の出力に可変容量ダイオードＤＩＩ
、ＤＩ２をつけて、容量を可変することで電荷の保持時
間を変化させて分周可能周波数を可変している。可変容
量ダイオードＤ Ｉ １゜ＤＩ２の接合容量を電圧で可
変するため、外部から容量可変用電圧が加えられる。ダ
イナミック分周器１内の高周波電圧が、容量可変用電圧
ＶＣの方へ逃げ出さない様に高周波阻止抵抗Ｒ１，Ｒ２
及びバイパスコンデンサＣＩ、Ｃ２が入れられている。
第１図の回路を等何回路で表現すると第４図のようにな
る。電子計算機回路シュミレーションによって、可変容
ｆｆ１ｃＧ１．ＣＧ２を変化させたときの分周可能周波
数の変化を計算した結果を第６図に示す。
る。電子計算機回路シュミレーションによって、可変容
ｆｆ１ｃＧ１．ＣＧ２を変化させたときの分周可能周波
数の変化を計算した結果を第６図に示す。
分周可能周波数はＣＧ１＝ＣＧ２＝ＯＰＦのとき５ＧＨ
ｚから９ＧＨｚであるのに対し、ＣＧＩ＝ＣＧ２＝０．
２ＰＦのとき２ＧＨｚから６ＧＨｚＳ ＣＧ１＝ＣＧ２
＝０．６ＰＦのとき、０．９ＧＨｚから４．０ＧＨｚに
なることがわかる。
ｚから９ＧＨｚであるのに対し、ＣＧＩ＝ＣＧ２＝０．
２ＰＦのとき２ＧＨｚから６ＧＨｚＳ ＣＧ１＝ＣＧ２
＝０．６ＰＦのとき、０．９ＧＨｚから４．０ＧＨｚに
なることがわかる。
また、第７図（１）（２）は容量ＣＧＩ、２を入れるこ
とて低い周波数の分周波形の改善ができることを示した
計算機シュミレーション結果である。第７図（１）はＣ
ＧＧＩ、２がないとき、第７図（２）はＣＧＧＩ、２を
０．１ＰＦとしたときである。容量が入っていないとデ
ユーティ−比は５０％からかけ離れた波形となっている
が、容量を入れることで電荷の保存時間すなわち時定数
を長くして、デユーティ−比を５０％近くにすることが
できることがわかる。
とて低い周波数の分周波形の改善ができることを示した
計算機シュミレーション結果である。第７図（１）はＣ
ＧＧＩ、２がないとき、第７図（２）はＣＧＧＩ、２を
０．１ＰＦとしたときである。容量が入っていないとデ
ユーティ−比は５０％からかけ離れた波形となっている
が、容量を入れることで電荷の保存時間すなわち時定数
を長くして、デユーティ−比を５０％近くにすることが
できることがわかる。
［実売ｌ飢λ］
第２図は、本発明の第２実施例の回路図である。
可変容量ダイオードを１個に省略したものであり、基本
動作は第１実施例と同じである。この実施例は、周波数
可変のための素子数が第１実施例の１／２になり、レイ
アウトスペースを小さくてきるという利点がある。
動作は第１実施例と同じである。この実施例は、周波数
可変のための素子数が第１実施例の１／２になり、レイ
アウトスペースを小さくてきるという利点がある。
［犬旌甜ユ］
第３図は、本発明の第３実施例の回路図である。
固定容量Ｃ３および固定客ｆｆ１ｃ４を第１実施例の可
変容量ダイオードのかわりに設けたものである。
変容量ダイオードのかわりに設けたものである。
この実施例は、下限動作周波数を下げることと分周波形
改善を目的としており、ダイナミック型周波数分周器を
多段縦続接続するときの後段用として有用なものである
。
改善を目的としており、ダイナミック型周波数分周器を
多段縦続接続するときの後段用として有用なものである
。
［発明の効果］
以上説明したように本発明は、ダイナミック型周波数分
周器に可変容量又は固定容量を内蔵することにより、集
積回路外部から容易に分周可能周波数を可変させること
、又は分周可能下限周波数を下げることができ、さらに
低域の分周周波数においては、分周出力波形を改善する
効果がある。
周器に可変容量又は固定容量を内蔵することにより、集
積回路外部から容易に分周可能周波数を可変させること
、又は分周可能下限周波数を下げることができ、さらに
低域の分周周波数においては、分周出力波形を改善する
効果がある。
第１図は本発明の第１実施例の回路図、第２図は本発明
の第２実施例の回路図、第３図は本発明の第３実施例の
回路図、第４図は第１実施例の等価回路図、第５図は従
来のダイナミック型分周器の回路図、第６図は第１実施
例を電子計算機回路シュミレーションによって分周可能
周波数範囲が可変容量によって変化していく様子を示し
たグラフ、第７図（１）（２）は電子計算機回路シュミ
レーションによって低域の分周出力波形（５００ＭＨｚ
、１／２分周出力時）が可変容量によって改善できるこ
とを示したグラフである。 １・・・・・・・・ダイナミック型分周器、す・・・・
・・・・インバータ、 ３・・・・・・・・トランスファーゲートく１）、４・
・・・・・・・バッファ（１）、 ５・・・・・・・・トランスファーゲート（２）、６・
・・・・・・・バッファ（２）、 ７・・・・・・・・入力端（１）、 ８・・・・・・・・入力端（２）、 ９・・・・・・・・出力端、 １０・・・・・・・可変容量部、 １１・・・・・・・容量可変電圧端、 Ｒ１・・・・・・・高周波線正抵抗（１）、Ｒ２・・・
・・・・高周波諌止抵抗（２）、Ｃ１・・・・・・・バ
イパスコンデンサ（１）、Ｃ２・・・・・・・バイパス
コンデンサ（２）、Ｄｌｌ・・・・・・可変容量ダイオ
ード（１）、ＤＩ２・・・・・・可変容量ダイオード（
２）、ＶＣ・・・・・・・容量可変用電圧、 Ｃ３・・・・・・中面定容量（１）、 Ｃ４・・・・・・・固定容量（２）、 Ｃ・・・・・・・・入力クロック信号（１）、Ｃ（オー
バーパー）・・大力クロック信号（２）。 Ｃ３−−−一固定客ｔ（１） Ｃ４−−−一固定＠蚤（２） 第３ＦＸＪ 第６図 繭 第７図
の第２実施例の回路図、第３図は本発明の第３実施例の
回路図、第４図は第１実施例の等価回路図、第５図は従
来のダイナミック型分周器の回路図、第６図は第１実施
例を電子計算機回路シュミレーションによって分周可能
周波数範囲が可変容量によって変化していく様子を示し
たグラフ、第７図（１）（２）は電子計算機回路シュミ
レーションによって低域の分周出力波形（５００ＭＨｚ
、１／２分周出力時）が可変容量によって改善できるこ
とを示したグラフである。 １・・・・・・・・ダイナミック型分周器、す・・・・
・・・・インバータ、 ３・・・・・・・・トランスファーゲートく１）、４・
・・・・・・・バッファ（１）、 ５・・・・・・・・トランスファーゲート（２）、６・
・・・・・・・バッファ（２）、 ７・・・・・・・・入力端（１）、 ８・・・・・・・・入力端（２）、 ９・・・・・・・・出力端、 １０・・・・・・・可変容量部、 １１・・・・・・・容量可変電圧端、 Ｒ１・・・・・・・高周波線正抵抗（１）、Ｒ２・・・
・・・・高周波諌止抵抗（２）、Ｃ１・・・・・・・バ
イパスコンデンサ（１）、Ｃ２・・・・・・・バイパス
コンデンサ（２）、Ｄｌｌ・・・・・・可変容量ダイオ
ード（１）、ＤＩ２・・・・・・可変容量ダイオード（
２）、ＶＣ・・・・・・・容量可変用電圧、 Ｃ３・・・・・・中面定容量（１）、 Ｃ４・・・・・・・固定容量（２）、 Ｃ・・・・・・・・入力クロック信号（１）、Ｃ（オー
バーパー）・・大力クロック信号（２）。 Ｃ３−−−一固定客ｔ（１） Ｃ４−−−一固定＠蚤（２） 第３ＦＸＪ 第６図 繭 第７図
Claims (1)
- 各段がインバータと、該インバータに直列接続されクロ
ック信号でゲート操作されるトランスファーゲートと、
トランスファーゲートの出力を保持するバッファとを含
むダイナミック型周波数分周器において、上記各段が容
量を更に有することを特徴とするダイナミック型周波数
分周器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27001188A JPH01194513A (ja) | 1987-10-30 | 1988-10-25 | ダイナミック型周波数分周器 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62-276602 | 1987-10-30 | ||
| JP27660287 | 1987-10-30 | ||
| JP27001188A JPH01194513A (ja) | 1987-10-30 | 1988-10-25 | ダイナミック型周波数分周器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01194513A true JPH01194513A (ja) | 1989-08-04 |
Family
ID=26549024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27001188A Pending JPH01194513A (ja) | 1987-10-30 | 1988-10-25 | ダイナミック型周波数分周器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01194513A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0416023A (ja) * | 1990-05-09 | 1992-01-21 | Sharp Corp | ダイナミック型分周回路 |
-
1988
- 1988-10-25 JP JP27001188A patent/JPH01194513A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0416023A (ja) * | 1990-05-09 | 1992-01-21 | Sharp Corp | ダイナミック型分周回路 |
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