JPH01181395A - ビデオ信号符号化装置 - Google Patents
ビデオ信号符号化装置Info
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- JPH01181395A JPH01181395A JP63006067A JP606788A JPH01181395A JP H01181395 A JPH01181395 A JP H01181395A JP 63006067 A JP63006067 A JP 63006067A JP 606788 A JP606788 A JP 606788A JP H01181395 A JPH01181395 A JP H01181395A
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- JP
- Japan
- Prior art keywords
- circuit
- video signal
- spatial filter
- pixel
- sampling
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/50—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using predictive coding
- H04N19/59—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using predictive coding involving spatial sub-sampling or interpolation, e.g. alteration of picture size or resolution
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はビデオ信号符号化装置に関する。
近年、画像の高精細化が進み、例えば日常口にするテレ
ビ画像もＮＴＳＣ方式からハイビジョン方式へと移行し
つつある。このような、高精細画像をテープ、ディスク
などの記録媒体に記録したり、或いは衛星、光ファイバ
などを介して遠隔地に送信する場合には、Ｓ／Ｎ、ジッ
タ等の画質劣化要因を考慮すると、アナログ伝送よりは
、ディジタル伝送の方が有利である。
ビ画像もＮＴＳＣ方式からハイビジョン方式へと移行し
つつある。このような、高精細画像をテープ、ディスク
などの記録媒体に記録したり、或いは衛星、光ファイバ
などを介して遠隔地に送信する場合には、Ｓ／Ｎ、ジッ
タ等の画質劣化要因を考慮すると、アナログ伝送よりは
、ディジタル伝送の方が有利である。
しかし、ディジタル伝送を行うに際しても、単純に、ア
ナログ画像信号をＡ／Ｄ変換して送信するのみでは、伝
送路の能力（記録媒体の記録時間量や、通信媒体の容量
及びコスト）の点で困難がある０例えば、ビデオ信号の
帯域を３０ＭＨｚ以上確。
ナログ画像信号をＡ／Ｄ変換して送信するのみでは、伝
送路の能力（記録媒体の記録時間量や、通信媒体の容量
及びコスト）の点で困難がある０例えば、ビデオ信号の
帯域を３０ＭＨｚ以上確。
保しようとすると、標本化定理により、少なくとも６０
ＭＨｚ以上のレートで標本化を行わなければならず、７
４．２５ Ｍｋ、 ８ビツトでＡ／Ｄ変換すると、伝送
レートは７４．２５（ＭＨｚ） Ｘ ８ （ｂｉｔ）
＝５９４ＣＭｂｉｔ／ｓ）となる。
ＭＨｚ以上のレートで標本化を行わなければならず、７
４．２５ Ｍｋ、 ８ビツトでＡ／Ｄ変換すると、伝送
レートは７４．２５（ＭＨｚ） Ｘ ８ （ｂｉｔ）
＝５９４ＣＭｂｉｔ／ｓ）となる。
そこで、従来のディジタル画像伝送システムでは、この
膨大な情報量を画質を損なうことなしに圧縮する方式が
考えられた。その典型例が、画像の相関正を利用して適
当な画素値を間引くサブサンプル方式である。第３図で
、横線Ｎ−２，Ｎ−１、Ｎが連続する水平走査線（以下
、ラインという）であり、Ｏ印及びｘ印が標本化周波数
ｆ３でサンプリングされた画素を示している。但し、×
印の画素は、上記サブサンプにより間引かれて伝送され
ず、受信側で、○印の画素から復元されることになる。
膨大な情報量を画質を損なうことなしに圧縮する方式が
考えられた。その典型例が、画像の相関正を利用して適
当な画素値を間引くサブサンプル方式である。第３図で
、横線Ｎ−２，Ｎ−１、Ｎが連続する水平走査線（以下
、ラインという）であり、Ｏ印及びｘ印が標本化周波数
ｆ３でサンプリングされた画素を示している。但し、×
印の画素は、上記サブサンプにより間引かれて伝送され
ず、受信側で、○印の画素から復元されることになる。
第３図のように、ライン毎に１画素ずつずらして画素を
間引く方式を、ライン・オフセット・サブサンプリング
方式と呼び、これにより情報量は１／２になる。
間引く方式を、ライン・オフセット・サブサンプリング
方式と呼び、これにより情報量は１／２になる。
第４図はビデオ信号をサブサンプルして送信する回路の
基本ブロック図である。１０は、標本化のための帯域制
限用アナログ・ロー・パス・フィルタ、１２はＡ／Ｄ変
換器、１４はサブサンプルのための帯域制限ディジタル
空間フィルタ、１６はサブサンプル回路である。空間フ
ィルタ１４は、サブサンプル後の画質を決定づける極め
て重要な回路であり、フィルタ構成、タップ数などに関
してサブサンプル方式に応じ多数の方式が提案され゛
ている、第５図は第４図の回路構成によるサブサンプ
ルの様子を示す。第５図（１）はＡ／Ｄ変換器１２の出
力画素、（２）は空間フィルタ１４の出力画素、（３）
はサブサンプル回路１６の出力画素を示す。つまり、第
５図（１）の原画素は全て空間フィルタ１４でフィルタ
リングされて、同（２）のフィルタ画素となり、サブサ
ンプル回路１６で１つおきに間引か ′れて同（３）の
ようになる。
基本ブロック図である。１０は、標本化のための帯域制
限用アナログ・ロー・パス・フィルタ、１２はＡ／Ｄ変
換器、１４はサブサンプルのための帯域制限ディジタル
空間フィルタ、１６はサブサンプル回路である。空間フ
ィルタ１４は、サブサンプル後の画質を決定づける極め
て重要な回路であり、フィルタ構成、タップ数などに関
してサブサンプル方式に応じ多数の方式が提案され゛
ている、第５図は第４図の回路構成によるサブサンプ
ルの様子を示す。第５図（１）はＡ／Ｄ変換器１２の出
力画素、（２）は空間フィルタ１４の出力画素、（３）
はサブサンプル回路１６の出力画素を示す。つまり、第
５図（１）の原画素は全て空間フィルタ１４でフィルタ
リングされて、同（２）のフィルタ画素となり、サブサ
ンプル回路１６で１つおきに間引か ′れて同（３）の
ようになる。
空間フィルタ１４によるフィルタ画素の生成法を簡単に
説明する。例えば、第６図のＸ、に対してフィルタ画素
ｘｂを生成する場合には、次の演算を行えばよい。
説明する。例えば、第６図のＸ、に対してフィルタ画素
ｘｂを生成する場合には、次の演算を行えばよい。
ｘ、＝ （１／Ａ）
（ｋｓＸｈ＋ｋｅ（Ｘｎ＋Ｘ＠）＋ｋａ （ＸＳ＋Ｘ？
）＋ｋｚ（ｘｚ＋Ｘｔｏ）−ｋｔ（ｘ＋＋ｘ＊’＋ｘｓ
＋ｘｔ＋）） （１）ここでｘ１〜Ｘｌｌは原画素デー
タ、ｋ、〜に、は正の係数、Ａは正の定数である。この
演算をｆ１毎に順次行うことにより、第５図（２）の各
フィルタ画素を得ることができる。
）＋ｋｚ（ｘｚ＋Ｘｔｏ）−ｋｔ（ｘ＋＋ｘ＊’＋ｘｓ
＋ｘｔ＋）） （１）ここでｘ１〜Ｘｌｌは原画素デー
タ、ｋ、〜に、は正の係数、Ａは正の定数である。この
演算をｆ１毎に順次行うことにより、第５図（２）の各
フィルタ画素を得ることができる。
第７図は従来の空間フィルタ１４の構成ブロック図を示
す、２０は入力端子、２２．２４は１ライン分、即ちｌ
ｈ（水平走査期間）分の遅延回路、２６．２７．２８．
２９．３０；３２，３３．３４．３５．３６．３８：４
０．４１．４２．４３゜４４は１画素分ｄの遅延回路、
４６． ４８． ５０゜５２．５４，５６．５Ｂ、６０
．６２は加算器、６４は減算器である。６６、．６８．
７０．７２゜７４はそれぞれ係数に、−ｋｓの乗算器、
７６は係数Ａの除算器、７８は出力端子である０乗算器
６６゜６８．７０，７２．７４は一般に、メモリ・アド
レスと記憶値との間で係数に、〜ｋｓの乗算関係が成立
するようなＲＯＭを用いる。加算器５６．４Ｂ。
す、２０は入力端子、２２．２４は１ライン分、即ちｌ
ｈ（水平走査期間）分の遅延回路、２６．２７．２８．
２９．３０；３２，３３．３４．３５．３６．３８：４
０．４１．４２．４３゜４４は１画素分ｄの遅延回路、
４６． ４８． ５０゜５２．５４，５６．５Ｂ、６０
．６２は加算器、６４は減算器である。６６、．６８．
７０．７２゜７４はそれぞれ係数に、−ｋｓの乗算器、
７６は係数Ａの除算器、７８は出力端子である０乗算器
６６゜６８．７０，７２．７４は一般に、メモリ・アド
レスと記憶値との間で係数に、〜ｋｓの乗算関係が成立
するようなＲＯＭを用いる。加算器５６．４Ｂ。
５０．５２の出力はそれぞれ、Ｘｔ＋Ｘ＊＋Ｘ＋＋＋Ｘ
□いｘ。
□いｘ。
＋ＸＩＯ％ Ｘｓ＋Ｘｙ ｓ Ｘ４＋Ｘｓである。この
構成は上記式の演算を忠実に実現しており、原画素ｘｈ
のフィルタ画素値Ｙｈが出力端子７８から出力される。
構成は上記式の演算を忠実に実現しており、原画素ｘｈ
のフィルタ画素値Ｙｈが出力端子７８から出力される。
しかし、上記のような従来の回路では、回路規模が大掛
かりなものとなり、更には、第７図の全ての回路素子が
標本化周波数ｆ３で動作しなけらばならないという欠点
がある。即ち、ｆ、が７４．２５ＭＨｚであるときには
、ＴＴＬ又は０ＭＯ３素子では動作しないので、高速動
作の可能なＥＣＬ素子を用いなければならない、ＥＣＬ
素子用いると、消費電力が膨大になり、回路規模が大き
くなるという問題点がある。
かりなものとなり、更には、第７図の全ての回路素子が
標本化周波数ｆ３で動作しなけらばならないという欠点
がある。即ち、ｆ、が７４．２５ＭＨｚであるときには
、ＴＴＬ又は０ＭＯ３素子では動作しないので、高速動
作の可能なＥＣＬ素子を用いなければならない、ＥＣＬ
素子用いると、消費電力が膨大になり、回路規模が大き
くなるという問題点がある。
そこで本発明は、高速動作の可能な素子でなくとも動作
可能であり、消費電力の少ないビデオ信号符号化装置を
提示することを目的とする。
可能であり、消費電力の少ないビデオ信号符号化装置を
提示することを目的とする。
本発明に係るビデオ信号符号化装置は、アナログ・ビデ
オ信号を所定周期で標本化し、Ｄ／Ａ変換したディジタ
ル・データを一定の約束に従い間引いて伝送するビデオ
信号符号化装置であって、伝送するディジタル・データ
のみに前記間引きに対応した所定のフィルタリング処理
を施すことを特徴とする。
オ信号を所定周期で標本化し、Ｄ／Ａ変換したディジタ
ル・データを一定の約束に従い間引いて伝送するビデオ
信号符号化装置であって、伝送するディジタル・データ
のみに前記間引きに対応した所定のフィルタリング処理
を施すことを特徴とする。
伝送するデータのみにフィルタリング処理を施すことに
よって、そのための回路をより低い周波数で動作させる
ことができる。従って、高速動作可能な素子を用いる必
要がなく、低消費電力、回路の小型化を達成できる。
よって、そのための回路をより低い周波数で動作させる
ことができる。従って、高速動作可能な素子を用いる必
要がなく、低消費電力、回路の小型化を達成できる。
以下、図面を参照して本発明の一実施例を説明する。
第１図は本発明の実施例の基本構成ブロック図を示す。
１７は標本化のための帯域制限アナログ・ローパス・フ
ィルタ、１８はＡ／Ｄ変換器、１９はサブサンプリング
及び空間フィルタ処理を行うサブサンプル空間フィルタ
回路である。第２図は、回路１９の詳細な構成ブロック
図を示す。この構成も、空間フィルタの機能としては式
（１）の演算を行い、第６図と同じ記号を用いている。
ィルタ、１８はＡ／Ｄ変換器、１９はサブサンプリング
及び空間フィルタ処理を行うサブサンプル空間フィルタ
回路である。第２図は、回路１９の詳細な構成ブロック
図を示す。この構成も、空間フィルタの機能としては式
（１）の演算を行い、第６図と同じ記号を用いている。
第２図において、１００はＡ／Ｄ変換器１８からのディ
ジタル信号が入力される端子、１０１は人力されたデー
タ列を並列化する回路、１０２，１０４゜１０６はｌｈ
分の遅延回路、１０８，１０９，１１０．１１１，１１
２，１１３，１１４，１１５゜１１６は１画素分ｄの遅
延回路、１１８，１２０゜１２２．１２４，１２６，１
２８．１３０は加算器、１３２は減算器である。１３４
，１３６，１３８．１４０．１４２はそれぞれ係数ｋ
ｌ”’ ｋ ｓの乗算器、１４４は除数Ａの除算器であ
る。
ジタル信号が入力される端子、１０１は人力されたデー
タ列を並列化する回路、１０２，１０４゜１０６はｌｈ
分の遅延回路、１０８，１０９，１１０．１１１，１１
２，１１３，１１４，１１５゜１１６は１画素分ｄの遅
延回路、１１８，１２０゜１２２．１２４，１２６，１
２８．１３０は加算器、１３２は減算器である。１３４
，１３６，１３８．１４０．１４２はそれぞれ係数ｋ
ｌ”’ ｋ ｓの乗算器、１４４は除数Ａの除算器であ
る。
１４６は、回路１０１により並列化された原画素データ
を１ライン毎に相互に切り換える切換スイッチである。
を１ライン毎に相互に切り換える切換スイッチである。
１４８，１５０．１５２は、画素遅延を補償するための
補償スイッチであり、上記スイッチ１４６と連動して切
り換わる。切換スイッチ１４６と補償スイッチ１４８，
１５０．１５２は共に１ライン毎に切り換わり、切換ス
イッチ１４６がストレート（Ｓ）で接続する場合には、
各補償スイッチ１４８，１５０．１５２はＮ側に接続し
、切換スイッチ１４６がクロス（Ｃ）で接続する場合に
は、各補償スイッチ１４８．１５０゜１５２はＦ側に接
続する。
補償スイッチであり、上記スイッチ１４６と連動して切
り換わる。切換スイッチ１４６と補償スイッチ１４８，
１５０．１５２は共に１ライン毎に切り換わり、切換ス
イッチ１４６がストレート（Ｓ）で接続する場合には、
各補償スイッチ１４８，１５０．１５２はＮ側に接続し
、切換スイッチ１４６がクロス（Ｃ）で接続する場合に
は、各補償スイッチ１４８．１５０゜１５２はＦ側に接
続する。
また、第２図の全ての回路要素は、ｆ、／２のクロック
で動作する。
で動作する。
第８図は、並列化回路１０１によって原画素データを並
列化するタイミングを示す。図中、ｍを偶数値とし、時
間的に先行するデータをＯＤＤデータ、後行するデータ
をＥＶＥＮデータとする。
列化するタイミングを示す。図中、ｍを偶数値とし、時
間的に先行するデータをＯＤＤデータ、後行するデータ
をＥＶＥＮデータとする。
今、フィルタリング処理を施している画素Ｘ、がＥＶＥ
Ｎデータである場合は、ｌライン前にスイッチ１４６を
クロス（Ｃ）状態にするので、第２図の切換スイッチ１
４６はストレート（Ｓ）状態になっており、補償スイッ
チ１４８，１５０．１５２をＮ側に接続する。第９図（
１）はこのときのラインと各画素値ＸＩ”’Ｘ１１との
関係を示す。同図中のａ、ｂは第２図のａ、ｂに対応し
ている。また、フィルタリング処理を施している画素ｘ
６がＯＤＤデータである場合は、１ライン前にスイッチ
１４６をストレート（Ｓ）状態にするので、切換スイッ
チ１４６をクロス（Ｃ）状態にし、補償スイッチ１４８
，１５０，１５２をＦ側に接続する。第９図（２）はこ
のときの位置関係を示す。補償スイッチ１４８，１５０
．１５２は同時にＮ側又はＦ側に接続するので、出力の
画素遅延量は常に一定である。
Ｎデータである場合は、ｌライン前にスイッチ１４６を
クロス（Ｃ）状態にするので、第２図の切換スイッチ１
４６はストレート（Ｓ）状態になっており、補償スイッ
チ１４８，１５０．１５２をＮ側に接続する。第９図（
１）はこのときのラインと各画素値ＸＩ”’Ｘ１１との
関係を示す。同図中のａ、ｂは第２図のａ、ｂに対応し
ている。また、フィルタリング処理を施している画素ｘ
６がＯＤＤデータである場合は、１ライン前にスイッチ
１４６をストレート（Ｓ）状態にするので、切換スイッ
チ１４６をクロス（Ｃ）状態にし、補償スイッチ１４８
，１５０，１５２をＦ側に接続する。第９図（２）はこ
のときの位置関係を示す。補償スイッチ１４８，１５０
．１５２は同時にＮ側又はＦ側に接続するので、出力の
画素遅延量は常に一定である。
上記記載では、ライン・オフセント・サブサンプリング
のための３×７タツプ空間フィルタを例にとったが、本
発明は、他のサブサンプリング方式、或いは他のタップ
数の空間フィルタにも適用できることはいうまでもない
。
のための３×７タツプ空間フィルタを例にとったが、本
発明は、他のサブサンプリング方式、或いは他のタップ
数の空間フィルタにも適用できることはいうまでもない
。
また、上記実施例では、１ライン毎に切換を行っている
が、場合によっては、複数ライン毎に切り換えてｆ、／
２以下の周波数で動作するようにも出来る。
が、場合によっては、複数ライン毎に切り換えてｆ、／
２以下の周波数で動作するようにも出来る。
以上の説明から容易に理解できるように、本発明によれ
ば、空間フィルタ及びサブサンプルを行う回路が標本化
周波数の１７２の周波数で動作可能になり、高速動作可
能な素子を用いることな（製造できる。その結果、回路
規模を小さくでき、消費電力を減らすことができる。
ば、空間フィルタ及びサブサンプルを行う回路が標本化
周波数の１７２の周波数で動作可能になり、高速動作可
能な素子を用いることな（製造できる。その結果、回路
規模を小さくでき、消費電力を減らすことができる。
第１図は本発明の一実施例の構成ブロック図、第２図は
第１図のサブサンプル及び空間フィルタ回路１９の詳細
な構成ブロック図、第３図はサブサンプルの典型例、第
４図はサブサンプル方式の基本構成ブロック図、第５図
は第４図の動作説明図、第６図は空間フィルタの原理説
明図、第７図は従来の空間フィルタの構成ブロック図、
第８図は第２図の回路の動作タイミング図、第９図は第
２図の動作説明図である。 １０２．１０４．１０６・−・ｌｈ分の遅延回路 １０
８〜１１６・−・１画素分ｄの遅延回路 １１８゜１２
０．１２２，１２４，１２６．１２８．１３０・−・加
算器 １３２・−・減算器 １３４，１３６゜１３８．
１４０．１４２・−・乗算器 １４４・−・除算器 １
４６・・・−・切換”Ａ４ソチ １４８，１５０．１５
２・−補償スイッチ ョヨ企 第３図 担 ←書 ÷−−→ 第５図 ＋」 第 ６ 図
第１図のサブサンプル及び空間フィルタ回路１９の詳細
な構成ブロック図、第３図はサブサンプルの典型例、第
４図はサブサンプル方式の基本構成ブロック図、第５図
は第４図の動作説明図、第６図は空間フィルタの原理説
明図、第７図は従来の空間フィルタの構成ブロック図、
第８図は第２図の回路の動作タイミング図、第９図は第
２図の動作説明図である。 １０２．１０４．１０６・−・ｌｈ分の遅延回路 １０
８〜１１６・−・１画素分ｄの遅延回路 １１８゜１２
０．１２２，１２４，１２６．１２８．１３０・−・加
算器 １３２・−・減算器 １３４，１３６゜１３８．
１４０．１４２・−・乗算器 １４４・−・除算器 １
４６・・・−・切換”Ａ４ソチ １４８，１５０．１５
２・−補償スイッチ ョヨ企 第３図 担 ←書 ÷−−→ 第５図 ＋」 第 ６ 図
Claims (1)
- アナログ・ビデオ信号を所定周期で標本化し、Ｄ／Ａ
変換したディジタル・データを一定の約束に従い間引い
て伝送するビデオ信号符号化装置であって、伝送するデ
ィジタル・データのみに前記間引きに対応した所定のフ
ィルタリング処理を施すことを特徴とするビデオ信号符
号化装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63006067A JPH01181395A (ja) | 1988-01-14 | 1988-01-14 | ビデオ信号符号化装置 |
| US07/292,508 US4977452A (en) | 1988-01-14 | 1988-12-30 | Sampled-value code processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63006067A JPH01181395A (ja) | 1988-01-14 | 1988-01-14 | ビデオ信号符号化装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01181395A true JPH01181395A (ja) | 1989-07-19 |
Family
ID=11628234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63006067A Pending JPH01181395A (ja) | 1988-01-14 | 1988-01-14 | ビデオ信号符号化装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4977452A (ja) |
| JP (1) | JPH01181395A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03261212A (ja) * | 1990-03-12 | 1991-11-21 | Matsushita Electric Ind Co Ltd | ディジタルフィルタ回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3104439B2 (ja) * | 1992-11-13 | 2000-10-30 | ソニー株式会社 | 高能率符号化及び／又は復号化装置 |
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| JPS63164686A (ja) * | 1986-12-26 | 1988-07-08 | Matsushita Electric Ind Co Ltd | サブナイキストフイルタ |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US2905756A (en) * | 1956-11-30 | 1959-09-22 | Bell Telephone Labor Inc | Method and apparatus for reducing television bandwidth |
| US4661862A (en) * | 1984-04-27 | 1987-04-28 | Rca Corporation | Differential PCM video transmission system employing horizontally offset five pixel groups and delta signals having plural non-linear encoding functions |
| US4665436A (en) * | 1985-12-20 | 1987-05-12 | Osborne Joseph A | Narrow bandwidth signal transmission |
| CA1261069A (en) * | 1986-12-08 | 1989-09-26 | Mohamed S. Sabri | Two-channel coding of digital signals |
| US4827336A (en) * | 1987-12-18 | 1989-05-02 | General Electric Company | Symbol code generation processing from interframe DPCM of TDM'd spatial-frequency analyses of video signals |
-
1988
- 1988-01-14 JP JP63006067A patent/JPH01181395A/ja active Pending
- 1988-12-30 US US07/292,508 patent/US4977452A/en not_active Expired - Lifetime
Patent Citations (2)
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| JPS63164686A (ja) * | 1986-12-26 | 1988-07-08 | Matsushita Electric Ind Co Ltd | サブナイキストフイルタ |
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| JPH03261212A (ja) * | 1990-03-12 | 1991-11-21 | Matsushita Electric Ind Co Ltd | ディジタルフィルタ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4977452A (en) | 1990-12-11 |
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