JPH01161752A - 半導体装置製造方法 - Google Patents
半導体装置製造方法Info
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- JPH01161752A JPH01161752A JP62318649A JP31864987A JPH01161752A JP H01161752 A JPH01161752 A JP H01161752A JP 62318649 A JP62318649 A JP 62318649A JP 31864987 A JP31864987 A JP 31864987A JP H01161752 A JPH01161752 A JP H01161752A
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- semiconductor device
- manufacturing
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Links
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Classifications
-
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- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
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-
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-
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- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
-
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- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/859—Complementary IGFETs, e.g. CMOS comprising both N-type and P-type wells, e.g. twin-tub
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は二種類の導電層を有する半導体装置の製造方法
に係シ、特にＢｉ −ＣＭＯＳ半導体装置の製造方法に
関するものである。
に係シ、特にＢｉ −ＣＭＯＳ半導体装置の製造方法に
関するものである。
（従来の技７術）
Ｂｉ −ＣＭＯＳ半導体装置としては、一般に第２図に
示すような構造と製造方法とが知られている。
示すような構造と製造方法とが知られている。
この製造方法では、まず第１導電型（ここではＰ型）半
導体基板ｌ上に酸化膜（Ｓｉｎ、） ３を堆積する（第
２図（１）開示）。次にフォトエツチングを行なりて、
第２導電型（こζではＮ型） 高濃度不純物埋込拡散予
定領域５に対応させて開口部を開く（第２図（２）開示
）。次に前記酸化膜３及び前記半導体基板ｌ上に不純物
導入を目的とする不純物供給ｙＩ＆７を堆積する（第２
図（３）開示）。次に、前記第１導電型半導体基板１０
表面付２近の前記第２導電型高濃度不純物理込拡散予定
領域５に第２導電型高濃度不純物をドープし、前記不純
物供給膜７と前記酸化膜３とを除去する（第２図（４）
開示）。
導体基板ｌ上に酸化膜（Ｓｉｎ、） ３を堆積する（第
２図（１）開示）。次にフォトエツチングを行なりて、
第２導電型（こζではＮ型） 高濃度不純物埋込拡散予
定領域５に対応させて開口部を開く（第２図（２）開示
）。次に前記酸化膜３及び前記半導体基板ｌ上に不純物
導入を目的とする不純物供給ｙＩ＆７を堆積する（第２
図（３）開示）。次に、前記第１導電型半導体基板１０
表面付２近の前記第２導電型高濃度不純物理込拡散予定
領域５に第２導電型高濃度不純物をドープし、前記不純
物供給膜７と前記酸化膜３とを除去する（第２図（４）
開示）。
次に、前記第１導電型半導体基板１上にエピタキシャル
層９を成長させ、加熱を行なうことで、前記第２導電型
高濃度不純物を熱拡散させ、第２導電型高濃度不純物理
込拡散領域５０を形成する（第２図（５）開示）。次に
、前記エピタキシャル層９上に第１バツフアー酸化膜（
Ｓｉｏ、） １１を堆積し、その上方に第ルジスト１３
を堆積する（第２図（６）開示）。
層９を成長させ、加熱を行なうことで、前記第２導電型
高濃度不純物を熱拡散させ、第２導電型高濃度不純物理
込拡散領域５０を形成する（第２図（５）開示）。次に
、前記エピタキシャル層９上に第１バツフアー酸化膜（
Ｓｉｏ、） １１を堆積し、その上方に第ルジスト１３
を堆積する（第２図（６）開示）。
次に、フォトエツチングを行なって点線斜線で示す第１
導電型ウエル（ここではＰウェル）形成予定領域１５に
対応させて前記第ルジスト１３を除去する（第２図（７
）開示）。次に前記第１導電型ウエル形成予定領域１５
に対応させて、前記第１バツフアー酸化ＭＸ１１を反応
性イオンエツチングにょシ除去し、前記第１バツフアー
酸化膜１１及び前記第ルジスト１３とから成る第１ブロ
ック層１７を形成し、第１導電型イオン（ここではＰ型
イオン）を注入する。ただし、この第１導電型イオン濃
度ビークエ９は前記第１ブロック層１７の非存在部分で
は、前記Ｐ型半導体基板１０表面付近に形成され、前記
第１ブロック層１７の存在部分では、前記第ルジスト１
３の表面付近に形成される（第２図（８）開示）。
導電型ウエル（ここではＰウェル）形成予定領域１５に
対応させて前記第ルジスト１３を除去する（第２図（７
）開示）。次に前記第１導電型ウエル形成予定領域１５
に対応させて、前記第１バツフアー酸化ＭＸ１１を反応
性イオンエツチングにょシ除去し、前記第１バツフアー
酸化膜１１及び前記第ルジスト１３とから成る第１ブロ
ック層１７を形成し、第１導電型イオン（ここではＰ型
イオン）を注入する。ただし、この第１導電型イオン濃
度ビークエ９は前記第１ブロック層１７の非存在部分で
は、前記Ｐ型半導体基板１０表面付近に形成され、前記
第１ブロック層１７の存在部分では、前記第ルジスト１
３の表面付近に形成される（第２図（８）開示）。
次に、前記第ルジスト１３を硫酸及び過酸化水素の混合
溶液等を用いるなどして除去する（第２図（９）開示）
。次に前記第１バツフアー酸化膜１１をフッ化アンモ溶
液（ＮＨ，Ｆ）等を用いるウェット法等により除去する
（第２図（ＩＱ＋開示）。次に第２バツフアー酸化膜１
１０及び第２レジス） １３０を前記エピタキシャル層
９上に堆積する（第２図（１１）開示）。
溶液等を用いるなどして除去する（第２図（９）開示）
。次に前記第１バツフアー酸化膜１１をフッ化アンモ溶
液（ＮＨ，Ｆ）等を用いるウェット法等により除去する
（第２図（ＩＱ＋開示）。次に第２バツフアー酸化膜１
１０及び第２レジス） １３０を前記エピタキシャル層
９上に堆積する（第２図（１１）開示）。
次に、実線斜線で示す第２導電型ウエル（ここではＮフ
ェル）形成予定領域２１に対応させて、フォトエツチン
グによシ第２レジスト１３０を除去する（第２プａツク
）。次に、反応性イオンエツチングによ）、前記第２ウ
エル形成予定領域２１に対応させて、前記第２バフフア
ー酸化膜１１０を除去し、前記第２バツフアー酸化膜１
１０及び第２レジスト１３０とから成る第２ブロック層
１７０を形成し、第２導電型イオン（ここではＮ型イオ
ン）を注入する。この第２導電塵イオン濃度ピーク幻は
前記第２プａツク層１７０の非存在部分では、前記第１
導電型半導体基板１の表面付近に形成され、前記第２ブ
ロック層１７０の存在部分では、前記第２レジスト１３
００表面付近に形成される（第２図側開示）。
ェル）形成予定領域２１に対応させて、フォトエツチン
グによシ第２レジスト１３０を除去する（第２プａツク
）。次に、反応性イオンエツチングによ）、前記第２ウ
エル形成予定領域２１に対応させて、前記第２バフフア
ー酸化膜１１０を除去し、前記第２バツフアー酸化膜１
１０及び第２レジスト１３０とから成る第２ブロック層
１７０を形成し、第２導電型イオン（ここではＮ型イオ
ン）を注入する。この第２導電塵イオン濃度ピーク幻は
前記第２プａツク層１７０の非存在部分では、前記第１
導電型半導体基板１の表面付近に形成され、前記第２ブ
ロック層１７０の存在部分では、前記第２レジスト１３
００表面付近に形成される（第２図側開示）。
次に、前記第２レジスト１３０を硫酸及び過酸化水素の
混合溶液等を用いるなどして除去する（第２図側開示）
。次に、前記第２バッファー酸化膜竿 １１０をウェット鴫すより除去する（第２図ａつ開示）
。
混合溶液等を用いるなどして除去する（第２図側開示）
。次に、前記第２バッファー酸化膜竿 １１０をウェット鴫すより除去する（第２図ａつ開示）
。
次に、加熱を行なうことで、前記第・ｌ及び第２導電型
イオンを熱拡散させ、前記Ｐ型半導体基板ｌの表面付近
に第１導電型ウエル（ここではＰウェル）１５０及び第
２導電型ウエル（ここではＮウェル）２１０からなるツ
ウインウェルと、前記第１導電型ウエル１５０の下部に
′第２導電塵高濃度不純物理込拡散領域５０とを有する
半導体装置が構成される（第２図側開示）。次に、 Ｍ
ＯＳ ） ？ンジスタＴｉｔＴ、及びバイポーラトラン
ジスタＴ、を既知の技術によシ、それぞれ作シ込む（第
２図側開示）。この半導体装置中のＰチャネルＭＯ８）
９ンジスタＴｌ、’Ｉ’。
イオンを熱拡散させ、前記Ｐ型半導体基板ｌの表面付近
に第１導電型ウエル（ここではＰウェル）１５０及び第
２導電型ウエル（ここではＮウェル）２１０からなるツ
ウインウェルと、前記第１導電型ウエル１５０の下部に
′第２導電塵高濃度不純物理込拡散領域５０とを有する
半導体装置が構成される（第２図側開示）。次に、 Ｍ
ＯＳ ） ？ンジスタＴｉｔＴ、及びバイポーラトラン
ジスタＴ、を既知の技術によシ、それぞれ作シ込む（第
２図側開示）。この半導体装置中のＰチャネルＭＯ８）
９ンジスタＴｌ、’Ｉ’。
はｊｇ２図（Ｌ７）に示されるように前記第２導電型ウ
エル２１０内に形成された高濃度第１導電型拡散層郷を
ソース領域及びドレイン領域とし、これらソース及びド
レイン領域間の前記第２導電型ウエル２１０の表面上に
形成された絶縁膜２７を介してその上側に形成した金属
膜２９をゲートとして形成されている。この半導体装置
中のＮＰＮバイポーラトランジスタＴ、は第２図αηに
示されるように前記第１導電型ウエル１５０をコレクタ
領域とし、前記第１導電型ウエル１５０中に拡散形成さ
れた高濃度第２導電型拡散層３１をペース領域とし、前
記高濃度第２導電型拡散層３１内の高濃度第１導′ＦＸ
ｍ拡散層３３をエミッタ領域として形成されている。
エル２１０内に形成された高濃度第１導電型拡散層郷を
ソース領域及びドレイン領域とし、これらソース及びド
レイン領域間の前記第２導電型ウエル２１０の表面上に
形成された絶縁膜２７を介してその上側に形成した金属
膜２９をゲートとして形成されている。この半導体装置
中のＮＰＮバイポーラトランジスタＴ、は第２図αηに
示されるように前記第１導電型ウエル１５０をコレクタ
領域とし、前記第１導電型ウエル１５０中に拡散形成さ
れた高濃度第２導電型拡散層３１をペース領域とし、前
記高濃度第２導電型拡散層３１内の高濃度第１導′ＦＸ
ｍ拡散層３３をエミッタ領域として形成されている。
Ｂｉ−ＣＭＯＳ半導体装置としてはＭＯＳ ）ランジス
タＴ４を前記ＭＯ８） ９ンジスタＴ、の隣シに設けた
構造が一例として第２回置に示される。
タＴ４を前記ＭＯ８） ９ンジスタＴ、の隣シに設けた
構造が一例として第２回置に示される。
また、とのＢｉ −ＣＭＯＳ半導体装置中のＮチャネル
ＭＯ８）ランジスタＴ、は第２回置に示されるように前
記第一１導電型ウエル１５０内に形成された高濃度第２
導電型拡散層３５をソース領域及びドレイン領域とし、
これらソース及びドレイン領域間の前記第１導電型ウェ
ル１５００表面上に形成された絶縁Ｍ２７を介して、そ
の上側に形成した金属膜器をゲートとして形成されてい
る。
ＭＯ８）ランジスタＴ、は第２回置に示されるように前
記第一１導電型ウエル１５０内に形成された高濃度第２
導電型拡散層３５をソース領域及びドレイン領域とし、
これらソース及びドレイン領域間の前記第１導電型ウェ
ル１５００表面上に形成された絶縁Ｍ２７を介して、そ
の上側に形成した金属膜器をゲートとして形成されてい
る。
（発明が解決しようとする問題点）
キシャル層９を成長させる必要がある。また、同一の半
導体基板上にＮチャネルトランジスタのためのＰウェル
とＰチャネルトランジスタのためのＮウェルとを形成し
て、ツウインウェル構成をとンクエルを形成するために
３回の７オトエツチング（第２図（２）、 （７）、α
の参照）を行なう必要があシ、工程が煩雑であった。
導体基板上にＮチャネルトランジスタのためのＰウェル
とＰチャネルトランジスタのためのＮウェルとを形成し
て、ツウインウェル構成をとンクエルを形成するために
３回の７オトエツチング（第２図（２）、 （７）、α
の参照）を行なう必要があシ、工程が煩雑であった。
本発明は以上のような問題点を解消するためになされた
もので、その目的とするところは、煩雑さの原因である
フォトエツチングの回数が少ない半導体装置の製造方法
を提供することにある。
もので、その目的とするところは、煩雑さの原因である
フォトエツチングの回数が少ない半導体装置の製造方法
を提供することにある。
（問題点を解決するための手段）
本発明による製造方法によれば、；￥≠キ４濃度不純物
理込拡散領域と ２種類の異なる導電型のウェル層とを形成するた゛めに
、フォトエツチングで半導体基板上にイオン注入ｏ際ｏ
７”ロック１を形成し、このブロック層をマスクとし
て、２つの異なる加速電圧でイオン注入を行なう。この
加速電圧の条件は第２導電型イオン注入では、前記ブロ
ック層を貫通して半導体表面近傍に第２導電型イオンビ
ークを持ち、且つ前記ブロック層のない部分は前記半導
体表面近電型のイオン注入では、前記ブロック層を貫通
しないようにして、且つ前記ブロック層のない部分は前
記第２導゛１型イオン注入によって形成された第２導電
型イオン濃度ピークよ）も前記半導体表面近くに前記第
１導電型イオン濃度ピークを持つように設定する。
理込拡散領域と ２種類の異なる導電型のウェル層とを形成するた゛めに
、フォトエツチングで半導体基板上にイオン注入ｏ際ｏ
７”ロック１を形成し、このブロック層をマスクとし
て、２つの異なる加速電圧でイオン注入を行なう。この
加速電圧の条件は第２導電型イオン注入では、前記ブロ
ック層を貫通して半導体表面近傍に第２導電型イオンビ
ークを持ち、且つ前記ブロック層のない部分は前記半導
体表面近電型のイオン注入では、前記ブロック層を貫通
しないようにして、且つ前記ブロック層のない部分は前
記第２導゛１型イオン注入によって形成された第２導電
型イオン濃度ピークよ）も前記半導体表面近くに前記第
１導電型イオン濃度ピークを持つように設定する。
以上のように本発明は、従来よシも少ない回数のフォト
エツチングとイオン注入によって高濃度不純物埋込拡散
領域と２つの異なる導電型のウェルを形成する半導体製
造方法を提供している。
エツチングとイオン注入によって高濃度不純物埋込拡散
領域と２つの異なる導電型のウェルを形成する半導体製
造方法を提供している。
（作用）
このように構成されたものに於い罰は、フォトエツチン
グ工程数を少なくしていることで製造工程を簡略化し、
コストダウンが可能となる。
グ工程数を少なくしていることで製造工程を簡略化し、
コストダウンが可能となる。
（実施例）
以下図面に示した実施例に基づいて本発明の詳細な説明
する。
する。
本発明の一実施例であるＢｉ −ＣＭＯＳ半導体装置の
代表的な製造方法を第１図（１） −（９）によシ説明
する。
代表的な製造方法を第１図（１） −（９）によシ説明
する。
まず、第１導電型（ここではＰ型）の半導体基板（ここ
ではシリコン基板）１上にシリコン基板１表面の保全の
ためにシリコン酸化膜等の第１ノぐッファ−３５を堆積
し、さらにその上にイオンのエネルギーを減少させるた
めのシリコン窒化膜等の第２バツフアー３９、さらにそ
の上に有機化合物等よシなるレジスト４１を堆積する（
第１図（１）開示）。
ではシリコン基板）１上にシリコン基板１表面の保全の
ためにシリコン酸化膜等の第１ノぐッファ−３５を堆積
し、さらにその上にイオンのエネルギーを減少させるた
めのシリコン窒化膜等の第２バツフアー３９、さらにそ
の上に有機化合物等よシなるレジスト４１を堆積する（
第１図（１）開示）。
次に、点線斜線で示される第１導電型ウエル（ここでは
Ｐウェル）形成予定領域１５のパターンを形成したマス
クを前記半導体基板１上方に設置して、紫外線を照射し
、現像を行なうことで、前記第１導電凰ウエル形成予定
領域１５上方の前記レジスト４１を除去する為のフォト
エツチングを行なう（第１図（２）開示）。
Ｐウェル）形成予定領域１５のパターンを形成したマス
クを前記半導体基板１上方に設置して、紫外線を照射し
、現像を行なうことで、前記第１導電凰ウエル形成予定
領域１５上方の前記レジスト４１を除去する為のフォト
エツチングを行なう（第１図（２）開示）。
次に、反応性イオンエツチング等の異方性エツチングを
行ない、前記第１導電型ウエル形成予定領域１５上方の
前記第１及び第２バッファー３７．３９を除去する。こ
うすることによシ前記第１ウェル形成予定領域上方以外
に前記第１及び第２バッファー３７．３９及び前記レジ
スト４１からなるブロック層４３が形成される。
行ない、前記第１導電型ウエル形成予定領域１５上方の
前記第１及び第２バッファー３７．３９を除去する。こ
うすることによシ前記第１ウェル形成予定領域上方以外
に前記第１及び第２バッファー３７．３９及び前記レジ
スト４１からなるブロック層４３が形成される。
次に、実線斜線で示される第２導電型ウエル（ここでは
Ｎウェル）形成予定領域２１及び第２導電壓高濃度不純
物理込拡散予定領域５にそれぞれの領域形成のために第
２導電塵イオン（ここではＮ型イオン）注入を行なう。
Ｎウェル）形成予定領域２１及び第２導電壓高濃度不純
物理込拡散予定領域５にそれぞれの領域形成のために第
２導電塵イオン（ここではＮ型イオン）注入を行なう。
この際の加速電圧は前記ブロック層４３を貫通し、前記
第２ウェル形成予定領域２１中前記第１導電型半導体基
板１表面付近及び前記第２導電塵高濃度不純物理・込拡
散形成予定領域５中の中央部付近の第２導電型イオン濃
度ピーク幻が第１図（３）に於いて短破線で示される位
置となるように設定する。具体的には、加速電圧は１０
０ＫｅＶ、ドーズ量は３ ｘ ＩＱ” （１ｃＩＩＬ”
）程度が適当である。尚、前記第２導電型イオンは例
えばリンイオンが好ましい（第１図（３）開示）。
第２ウェル形成予定領域２１中前記第１導電型半導体基
板１表面付近及び前記第２導電塵高濃度不純物理・込拡
散形成予定領域５中の中央部付近の第２導電型イオン濃
度ピーク幻が第１図（３）に於いて短破線で示される位
置となるように設定する。具体的には、加速電圧は１０
０ＫｅＶ、ドーズ量は３ ｘ ＩＱ” （１ｃＩＩＬ”
）程度が適当である。尚、前記第２導電型イオンは例
えばリンイオンが好ましい（第１図（３）開示）。
次に、第１導電型ウエル（ここではＰウェル）１５０形
成のためのイオン注入を行なう。この時の加速電圧は前
記ブロック層４１の下側の前記半導体基板ＩＫは長破線
で示される第１導電型イオン濃度ピーク１９が存在せず
、前記ブロック層４１内に存在し、且つ前記半導体基板
ｌ中の前記第１導電型イオン濃度ピーク１９と前記第２
導電型イオン濃度ピーク乙の前記半導体基板１表面から
の深さ距離がほぼ同一となるように設定する。具体的に
は、加速電圧ｄ １．５ＭｅＶ 、ドーズ量は２ ｘ
１０１！ （／ｌｓ” ） 程度が適当である。尚、前
記第１導電型イオンは例えばホウ素イオンが適当である
（第１図（４）開示）。
成のためのイオン注入を行なう。この時の加速電圧は前
記ブロック層４１の下側の前記半導体基板ＩＫは長破線
で示される第１導電型イオン濃度ピーク１９が存在せず
、前記ブロック層４１内に存在し、且つ前記半導体基板
ｌ中の前記第１導電型イオン濃度ピーク１９と前記第２
導電型イオン濃度ピーク乙の前記半導体基板１表面から
の深さ距離がほぼ同一となるように設定する。具体的に
は、加速電圧ｄ １．５ＭｅＶ 、ドーズ量は２ ｘ
１０１！ （／ｌｓ” ） 程度が適当である。尚、前
記第１導電型イオンは例えばホウ素イオンが適当である
（第１図（４）開示）。
次に、硫酸及び過酸化水素の混合溶液等を用いるなどし
て前記ブロック層４３内の前記レジスト４１を除去する
（第１図（５）開示）。
て前記ブロック層４３内の前記レジスト４１を除去する
（第１図（５）開示）。
次に、前、記第１及び第２バッファー３７．３９を化学
気相エツチング及びフッ化アンモ溶液（ＮＨ，Ｆ）等を
用いるウェット法を用いるなどして順次除去する（第１
図（６）開示）。
気相エツチング及びフッ化アンモ溶液（ＮＨ，Ｆ）等を
用いるウェット法を用いるなどして順次除去する（第１
図（６）開示）。
次に、注入した前記第１及び第２導電型イオンを活性化
するために熱処理を行ない、例えば１０００’０程度の
状態を数時間保ち、前記第１導電型クエル１５０及び第
２導電型ウエル２１０及び第２導電型高濃度不純物理込
拡散領域印を形成する（第１図（７）開示）。
するために熱処理を行ない、例えば１０００’０程度の
状態を数時間保ち、前記第１導電型クエル１５０及び第
２導電型ウエル２１０及び第２導電型高濃度不純物理込
拡散領域印を形成する（第１図（７）開示）。
次に、ＭＯＳ ）ランジスタＴＩ、’ｒ、及びバイポー
ラトランジスタＴ！を既知の技術によシ、それぞれ作シ
込む（第１図（８）開示）。この半導体装置中のＰチャ
ネルＭＯＳトランジスタＴ、、Ｔ、は第１図（８）に示
されるように前記第２導電塵クエル２１０内に形成され
た高濃度第１導電型拡散層５をソース領域及びドレイン
領域とし、これらソース及びドレイン領域間の前記第２
導電型ウエル２１０の表面上に形成された絶縁膜ｎを介
してその上側に形成した金属ｌ９をゲートとして形成さ
れている。この半導体装置中のＮＰＮバイポーラトラン
ジスタＴ、は第１図（８）に示されるように前記第１導
電型トエル１５０をコレクタ領域とし、前記第１導電型
ウエル１５０中に拡散形成された高濃度第２導電型拡散
層３１をベース領域とし、前記高濃度第２導電型拡散層
３１内の高濃度第１導電型拡散層（をエミッタ領域とし
て形成されている。
ラトランジスタＴ！を既知の技術によシ、それぞれ作シ
込む（第１図（８）開示）。この半導体装置中のＰチャ
ネルＭＯＳトランジスタＴ、、Ｔ、は第１図（８）に示
されるように前記第２導電塵クエル２１０内に形成され
た高濃度第１導電型拡散層５をソース領域及びドレイン
領域とし、これらソース及びドレイン領域間の前記第２
導電型ウエル２１０の表面上に形成された絶縁膜ｎを介
してその上側に形成した金属ｌ９をゲートとして形成さ
れている。この半導体装置中のＮＰＮバイポーラトラン
ジスタＴ、は第１図（８）に示されるように前記第１導
電型トエル１５０をコレクタ領域とし、前記第１導電型
ウエル１５０中に拡散形成された高濃度第２導電型拡散
層３１をベース領域とし、前記高濃度第２導電型拡散層
３１内の高濃度第１導電型拡散層（をエミッタ領域とし
て形成されている。
Ｂｉ −ＣＭ０８半導体装置としてはＭＯＳトランジス
タＴ、を前記ＭＯ８）ランジスタＴ８の隣シに設けた構
造が一例として第１図（９）に示される。
タＴ、を前記ＭＯ８）ランジスタＴ８の隣シに設けた構
造が一例として第１図（９）に示される。
また、このＢｉ −ＣＭＯＳ半導体装置中のＮチャネル
ＭＯＳ ） 、ＦンジスタＴ４は第１図（９）に示され
るように前記第１導電型ウエル１５０内に形成された高
濃度第２導電灘拡散層あをソース領域及びドレイン領域
とし、これらソース及びドレイン領域間の前記第１導電
塵ウエル１５０の表面上に形成された絶縁膜Ｉを介して
、その上側に形成した金属ｌ９をゲートとして形成され
ている。
ＭＯＳ ） 、ＦンジスタＴ４は第１図（９）に示され
るように前記第１導電型ウエル１５０内に形成された高
濃度第２導電灘拡散層あをソース領域及びドレイン領域
とし、これらソース及びドレイン領域間の前記第１導電
塵ウエル１５０の表面上に形成された絶縁膜Ｉを介して
、その上側に形成した金属ｌ９をゲートとして形成され
ている。
記第１及び第２導電型ウエル（ツウインウェル）１５０
、２１０ ハ１回のマスクを用いたフォトエツチングと
イオンエツチングを行なうことで形成できるので、従来
の製造方法に比ベエッチング工程数が少なくなシ、この
結果製造方法が容易となシ、コストダウンが可能となる
長所を備える。また、この実施例によれば、エピタキシ
ャル成長を用いないことから、更に製造が容易となシ、
コストダウンが可能となる。また、この実施例による製
造方法を使用し、製造し九Ｂｌ −ＣＭＯＳ半導体装置
に於いては前記バイポーラトランジスタＴ、の下方に前
泗 記第２導電型高濃度不純物理込拡散領へを形成できるの
で、寄生抵抗値が減少し、耐ラフチアツブ性が向上する
。
、２１０ ハ１回のマスクを用いたフォトエツチングと
イオンエツチングを行なうことで形成できるので、従来
の製造方法に比ベエッチング工程数が少なくなシ、この
結果製造方法が容易となシ、コストダウンが可能となる
長所を備える。また、この実施例によれば、エピタキシ
ャル成長を用いないことから、更に製造が容易となシ、
コストダウンが可能となる。また、この実施例による製
造方法を使用し、製造し九Ｂｌ −ＣＭＯＳ半導体装置
に於いては前記バイポーラトランジスタＴ、の下方に前
泗 記第２導電型高濃度不純物理込拡散領へを形成できるの
で、寄生抵抗値が減少し、耐ラフチアツブ性が向上する
。
尚、本発明は上述の実施例に於いて、ＰとＮを逆に設定
しても、本実施例と同様の効果がある。
しても、本実施例と同様の効果がある。
また、本発明をＢｌ−ＣＭＯＳ半導体装置以外にもツウ
インウェルを有するＣＭＯＳ半導体装置に適用しても、
本実施例と同様の効果がある。
インウェルを有するＣＭＯＳ半導体装置に適用しても、
本実施例と同様の効果がある。
〔発明の効果〕
本発明は以上説明したように、加速電圧の大きく異なる
イオン注入を行なうことで、従来の半導体製造方法よシ
もフォトエツチングの回数を減らすことが可能となるの
で、工程の煩雑さが減少し、製造コストのダウンが可能
となる。
イオン注入を行なうことで、従来の半導体製造方法よシ
もフォトエツチングの回数を減らすことが可能となるの
で、工程の煩雑さが減少し、製造コストのダウンが可能
となる。
第１図（１）〜（９）は本発明の一実施例なあるＢｉ
−ＣＭＯＳ半導体装置製造方法を示すための製造工程図
であシ、第２図（１）〜α樽は従来のＢｉ −ＣＭＯＳ
半導体装置製造方法の一例を示す前記半導体装置の製造
工程図である。 １９・・・第１導電型イオン濃度ピーク。 Ｚ・・・第２導電型イオン濃度ピーク。 訂・・・第１バツフアー。 ３９・・・第２バツフアー。 ４１・・・レジスト。 ４３・・・ブロック層。 ■・・・第２導電型高濃度不純物理込拡散領域。 １５０・・・第１導電型ウエル。 ２１０・・・第２導電型ウエル。 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 第１図 丁１Ｔ２ Ｔ３ ’Ｔ４（ｑ） 第１図 （３ン ＠２図 （６ン （７ン 第２１ 第２図 第２図 ＴＩ Ｔ２ Ｔ３第２図
−ＣＭＯＳ半導体装置製造方法を示すための製造工程図
であシ、第２図（１）〜α樽は従来のＢｉ −ＣＭＯＳ
半導体装置製造方法の一例を示す前記半導体装置の製造
工程図である。 １９・・・第１導電型イオン濃度ピーク。 Ｚ・・・第２導電型イオン濃度ピーク。 訂・・・第１バツフアー。 ３９・・・第２バツフアー。 ４１・・・レジスト。 ４３・・・ブロック層。 ■・・・第２導電型高濃度不純物理込拡散領域。 １５０・・・第１導電型ウエル。 ２１０・・・第２導電型ウエル。 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 第１図 丁１Ｔ２ Ｔ３ ’Ｔ４（ｑ） 第１図 （３ン ＠２図 （６ン （７ン 第２１ 第２図 第２図 ＴＩ Ｔ２ Ｔ３第２図
Claims (8)
- （１）第１導電型の半導体基板上にバッファーを形成す
る工程と、 前記バッファー上にレジストを形成する工程と、 前記バッファー及びレジストのうち、第２導電型高濃度
不純物理込拡散予定領域に対応する部分を除去し、前記
第２導電型高濃度不純物拡散予定領域に対応する部分以
外の前記バッファー及びレジストをブロック層として残
す工程と、前記ブロック層の存在部分においては、前記
ブロック層を貫通して、前記半導体基板表面近傍に第２
導電型イオン濃度ピークが存在し、且つ前記除去された
部分においては、前記半導体基板表面近傍より半導体基
板内の深い部分に前記第２導電型イオン濃度ピークが存
在するように、第２導電型イオンを注入する工程と、 前記ブロック層の存在部分では、前記ブロック層表面近
傍に第１導電量イオン濃度ピークが存在し、且つ前記ブ
ロック層の非存在部分では前記半導体基板表面近傍に前
記第１導電型イオン濃度ピークが存在するように第１導
電量イオンを注入する工程と、 前記ブロック層を除去する工程と、 前記半導体基板を加熱する工程と、 を備えたことを特徴とする半導体装置の製造方法。 - （２）加速電圧を調整することによって、前記第１及び
第２導電量イオンを前記ブロック層及び前記半導体基板
に注入することを特徴とする特許請求の範囲第１項記載
の半導体装置の製造方法。 - （３）前記半導体基板表面近傍に存在する前記第２導電
型イオン濃度ピークの前記半導体基板表面からの深さ距
離と前記半導体基板表面近傍に存在する前記第１導電型
イオン濃度ピークの前記半導体基板表面からの深さ距離
がほぼ同一であることを特徴とする特許請求の範囲第１
項記載の半導体装置の製造方法。 - （４）前記ブロック層がシリコン酸化膜及び窒化シリコ
ン膜から成るバッファーと、有機化合物から成るレジス
トとから構成されることを特徴とする特許請求の範囲第
１項記載の半導体装置の製造方法。 - （５）前記半導体装置がＢｉ−ＣＭＯＳ半導体装置であ
ることを特徴とする特許請求の範囲第１項記載の半導体
装置の製造方法。 - （６）前記半導体基板を加熱することによって、前記第
２導電型高濃度不純物理込拡散予定領域に第２導電型高
濃度不純物理込拡散領域を形成し、前記半導体基板内の
前記第１導電型イオン濃度ピーク付近に第１導電型ウェ
ルを形成し、前記半導体基板内の前記第２導電型イオン
濃度ピーク付近に第２導電型ウェルを形成する工程を有
することを特徴とする特許請求の範囲第１項記載の半導
体装置の製造方法。 - （７）前記第２導電塵イオンを注入する工程の後に前記
第１導電型イオンを注入する工程を有することを特徴と
する特許請求の範囲第１項記載の半導体装置の製造方法
。 - （８）前記半導体装置中にバイポーラトランジスタが存
在し、且つ前記バイポーラトランジスタ中に前記第２導
電型高濃度不純物理込拡散領域が存在することを特徴と
する特許請求の範囲第１項記載の半導体装置の製造方法
。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62318649A JPH01161752A (ja) | 1987-12-18 | 1987-12-18 | 半導体装置製造方法 |
| US07/282,138 US4931406A (en) | 1987-12-18 | 1988-12-09 | Method for manufacturing semiconductor devices having twin wells |
| EP88121131A EP0320977A3 (en) | 1987-12-18 | 1988-12-16 | Method for manufacturing semiconductor devices having twin wells |
| KR1019880016872A KR910009034B1 (ko) | 1987-12-18 | 1988-12-17 | 반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62318649A JPH01161752A (ja) | 1987-12-18 | 1987-12-18 | 半導体装置製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01161752A true JPH01161752A (ja) | 1989-06-26 |
Family
ID=18101490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62318649A Pending JPH01161752A (ja) | 1987-12-18 | 1987-12-18 | 半導体装置製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4931406A (ja) |
| EP (1) | EP0320977A3 (ja) |
| JP (1) | JPH01161752A (ja) |
| KR (1) | KR910009034B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6297113B1 (en) | 1998-04-03 | 2001-10-02 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device, and a semiconductor device manufactured thereby |
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| KR940009997B1 (ko) * | 1991-05-03 | 1994-10-19 | 현대전자산업 주식회사 | Cmos의 단차없는 두개의 웰 제조방법 |
| US5252501A (en) * | 1991-12-30 | 1993-10-12 | Texas Instruments Incorporated | Self-aligned single-mask CMOS/BiCMOS twin-well formation with flat surface topography |
| US5242841A (en) * | 1992-03-25 | 1993-09-07 | Texas Instruments Incorporated | Method of making LDMOS transistor with self-aligned source/backgate and photo-aligned gate |
| US5369043A (en) * | 1992-12-25 | 1994-11-29 | Nippon Telegraph And Telephone Corporation | Semiconductor circuit device and method for production thereof |
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| KR100189739B1 (ko) * | 1996-05-02 | 1999-06-01 | 구본준 | 반도체 기판에 삼중웰을 형성하는 방법 |
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Citations (1)
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| JPH0797606B2 (ja) * | 1986-10-22 | 1995-10-18 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
-
1987
- 1987-12-18 JP JP62318649A patent/JPH01161752A/ja active Pending
-
1988
- 1988-12-09 US US07/282,138 patent/US4931406A/en not_active Expired - Fee Related
- 1988-12-16 EP EP88121131A patent/EP0320977A3/en not_active Withdrawn
- 1988-12-17 KR KR1019880016872A patent/KR910009034B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61242064A (ja) * | 1985-04-19 | 1986-10-28 | Toshiba Corp | 相補型半導体装置の製造方法 |
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0320977A3 (en) | 1990-02-14 |
| US4931406A (en) | 1990-06-05 |
| EP0320977A2 (en) | 1989-06-21 |
| KR890011097A (ko) | 1989-08-12 |
| KR910009034B1 (ko) | 1991-10-28 |
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