JPH01152497A - 画像表示装置 - Google Patents
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- JPH01152497A JPH01152497A JP62312802A JP31280287A JPH01152497A JP H01152497 A JPH01152497 A JP H01152497A JP 62312802 A JP62312802 A JP 62312802A JP 31280287 A JP31280287 A JP 31280287A JP H01152497 A JPH01152497 A JP H01152497A
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 3
- 230000004044 response Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
-
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/08—Details of timing specific for flat panels, other than clock recovery
-
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- G09G2340/00—Aspects of display data processing
- G09G2340/04—Changes in size, position or resolution of an image
- G09G2340/0407—Resolution change, inclusive of the use of different resolutions for different screen areas
- G09G2340/0414—Vertical resolution change
-
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
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- G09G2340/04—Changes in size, position or resolution of an image
- G09G2340/0407—Resolution change, inclusive of the use of different resolutions for different screen areas
- G09G2340/0421—Horizontal resolution change
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/2092—Details of a display terminals using a flat panel, the details relating to the control arrangement of the display terminal and to the interfaces thereto
- G09G3/2096—Details of the interface to the display terminal specific for a flat panel
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- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Transforming Electric Information Into Light Information (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は表示画面の解像度が固定されている画像表示装
置、特に液晶表示パネルあるいはプラズマ表示パネル等
を用いた画像表示装置に関する。
置、特に液晶表示パネルあるいはプラズマ表示パネル等
を用いた画像表示装置に関する。
近年、液晶表示パネルあるいはプラズマ表示パネル等の
表示パネルにおいて技術革新、低価格化が進ミ、パーソ
ナルコンピュータにおいてもこれらの表示パネルを用い
た可搬型のものが普及してきている。
表示パネルにおいて技術革新、低価格化が進ミ、パーソ
ナルコンピュータにおいてもこれらの表示パネルを用い
た可搬型のものが普及してきている。
従来パーソナルコンピュータに対応するソフトウェアは
過去開発されたものを含めて多数流通しているが、表示
媒体の技術進歩に伴い、一般に以前に開発されたソフト
ウェアに対応する表示画面の解像度は、新しく開発され
たソフトウェアに対応する表示画面のそれに比べ低い。
過去開発されたものを含めて多数流通しているが、表示
媒体の技術進歩に伴い、一般に以前に開発されたソフト
ウェアに対応する表示画面の解像度は、新しく開発され
たソフトウェアに対応する表示画面のそれに比べ低い。
したがって、−台のパーソナルコンピュータにおいて利
用されるソフトウェアに対応する表示画面の解像度は複
数存在することになる。ところで表示パネルは通常表示
画面の解像度は固定であシ、この表示パネルを用いて表
示パネルの解像度よフ低い表示画面をもつソフトウェア
を動作させた場合表示画面は表示パネルの画面サイズよ
勺小さくなる。例えば、６４０ドツト×４８０ドツト（
縦×横）の解像度をもつ表示パネルを用いて、６４０ド
ツ） Ｘ ２００ドツトの画面を表示した場合、第２図
に示すように表示画面は全体の−と半分以下にな勺、全
体の７４は非表示部分である。このため表示画面は小さ
くなシ見にくく高解像度の表示パネルを用いた特徴が生
かされてこない。
用されるソフトウェアに対応する表示画面の解像度は複
数存在することになる。ところで表示パネルは通常表示
画面の解像度は固定であシ、この表示パネルを用いて表
示パネルの解像度よフ低い表示画面をもつソフトウェア
を動作させた場合表示画面は表示パネルの画面サイズよ
勺小さくなる。例えば、６４０ドツト×４８０ドツト（
縦×横）の解像度をもつ表示パネルを用いて、６４０ド
ツ） Ｘ ２００ドツトの画面を表示した場合、第２図
に示すように表示画面は全体の−と半分以下にな勺、全
体の７４は非表示部分である。このため表示画面は小さ
くなシ見にくく高解像度の表示パネルを用いた特徴が生
かされてこない。
本発明は上記のような問題点を解決するためになされた
もので、表示画像の解像度が固定された表示パネル上に
表示パネルの解像度よりも低い解像度をもった画面を表
示する場合でも、表示パネルの画面−杯に表示し見易い
画面を出すことができる画像表示装置を提供することを
目的とする。
もので、表示画像の解像度が固定された表示パネル上に
表示パネルの解像度よりも低い解像度をもった画面を表
示する場合でも、表示パネルの画面−杯に表示し見易い
画面を出すことができる画像表示装置を提供することを
目的とする。
本発明に係る画像表示装置は、プログラマブルカウンタ
にカウンタを付加しこのカウンタの出力によシ、プログ
ラマブルカウンタのカウントアツプを制御したことにあ
る。
にカウンタを付加しこのカウンタの出力によシ、プログ
ラマブルカウンタのカウントアツプを制御したことにあ
る。
表示パネルの解像度よシ低い表示画面を画面−杯に表示
するようにしたものである。
するようにしたものである。
第１図は、本発明の一実施例である画像表示装置を示す
ブロック構成図である。同図において（１）は入力源回
路であシ、マイクロプロセッサ等で構成され、リフレッ
シコメモリ（４）へ画素データを入力するものである。
ブロック構成図である。同図において（１）は入力源回
路であシ、マイクロプロセッサ等で構成され、リフレッ
シコメモリ（４）へ画素データを入力するものである。
（２）はメモリアドレス発生回路であ多、表示画面の同
期信号発生回路（５）及び表示タイミング発生回路（６
）よ多信号を受け、表示すべき画素データが保存される
リフレッシュメモリ（４）のアドレスを出力する。アド
レスセレクタ（３）は、リフレッシュメモリ（４）の画
素データを入力源回路（１）カ読み書きする場合には入
力源回路のアドレスを選択し、表示のためにリフレッシ
ュメモリの画素データを読み出す場合にはメモリアドレ
ス発生回路（２）の出力を選択する。リフレッシュメモ
リ（４）からメモリアドレス発生回路（２）の出力アド
レスにより読み出された画素データはビデオ回路（７）
に入力され、同期信号に同期させて、表示バネ１ｖ（８
）の入力形式に合った信号に変換され出力される。
期信号発生回路（５）及び表示タイミング発生回路（６
）よ多信号を受け、表示すべき画素データが保存される
リフレッシュメモリ（４）のアドレスを出力する。アド
レスセレクタ（３）は、リフレッシュメモリ（４）の画
素データを入力源回路（１）カ読み書きする場合には入
力源回路のアドレスを選択し、表示のためにリフレッシ
ュメモリの画素データを読み出す場合にはメモリアドレ
ス発生回路（２）の出力を選択する。リフレッシュメモ
リ（４）からメモリアドレス発生回路（２）の出力アド
レスにより読み出された画素データはビデオ回路（７）
に入力され、同期信号に同期させて、表示バネ１ｖ（８
）の入力形式に合った信号に変換され出力される。
第８図は、第１図におけるメモリアドレス発生回路（２
）の一実施例である。同図において、（ホ）はプログラ
マブルライン・カウンタで、入力に水平同期信号パルス
が印加されるごとにカウント・アップする。プログラマ
ブルラインカウンタ（１）の出力（１０２）はアドレス
変換回路（財）に入力され、リフレッシュメモリのアド
レスに変換され信号（１０８）ｌ！：Ｌて出力される。
）の一実施例である。同図において、（ホ）はプログラ
マブルライン・カウンタで、入力に水平同期信号パルス
が印加されるごとにカウント・アップする。プログラマ
ブルラインカウンタ（１）の出力（１０２）はアドレス
変換回路（財）に入力され、リフレッシュメモリのアド
レスに変換され信号（１０８）ｌ！：Ｌて出力される。
一方、水平同期信号（１０１）は、Ｍ進カウンタ（イ）
及びＮ進カウンタ（財）にクロックとして入力される。
及びＮ進カウンタ（財）にクロックとして入力される。
Ｍ進カウンタ（財）及びＮ進カウンタに）の出力（１０
４）、（１０５）は出力制御回路（ハ）に入力される。
４）、（１０５）は出力制御回路（ハ）に入力される。
出力制御回路（ハ）の出力（１０６）はアンド回路（ハ
）の一方の入力となり、すなわち出力制御回路（ハ）の
出力が”Ｌｏｗ”（Ｌ）レベルの間はプログラマブルラ
インカウンタ（１）への水平同期信号の入力は禁止され
る。
）の一方の入力となり、すなわち出力制御回路（ハ）の
出力が”Ｌｏｗ”（Ｌ）レベルの間はプログラマブルラ
インカウンタ（１）への水平同期信号の入力は禁止され
る。
第４図は、第８図における出力制御回路（ハ）の一実施
例である。同図において、（１）はアンド回路−及び（
７）の出力（１１４）、（１１５）が２人力となるアン
ド回路であフ、この出力はＤ型フリップフロップ（ロ）
のＤ入力となる。Ｄ型フリップ７０ッグ（ロ）のクロッ
クは水平同期信号パルス（１０１）が入力され、その立
ち下シに同期して入力（］、０７ ）は出力（１ｏ８）
へ伝達される。（２）はＤ型フリップフロップ（財）の
出力（１０８） 、 Ｍ進カウンタ（イ）の出力（１ｏ
４） 、及びＮ進カウンタ（至）の出力（１０５）が入
力となる入力ノア回路であり、出力はアンド回路の一方
の入力（１０６）である。すなわち、ノア回路に）の８
人力（１０４） 。
例である。同図において、（１）はアンド回路−及び（
７）の出力（１１４）、（１１５）が２人力となるアン
ド回路であフ、この出力はＤ型フリップフロップ（ロ）
のＤ入力となる。Ｄ型フリップ７０ッグ（ロ）のクロッ
クは水平同期信号パルス（１０１）が入力され、その立
ち下シに同期して入力（］、０７ ）は出力（１ｏ８）
へ伝達される。（２）はＤ型フリップフロップ（財）の
出力（１０８） 、 Ｍ進カウンタ（イ）の出力（１ｏ
４） 、及びＮ進カウンタ（至）の出力（１０５）が入
力となる入力ノア回路であり、出力はアンド回路の一方
の入力（１０６）である。すなわち、ノア回路に）の８
人力（１０４） 。
（１０５） 、 （１０８）のうち少なくとも１人力が
”Ｈｉｇｈ”（Ｈ）レベルであれば、出力（１０６）ハ
Ｌレヘμニナリラスタカウンタ（１）へはクロックとし
て水平同期信号パルスが供給されない。また、アンド回
路−及び（１）の出力（１１４）及び（１１５）は、そ
れぞれ入力（１２４）及び（１２５）によって制御され
、これらの入力がＨレベルの場合のみ、それぞれＭ進カ
ウンタ（イ）及びＮ進カウンタ（２）の出力（１０４）
及び（１０５）がアンド回路−及び（７）の出力（１１
４）及び（１１５）へ伝達される。
”Ｈｉｇｈ”（Ｈ）レベルであれば、出力（１０６）ハ
Ｌレヘμニナリラスタカウンタ（１）へはクロックとし
て水平同期信号パルスが供給されない。また、アンド回
路−及び（１）の出力（１１４）及び（１１５）は、そ
れぞれ入力（１２４）及び（１２５）によって制御され
、これらの入力がＨレベルの場合のみ、それぞれＭ進カ
ウンタ（イ）及びＮ進カウンタ（２）の出力（１０４）
及び（１０５）がアンド回路−及び（７）の出力（１１
４）及び（１１５）へ伝達される。
第５図は、第１図、第８図、第４図に示された本発明の
一実施例の動作説明を行なうためのタイミング・チャー
トである。ただし同図においてはＭ進カウンタ及びＮ進
カウンタは各々８進カウンタ及び６進カウンタとなって
いる。
一実施例の動作説明を行なうためのタイミング・チャー
トである。ただし同図においてはＭ進カウンタ及びＮ進
カウンタは各々８進カウンタ及び６進カウンタとなって
いる。
第５図（１）は垂直４００ラインの画面に垂直８５０の
ラインの画面データを４００フインに拡大して表示する
場合のタイミング・チャートである。この場合、プログ
ラマブルラインカウンタ（１）は４０進にセットされて
いる。また、入力（１２５）がＬレベルであるため、Ｎ
（−６）進カウンタ（至）の出力（１０５）はアンド回
路曽の出力（１１５）に伝達されず常にＬレベルになる
。さらに出力（１１５）は常にＬレベルであるためアン
ド回路（ホ）の出力（１０７）も常にＬレベルになりＤ
型フリップフロップ回路に）の出力（１０８）モ常にＬ
レベルになる。一方入力（１２４）ハＨレヘルであるた
め、Ｍ（−８）通力、ウンタ（イ）の出力（１０４）は
アンド回路−の出力（１１４）に伝達される。したがっ
てノア回路に）の出力（１０６）は、出力（１１４）の
極性を反転した信号となる。すなわち、出力（１０６）
は水平同期信号パルス（１０１）を８個カウントするご
とにｌクロックの間Ｌレベルになル、その他の間はＨレ
ベルである。したがってアンド回路に）の出力（１００
）は、水平同期信号パルス（１００）に比べて８パルス
ごとに１パルヌ抜けた信号となシ、プログラマブルライ
ンカウンタ（ホ）のカウンタ値は、パルスが抜けた期間
は２パルスにわたって同じ値にな力進士ない。プログラ
マブルラインカウンタ（ホ）の出力（１０２）はアドレ
ス変換回路（ハ）に入力され、アドレス変換回路（財）
の出力（１０８）がリフレッシュメモリ（４）のアドレ
スを制御する。したがって、入力（１００）で水平同期
パルスが抜けている区間では２バルヌの区間にわたって
リフレッシュメモリ（４）内の同じ表示ラインの画素デ
ータを読み出し表示することになる。すなわち、＠５図
（１）の場合であれば、表示画面の第８表示ラインと第
９表示ラインは両方とも第８表示ラインの画素データが
表示される。したがって表示フィン４０本に対し表示さ
れる画素データは８５本分であシ、垂直４００ラインの
画面に対し、８５０ライン分の画素データだけで４００
ラインの表示がされる。
ラインの画面データを４００フインに拡大して表示する
場合のタイミング・チャートである。この場合、プログ
ラマブルラインカウンタ（１）は４０進にセットされて
いる。また、入力（１２５）がＬレベルであるため、Ｎ
（−６）進カウンタ（至）の出力（１０５）はアンド回
路曽の出力（１１５）に伝達されず常にＬレベルになる
。さらに出力（１１５）は常にＬレベルであるためアン
ド回路（ホ）の出力（１０７）も常にＬレベルになりＤ
型フリップフロップ回路に）の出力（１０８）モ常にＬ
レベルになる。一方入力（１２４）ハＨレヘルであるた
め、Ｍ（−８）通力、ウンタ（イ）の出力（１０４）は
アンド回路−の出力（１１４）に伝達される。したがっ
てノア回路に）の出力（１０６）は、出力（１１４）の
極性を反転した信号となる。すなわち、出力（１０６）
は水平同期信号パルス（１０１）を８個カウントするご
とにｌクロックの間Ｌレベルになル、その他の間はＨレ
ベルである。したがってアンド回路に）の出力（１００
）は、水平同期信号パルス（１００）に比べて８パルス
ごとに１パルヌ抜けた信号となシ、プログラマブルライ
ンカウンタ（ホ）のカウンタ値は、パルスが抜けた期間
は２パルスにわたって同じ値にな力進士ない。プログラ
マブルラインカウンタ（ホ）の出力（１０２）はアドレ
ス変換回路（ハ）に入力され、アドレス変換回路（財）
の出力（１０８）がリフレッシュメモリ（４）のアドレ
スを制御する。したがって、入力（１００）で水平同期
パルスが抜けている区間では２バルヌの区間にわたって
リフレッシュメモリ（４）内の同じ表示ラインの画素デ
ータを読み出し表示することになる。すなわち、＠５図
（１）の場合であれば、表示画面の第８表示ラインと第
９表示ラインは両方とも第８表示ラインの画素データが
表示される。したがって表示フィン４０本に対し表示さ
れる画素データは８５本分であシ、垂直４００ラインの
画面に対し、８５０ライン分の画素データだけで４００
ラインの表示がされる。
＠５図（２）は垂直４８０ラインの画面に垂直４００の
ラインの画面データを４８０ラインに拡大して表示する
場合のタイミング・チャートである。この場合、プログ
ラマブルフィンカウンタ（ホ）は４８進にセットされて
いる。また、入力（１２４）がＬレベルであるため、Ｍ
（−ｇ）進カウンタ（イ）の出力（１０４）はアンド回
路翰の出力（１１４）に伝達されず常にＬレベルになる
。さらに出力（１１４）は常にＬレベルであるためアン
ド回路に）の出力（１０７）も常にＬレベルになシＤ型
フリップフロップ回路に）の出力（ｉｏｓ）も常にＬレ
ベルになる。一方入力（１２５）はＨレベルであるため
、Ｎ（−６）進カウンタ（２）の出力（１ｏ）はアンド
回路（至）の出力（１１５）に伝達される。したがって
ノア回路Ｚの出力（１０６）は、出力（１１５）の極性
を反転した信号となる。すなわち、出力（ｌｏｇ）は水
平同期信号パルス（１０１）を６個カウントするととｔ
ｉ １クロツクの間Ｌレベルになシ、その他の間はＨレ
ベルである。したがってアンド回路（ハ）の出力（１０
０）は、水平同期信号パルス（１００）に比べて６パル
ヌごとに１パルヌ抜けた信号となシ、プログラマブルラ
インカウンタに）のカウンタ値は、パルスが抜けた期間
は２パルスにわたって同じ値になフ進まない。プログラ
マブルラインカウンタ（１）の出力（１０２）はアドレ
ス変換回路に）に入力され、アドレス変換回路に）の出
力（１０８）がリフレッシュメモリ（４）のアドレスを
制御する。したがって、入力（１００）で水平同期パル
スが抜けている区間では２パルスの区間にわたってリフ
レッシュメ％ リ（４）内の同じ表示ラインの画素デー
タを読み出し表示することになる。すなわち第５図（２
）の場合であれば、表示画面の第６表示ラインと第７表
示ラインは両方とも第６表示フィンの画素データが表示
される。したがって表示ライン４８本に対し表示される
画素データは４０本分であシ、垂直４８０ノラインの画
面に対し、４００フイン分の画素データだけで４００ラ
インの表示がされる。
ラインの画面データを４８０ラインに拡大して表示する
場合のタイミング・チャートである。この場合、プログ
ラマブルフィンカウンタ（ホ）は４８進にセットされて
いる。また、入力（１２４）がＬレベルであるため、Ｍ
（−ｇ）進カウンタ（イ）の出力（１０４）はアンド回
路翰の出力（１１４）に伝達されず常にＬレベルになる
。さらに出力（１１４）は常にＬレベルであるためアン
ド回路に）の出力（１０７）も常にＬレベルになシＤ型
フリップフロップ回路に）の出力（ｉｏｓ）も常にＬレ
ベルになる。一方入力（１２５）はＨレベルであるため
、Ｎ（−６）進カウンタ（２）の出力（１ｏ）はアンド
回路（至）の出力（１１５）に伝達される。したがって
ノア回路Ｚの出力（１０６）は、出力（１１５）の極性
を反転した信号となる。すなわち、出力（ｌｏｇ）は水
平同期信号パルス（１０１）を６個カウントするととｔ
ｉ １クロツクの間Ｌレベルになシ、その他の間はＨレ
ベルである。したがってアンド回路（ハ）の出力（１０
０）は、水平同期信号パルス（１００）に比べて６パル
ヌごとに１パルヌ抜けた信号となシ、プログラマブルラ
インカウンタに）のカウンタ値は、パルスが抜けた期間
は２パルスにわたって同じ値になフ進まない。プログラ
マブルラインカウンタ（１）の出力（１０２）はアドレ
ス変換回路に）に入力され、アドレス変換回路に）の出
力（１０８）がリフレッシュメモリ（４）のアドレスを
制御する。したがって、入力（１００）で水平同期パル
スが抜けている区間では２パルスの区間にわたってリフ
レッシュメ％ リ（４）内の同じ表示ラインの画素デー
タを読み出し表示することになる。すなわち第５図（２
）の場合であれば、表示画面の第６表示ラインと第７表
示ラインは両方とも第６表示フィンの画素データが表示
される。したがって表示ライン４８本に対し表示される
画素データは４０本分であシ、垂直４８０ノラインの画
面に対し、４００フイン分の画素データだけで４００ラ
インの表示がされる。
第５図（３）は垂直４８０ラインの画面に対し垂直３５
０フインの画面データを４８０ラインに拡大して表示す
る場合のタイミング・チャートである。この場合、プロ
グラマブルラインカウンタ（ホ）は４８進にセットされ
ている。入力（１２４）及び（１２５）は六にＨレベル
にセットされているため、Ｍ（＝８）Ｊカウンタに）の
出力（１０４）及びＮ（＝６）進カウンタ（２）の出力
（１０５）はそれぞれアンド回路−及びに）の出力（１
１４）並びに（１１５）に伝達される。一方、出力（１
１４）及び（１１，５）は、水平同期信号パルスが雲個
入力されるごとに１パルヌの区間同時にＨレベルになる
ため、アンド回路（ホ）の出力（１０７）も同様の出力
となる。したがってＤ型フリップフロップ回路に）の出
力（１０８）には、入力（１０７）に比べて１クロツク
遅れた信号が出力される。ノア回路（２）の出力（１０
６）には入力（１０８）、（１１４）及び（１１５）を
合成した信号が出力される。以上よシ第５図（３）に示
すように、水平同期信号パルスが４８個入力される間す
なわち垂直４８ライン分の表示される間、プログラマブ
ルラインカウンタ（ホ）のカウンタ値は８６進すること
にな勺、リフレッシュメモリ（４）から読み出される画
素データは８５ライン分である。したがって垂直４８０
ラインの画面を表示するためには８５０フイン分の画素
ゲータですませることができる０この場合８５０ライン
を４８０フインに拡大するた・めの専用のカウンタは必
要な（，８５０ラインを４００ラインに拡大するための
８進カウンタと４００ラインを４８０ラインに拡大する
ための６進カウンタを組み合せて第４図に示した実施例
のように簡単な出力制御回路を付加することによシ実現
している。
０フインの画面データを４８０ラインに拡大して表示す
る場合のタイミング・チャートである。この場合、プロ
グラマブルラインカウンタ（ホ）は４８進にセットされ
ている。入力（１２４）及び（１２５）は六にＨレベル
にセットされているため、Ｍ（＝８）Ｊカウンタに）の
出力（１０４）及びＮ（＝６）進カウンタ（２）の出力
（１０５）はそれぞれアンド回路−及びに）の出力（１
１４）並びに（１１５）に伝達される。一方、出力（１
１４）及び（１１，５）は、水平同期信号パルスが雲個
入力されるごとに１パルヌの区間同時にＨレベルになる
ため、アンド回路（ホ）の出力（１０７）も同様の出力
となる。したがってＤ型フリップフロップ回路に）の出
力（１０８）には、入力（１０７）に比べて１クロツク
遅れた信号が出力される。ノア回路（２）の出力（１０
６）には入力（１０８）、（１１４）及び（１１５）を
合成した信号が出力される。以上よシ第５図（３）に示
すように、水平同期信号パルスが４８個入力される間す
なわち垂直４８ライン分の表示される間、プログラマブ
ルラインカウンタ（ホ）のカウンタ値は８６進すること
にな勺、リフレッシュメモリ（４）から読み出される画
素データは８５ライン分である。したがって垂直４８０
ラインの画面を表示するためには８５０フイン分の画素
ゲータですませることができる０この場合８５０ライン
を４８０フインに拡大するた・めの専用のカウンタは必
要な（，８５０ラインを４００ラインに拡大するための
８進カウンタと４００ラインを４８０ラインに拡大する
ための６進カウンタを組み合せて第４図に示した実施例
のように簡単な出力制御回路を付加することによシ実現
している。
なお、第６図に補足的に表示ラインと表示される画素デ
ータのライン番号の関係を示す。
ータのライン番号の関係を示す。
以上のように、本発明の画像表示装置では、プログラマ
ブルカウンタに別途カウンタを付加し亀このカウンタが
水平同期信号パルスをカウントすることによシその出力
を周期的に変化させ、このカウンタの出力によ勺、プロ
グラマブルカウンタに入力される水平同期信号パルスを
間引き、入力が間引かれた区間においてはリフレッシュ
メモリから同一ラインの画素データを２回以上読み出し
表示することによル、画面の解像度が固定さｎた表示パ
ネル上に画面の解像度よシ低い解像度をもつ画面を拡大
して表示することを可能にした。
ブルカウンタに別途カウンタを付加し亀このカウンタが
水平同期信号パルスをカウントすることによシその出力
を周期的に変化させ、このカウンタの出力によ勺、プロ
グラマブルカウンタに入力される水平同期信号パルスを
間引き、入力が間引かれた区間においてはリフレッシュ
メモリから同一ラインの画素データを２回以上読み出し
表示することによル、画面の解像度が固定さｎた表示パ
ネル上に画面の解像度よシ低い解像度をもつ画面を拡大
して表示することを可能にした。
第１図は本発明の一実施例のシステム・ブロック図、第
２図は従来のシステムに対応する表示画面例を示す正面
図、第８図は本発明によるアドレス制御回路の一実施例
を示すブロック図、第４図は本発明による出力制御回路
の一実施例を示すブロック図、第５図は本発明による一
実施例を説明するためのタイミングチャート図、第６図
は表示ライン番号と、表示される画素データのライン番
号の関係図である。 １：入力源回路、２：メモリアドレス発生回路、３：ア
ドレスセレクタ、４：リフレッシュメモリ、５：同期信
号発生回路、６：表示タイミング発生回路、７：ビデオ
回路、８：表示パネル、２０：プログラマブルラインカ
ウンタ、２１ニアドレス変換回路、２２：Ｍ４カウンタ
、２３：Ｎ進カウンタ、ス：出力制御回路、２５．２６
：２人力ＡＮＤ回路、η：Ｄ型フリップフロップ回路、
２８：８人力ＮＯＲ回路、１０１ ：水平同期信号、１
０２：プログラマブルラインカウンタ加の出力、１０８
：メモリアドレス出力、１０４：Ｍ進カウンタ汐の出
力、１０５ ： Ｎ進カウンタβの出力・ １０６：出
力制御回路ツの出力、１０７：Ｄ型フリップフロップ〃
の出力。
２図は従来のシステムに対応する表示画面例を示す正面
図、第８図は本発明によるアドレス制御回路の一実施例
を示すブロック図、第４図は本発明による出力制御回路
の一実施例を示すブロック図、第５図は本発明による一
実施例を説明するためのタイミングチャート図、第６図
は表示ライン番号と、表示される画素データのライン番
号の関係図である。 １：入力源回路、２：メモリアドレス発生回路、３：ア
ドレスセレクタ、４：リフレッシュメモリ、５：同期信
号発生回路、６：表示タイミング発生回路、７：ビデオ
回路、８：表示パネル、２０：プログラマブルラインカ
ウンタ、２１ニアドレス変換回路、２２：Ｍ４カウンタ
、２３：Ｎ進カウンタ、ス：出力制御回路、２５．２６
：２人力ＡＮＤ回路、η：Ｄ型フリップフロップ回路、
２８：８人力ＮＯＲ回路、１０１ ：水平同期信号、１
０２：プログラマブルラインカウンタ加の出力、１０８
：メモリアドレス出力、１０４：Ｍ進カウンタ汐の出
力、１０５ ： Ｎ進カウンタβの出力・ １０６：出
力制御回路ツの出力、１０７：Ｄ型フリップフロップ〃
の出力。
Claims (3)
- （１）表示画面の同期信号発生回路、表示タイミング発
生回路、表示画面の画素データを保存するリフレッシュ
メモリ、このリフレッシュメモリのアドレス発生回路、
前記リフレッシュメモリから、表示画面ラスタに対応し
て読み出された画素データを映像信号に変換するビデオ
回路、このビデオ回路の出力を受けて、画面を表示する
表示媒体を含む画像表示装置において、前記アドレス発
生回路が、少なくとも、表示画面の水平同期信号を入力
クロックとするプログラマブルカウンタ、このプログラ
マブルカウンタの出力が入力され、表示位置に対応した
画素データが保存されているリフレッシュメモリのアド
レスを発生するアドレス変換回路、前記水平同期信号を
入力クロックとする少なくても１つのカウンタ、このカ
ウンタの出力が入力されて、前記プログラマブルカウン
タに水平同期信号の入力クロックの数をカウントアップ
することを禁止する禁止信号を出力する出力制御回路か
ら構成されることを特徴とする画像表示装置。 - （２）アドレス発生回路が、少なくとも水平同期信号を
入力クロックとするプログラマブルカウンタ、このカウ
ンタの出力によつてリフレッシュメモリのアドレスを発
生するアドレス変換回路、前記水平同期信号を入力クロ
ックとするＭ進カウンタ（Ｍは整数）、前記プログラマ
ブルカウンタにカウントアップ禁止信号を出力する出力
制御回路から構成されることを特徴とする特許請求の範
囲第１項記載の画像表示装置。 - （３）アドレス発生回路が、少なくとも水平同期信号を
入力クロックとするプログラマブルカウンタ、このプロ
グラマブルカウンタの出力によつて、リフレッシュメモ
リのアドレスを発生するアドレス変換回路、水平同期信
号を入力クロックとするＭ進カウンタおよび、Ｎ進カウ
ンタ（Ｍ、Ｎは整数）、前記Ｍ進カウンタおよび、前記
Ｎ進カウンタの出力によつて、前記プログラマブルカウ
ンタに、カウントアップ禁止信号を出力する出力制御回
路から構成され、前記Ｍ進カウンタの指示値と、前記Ｎ
進カウンタの指示値とが、あらかじめ指定されたそれぞ
れの数を示している間、前記プログラマブルカウンタに
、カウントアップ禁止信号を出力する出力制御回路から
構成されることを特徴とする特許請求の範囲第１項記載
の画像表示装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62312802A JP2570344B2 (ja) | 1987-12-09 | 1987-12-09 | 画像表示装置 |
| US07/275,806 US4935731A (en) | 1987-12-09 | 1988-11-23 | Image display apparatus |
| DE3840839A DE3840839C2 (de) | 1987-12-09 | 1988-12-03 | Vorrichtung zur Darstellung von Bilddaten |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62312802A JP2570344B2 (ja) | 1987-12-09 | 1987-12-09 | 画像表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01152497A true JPH01152497A (ja) | 1989-06-14 |
| JP2570344B2 JP2570344B2 (ja) | 1997-01-08 |
Family
ID=18033581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62312802A Expired - Lifetime JP2570344B2 (ja) | 1987-12-09 | 1987-12-09 | 画像表示装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4935731A (ja) |
| JP (1) | JP2570344B2 (ja) |
| DE (1) | DE3840839C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7053877B2 (en) | 1995-11-30 | 2006-05-30 | Hitachi, Ltd. | Liquid crystal display control device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5079544A (en) * | 1989-02-27 | 1992-01-07 | Texas Instruments Incorporated | Standard independent digitized video system |
| JP2797435B2 (ja) * | 1989-05-26 | 1998-09-17 | ヤマハ株式会社 | 表示コントローラ |
| JP3228952B2 (ja) * | 1991-04-18 | 2001-11-12 | 株式会社日立製作所 | 情報処理装置および表示制御回路 |
| KR940004737B1 (ko) * | 1991-11-22 | 1994-05-28 | 삼성전관 주식회사 | 슈퍼 브이지에이 모니터 인터페이스 회로 |
| JPH06301373A (ja) * | 1993-04-12 | 1994-10-28 | Mitsubishi Electric Corp | 表示制御装置 |
| US5455627A (en) * | 1993-06-30 | 1995-10-03 | Silicon Graphics, Inc. | Programmable video output format generator |
| EP0674207B1 (en) * | 1993-09-09 | 2001-11-28 | Kabushiki Kaisha Toshiba | Display device |
| US6130660A (en) * | 1993-10-01 | 2000-10-10 | Maxvision Corporation | System and method for synthesizing high resolution video |
| JP2919283B2 (ja) * | 1994-12-09 | 1999-07-12 | 日本電気株式会社 | 映像表示装置の駆動回路 |
| US5838327A (en) * | 1996-11-01 | 1998-11-17 | Woo Bo Electronics Co., Ltd. | Controller for converting digital plane image data to virtual three-dimensional image data |
| EP1034531A1 (en) * | 1998-07-06 | 2000-09-13 | Koninklijke Philips Electronics N.V. | Matrix display device adapted to display video signals from different video standards |
| US6922350B2 (en) * | 2002-09-27 | 2005-07-26 | Intel Corporation | Reducing the effect of write disturbs in polymer memories |
| JP3789113B2 (ja) * | 2003-01-17 | 2006-06-21 | キヤノン株式会社 | 画像表示装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4121283A (en) * | 1977-01-17 | 1978-10-17 | Cromemco Inc. | Interface device for encoding a digital image for a CRT display |
| SE414357B (sv) * | 1978-08-17 | 1980-07-21 | Asea Ab | Overspenningsskydd for skydd av halvledarkomponenter av lageffekttyp |
| US4622577A (en) * | 1984-02-03 | 1986-11-11 | Rca Corporation | Decoder for extracting a 4:3 aspect ratio signal from a high definition television signal |
| DE3527725A1 (de) * | 1985-08-02 | 1987-02-12 | Licentia Gmbh | Verfahren zur automatischen anpassung unterschiedlich grosser opto-elektronisch abzutastender sendungsformate an ein vorgegebenes bildwiedergabeformat und anordnung zur durchfuehrung des verfahrens |
-
1987
- 1987-12-09 JP JP62312802A patent/JP2570344B2/ja not_active Expired - Lifetime
-
1988
- 1988-11-23 US US07/275,806 patent/US4935731A/en not_active Expired - Fee Related
- 1988-12-03 DE DE3840839A patent/DE3840839C2/de not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7053877B2 (en) | 1995-11-30 | 2006-05-30 | Hitachi, Ltd. | Liquid crystal display control device |
| US7202848B2 (en) | 1995-11-30 | 2007-04-10 | Hitachi, Ltd. | Liquid crystal display control device |
| US7808469B2 (en) | 1995-11-30 | 2010-10-05 | Hitachi, Ltd. | Liquid crystal display control device |
| US8184084B2 (en) | 1995-11-30 | 2012-05-22 | Hitachi, Ltd. | Liquid crystal display control device |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3840839C2 (de) | 1996-09-05 |
| DE3840839A1 (de) | 1989-06-29 |
| US4935731A (en) | 1990-06-19 |
| JP2570344B2 (ja) | 1997-01-08 |
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