JPH01138777A - 光半導体素子用サブマウント - Google Patents
光半導体素子用サブマウントInfo
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- JPH01138777A JPH01138777A JP62298114A JP29811487A JPH01138777A JP H01138777 A JPH01138777 A JP H01138777A JP 62298114 A JP62298114 A JP 62298114A JP 29811487 A JP29811487 A JP 29811487A JP H01138777 A JPH01138777 A JP H01138777A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
-
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- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
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- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Landscapes
- Led Devices (AREA)
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- Semiconductor Lasers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、光半導体素子のチップの実装に使用する光
半導体素子用サブマウントに関するものである。
半導体素子用サブマウントに関するものである。
第３図は従来の光半導体素子用サブマウントの断面図を
示し、第４図はＬＤチップを光半導体素子用サブマウン
トを介して、放熱用金属ブロックにダイボンドした際の
状態を示す図である。
示し、第４図はＬＤチップを光半導体素子用サブマウン
トを介して、放熱用金属ブロックにダイボンドした際の
状態を示す図である。
これらの図において、１は半導体レーザチップ（通称Ｌ
Ｄチップという）、２は５ｉ（７）電気伝導性材料から
なるサブマウント基体、３は前記サブマウント基体２の
両面にメタライズされたバリヤ層で、第１層Ｔｉ層３１
．第２層Ｎｉ層３３．および第３層Ａｕ層３４かうなっ
ている。４は前記バリヤ層３上に形成されたＳｎ半田層
で、このＳｎ半田層４とＬＤチップ１および放熱用金属
ブロック５が接着されている。６．７は前記ＬＤチップ
１の裏面電極および表面電極、８は前記ＬＤチップ１の
表面電極７上に熱圧着された金ワイヤである。
Ｄチップという）、２は５ｉ（７）電気伝導性材料から
なるサブマウント基体、３は前記サブマウント基体２の
両面にメタライズされたバリヤ層で、第１層Ｔｉ層３１
．第２層Ｎｉ層３３．および第３層Ａｕ層３４かうなっ
ている。４は前記バリヤ層３上に形成されたＳｎ半田層
で、このＳｎ半田層４とＬＤチップ１および放熱用金属
ブロック５が接着されている。６．７は前記ＬＤチップ
１の裏面電極および表面電極、８は前記ＬＤチップ１の
表面電極７上に熱圧着された金ワイヤである。
上記のような従来例にあっては、ＬＤチップ１は図示は
していないが、ＧａＡｓ基板上に液相成長法によりＧａ
Ａｓ、Ｇａ、−ＸＡｎ、Ａｓの各層が順次積層され、ダ
ブルへテロ接合を形成している。また、内部ストライブ
構造により電流注入によるキャリアの閉じ込めが効率よ
く行われ、その結果、電子とホールの再結合により光が
発生する。発生した光は共振器端面での反射を繰り返し
、導波路内で増幅していき、結晶内部の吸収損失と同じ
になった所でレーザ発振を開始する。レーザ光は共振器
端面の微小な領域より放射されるため、結晶内部ではか
なりの発熱が起こる。発振後のレーザ特性を安定に得る
ためには、放熱が必須である。以下、第４図に基づき、
ＬＤチップ１が放熱用金属ブロック５の上にダイボンド
される過程を説明する。放熱用金属ブロック５の上にサ
ブマウント基体２がマウントされる。サブマウント基体
２の両面には、スパッタ法によりサブマウント基体２側
より順次第１層Ｔｉ層３１．第２層Ｎｉ層３３．第３層
Ａｕ層３４が積層されたバリヤ層３が形成されている。
していないが、ＧａＡｓ基板上に液相成長法によりＧａ
Ａｓ、Ｇａ、−ＸＡｎ、Ａｓの各層が順次積層され、ダ
ブルへテロ接合を形成している。また、内部ストライブ
構造により電流注入によるキャリアの閉じ込めが効率よ
く行われ、その結果、電子とホールの再結合により光が
発生する。発生した光は共振器端面での反射を繰り返し
、導波路内で増幅していき、結晶内部の吸収損失と同じ
になった所でレーザ発振を開始する。レーザ光は共振器
端面の微小な領域より放射されるため、結晶内部ではか
なりの発熱が起こる。発振後のレーザ特性を安定に得る
ためには、放熱が必須である。以下、第４図に基づき、
ＬＤチップ１が放熱用金属ブロック５の上にダイボンド
される過程を説明する。放熱用金属ブロック５の上にサ
ブマウント基体２がマウントされる。サブマウント基体
２の両面には、スパッタ法によりサブマウント基体２側
より順次第１層Ｔｉ層３１．第２層Ｎｉ層３３．第３層
Ａｕ層３４が積層されたバリヤ層３が形成されている。
さらに、バリヤ層３の上に、全面がＳｎ半田層４で覆わ
れるような形でメツキが施される。ＬＤチップ１は、こ
のサブマウント基体２の上にマウントされる。その後、
ＬＤチップ１がダイボンド中に動かないように、ある荷
重で加圧され、放熱用金属ブロック５の下方よりヒート
アップする。ある温度になると、ＬＤチップ１の裏面電
極６の金属および放熱用金属ブロック５の表面に施され
たＡｕ層と、サブマウント基体２の両面に施されたＳｒ
ｉ半田層４との間でＡｕ−３ｎ （Ｓｎ ｒｉｃｈ）
の半田層が形成されて接合される（ダイボンド完了）。
れるような形でメツキが施される。ＬＤチップ１は、こ
のサブマウント基体２の上にマウントされる。その後、
ＬＤチップ１がダイボンド中に動かないように、ある荷
重で加圧され、放熱用金属ブロック５の下方よりヒート
アップする。ある温度になると、ＬＤチップ１の裏面電
極６の金属および放熱用金属ブロック５の表面に施され
たＡｕ層と、サブマウント基体２の両面に施されたＳｒ
ｉ半田層４との間でＡｕ−３ｎ （Ｓｎ ｒｉｃｈ）
の半田層が形成されて接合される（ダイボンド完了）。
ここで使用しているＳｉからなるサブマウントは、ダイ
ボンドする際の半田剤的なものであるとともに、ダイボ
ンド中の放熱用金属ブロック５の熱膨張によるＬＤチッ
プ１の歪を緩和するために、非常に重要な部品である。
ボンドする際の半田剤的なものであるとともに、ダイボ
ンド中の放熱用金属ブロック５の熱膨張によるＬＤチッ
プ１の歪を緩和するために、非常に重要な部品である。
上記のように構成された光半導体素子用サブマウントは
、サブマウント基体２の最表面のＳｎ半田層４がメツキ
により形成されているため、Ｓｎ半田層厚がばらつき、
安定なＡｕ−５ｎの共晶半田が形成されず、機械的強度
（接合強度）のばらつきが大きかった。また、ＬＤチッ
プ１の発光点がサブマウント基体２との接合面に近いよ
うな組立方式（Ｊｕｎｃｔｉｏｎ−ｄｏｗｎ組立方式）
においては、半田表面状態、すなわち、サブマウント表
面のＳｎ半田層厚が厚めにメツキされた場合には、ＬＤ
特性の１つであるモニタ電流Ｉｍ特性不良、半田のＰ−
Ｎ接合への付着によるショート不良等が発生する問題点
があった。
、サブマウント基体２の最表面のＳｎ半田層４がメツキ
により形成されているため、Ｓｎ半田層厚がばらつき、
安定なＡｕ−５ｎの共晶半田が形成されず、機械的強度
（接合強度）のばらつきが大きかった。また、ＬＤチッ
プ１の発光点がサブマウント基体２との接合面に近いよ
うな組立方式（Ｊｕｎｃｔｉｏｎ−ｄｏｗｎ組立方式）
においては、半田表面状態、すなわち、サブマウント表
面のＳｎ半田層厚が厚めにメツキされた場合には、ＬＤ
特性の１つであるモニタ電流Ｉｍ特性不良、半田のＰ−
Ｎ接合への付着によるショート不良等が発生する問題点
があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、サブマウント基体の両面にバリヤ層を形成
し、さらに、その上に半田層を形成することにより、最
表面の半田層の厚みを細か〈制御できるようにし、かつ
安定した機械的強度を得ることができるとともに、高品
質の光半導体素子用サブマウントを得ることを目的とす
る。
れたもので、サブマウント基体の両面にバリヤ層を形成
し、さらに、その上に半田層を形成することにより、最
表面の半田層の厚みを細か〈制御できるようにし、かつ
安定した機械的強度を得ることができるとともに、高品
質の光半導体素子用サブマウントを得ることを目的とす
る。
（問題点を解決するための手段）
この発明に係る光半導体素子用サブマウントは、サブマ
ウント基体をＳｉの電気伝導性材料で構成するとともに
、サブマウント基体の両面に第１層Ｔｉ層、第２層ｐｔ
層からなるバリヤ層を設け、さらに、バリヤ層上に半田
層を形成したものである。
ウント基体をＳｉの電気伝導性材料で構成するとともに
、サブマウント基体の両面に第１層Ｔｉ層、第２層ｐｔ
層からなるバリヤ層を設け、さらに、バリヤ層上に半田
層を形成したものである。
この発明における光半導体素子用サブマウントは、第１
層Ｔｉ層、第２層ｐｔ層からなるバリヤ層をサブマウン
ト基体の両面に形成し、さらにその上に半田層を形成し
たことから、このサブマウントを介してＬＤチップを放
熱用金属ブロックに接着する際には、サブマウント基体
の電気伝導性を損なうことなく、接着溶融時にＬＤチッ
プの裏面電極と放熱用金属ブロック表面との間で安定し
た密着性の非常に優れた接合が得られる。
層Ｔｉ層、第２層ｐｔ層からなるバリヤ層をサブマウン
ト基体の両面に形成し、さらにその上に半田層を形成し
たことから、このサブマウントを介してＬＤチップを放
熱用金属ブロックに接着する際には、サブマウント基体
の電気伝導性を損なうことなく、接着溶融時にＬＤチッ
プの裏面電極と放熱用金属ブロック表面との間で安定し
た密着性の非常に優れた接合が得られる。
以下、この発明の一実施例を図面について説明する。
第１図はこの発明の一実施例を示す光半導体素子用サブ
マウントの断面図であり、２はサブマウント基体、９は
半田層で、例えばＡ ｕ −Ｓ ｎ（金８０％、５ｎ２
０％）の合金半田層である。
マウントの断面図であり、２はサブマウント基体、９は
半田層で、例えばＡ ｕ −Ｓ ｎ（金８０％、５ｎ２
０％）の合金半田層である。
１０は前記合金半田層９の上に形成されたＡｕ層、３１
は第１層Ｔｉ層、３２は第２層Ｐｔ層で、バリヤ層３０
を形成している。
は第１層Ｔｉ層、３２は第２層Ｐｔ層で、バリヤ層３０
を形成している。
第２図はこの発明のサブマウントを介して、ＬＤチップ
が放熱用金属ブロック５にダイボンドされた状態を示す
図であり、ダイボンドされる過程は従来技術と全く同様
である。
が放熱用金属ブロック５にダイボンドされた状態を示す
図であり、ダイボンドされる過程は従来技術と全く同様
である。
ここで、バリヤ層３０の上に半田層として、Ａｕａ。−
５ｎ２ｏ（重量％）の合金半田層（厚み師５０００人）
９．その上に薄＜Ａｕ層（約５００人）１０が連続的に
、例えば蒸着により形成される。従来のサブマウントと
違って、ＡｕとＳｎの合金半田層９を蒸着により形成し
、さらに、合金半田層９の最表面に薄＜Ａｕ層１ｏを形
成したことで、■常温でも形成されるＡｕ−５ｎの合金
半田層９の表面酸化に起因するダイボンド後の合金半田
層９表面の外観不良（半田の盛り上がり）が著しく低減
される。■接着強度においても、最表面にＡＵ層１０を
形成したことで、従来のＳｎメッキ厚のばらつきによる
Ａ ｕ −Ｓ ｎの配合ズレによる接着性の低下が著し
く改善される。■蒸着により形成されているために、合
金半田層９の厚みのばらつきが十分に抑えられ、特にジ
ャンクションダウン組立法においては、発光点より放射
されたレーザビームが合金半田層９によりけられるとい
うモニタ電流１１特性不良、半田付着によるショート不
良等が著しく低減される。
５ｎ２ｏ（重量％）の合金半田層（厚み師５０００人）
９．その上に薄＜Ａｕ層（約５００人）１０が連続的に
、例えば蒸着により形成される。従来のサブマウントと
違って、ＡｕとＳｎの合金半田層９を蒸着により形成し
、さらに、合金半田層９の最表面に薄＜Ａｕ層１ｏを形
成したことで、■常温でも形成されるＡｕ−５ｎの合金
半田層９の表面酸化に起因するダイボンド後の合金半田
層９表面の外観不良（半田の盛り上がり）が著しく低減
される。■接着強度においても、最表面にＡＵ層１０を
形成したことで、従来のＳｎメッキ厚のばらつきによる
Ａ ｕ −Ｓ ｎの配合ズレによる接着性の低下が著し
く改善される。■蒸着により形成されているために、合
金半田層９の厚みのばらつきが十分に抑えられ、特にジ
ャンクションダウン組立法においては、発光点より放射
されたレーザビームが合金半田層９によりけられるとい
うモニタ電流１１特性不良、半田付着によるショート不
良等が著しく低減される。
なお、上記実施例では、合金半田層９としてＡｕとＳｎ
とを用いたが、ＰｂとＳｎであっても同様の効果が得ら
れる。
とを用いたが、ＰｂとＳｎであっても同様の効果が得ら
れる。
以上説明したようにこの発明は、サブマウント基体をＳ
ｔの電気伝導性材料で構成するとともに、サブマウント
基体の両面に第１層Ｔｉ層、第２層ｐｔ層からなるバリ
ヤ層を設け、さらに、バリヤ層上に半田層を形成したの
で、ダイボンド後の半田層表面の半田の盛り上がり等の
外観不良が著しく低減され、また、十分な接着強度を有
する接合が得られ、かつ半田層厚のばらつきが抑えられ
、ＬＤ特性の１つであるモニタ電流Ｉ。特性不良、さら
には半田付着によるショート不良等が著しく低減される
効果がある。
ｔの電気伝導性材料で構成するとともに、サブマウント
基体の両面に第１層Ｔｉ層、第２層ｐｔ層からなるバリ
ヤ層を設け、さらに、バリヤ層上に半田層を形成したの
で、ダイボンド後の半田層表面の半田の盛り上がり等の
外観不良が著しく低減され、また、十分な接着強度を有
する接合が得られ、かつ半田層厚のばらつきが抑えられ
、ＬＤ特性の１つであるモニタ電流Ｉ。特性不良、さら
には半田付着によるショート不良等が著しく低減される
効果がある。
第１図はこの発明の一実施例を示す光半導体素子用サブ
マウントの断面図、第２図はこの発明のサブマウントを
介してＬＤチップを放熱用金属ブロックにダイボンドし
た状態を示す図、第３図は従来の光半導体素子用サブマ
ウントの断面図、第４図は従来のサブマウントを介して
ＬＤチップを放熱用金属ブロックにダイボンドした状態
を示す図である。 図において、１はＬＤチップ、２はサブマウント基体、
３０はバリヤ層、３１は第１層Ｔｉ層、３２は第２層ｐ
ｔ層、５は放熱用金属ブロック、９は合金半田層、１０
はＡｕ層である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 第２図 第３図 第４図 手続補正書（自発） １、事件の表示 特願昭６２−２９８１１４号２、
発明の名称 光半導体素子用サブラウンｌ−訊補正を
する者 代表者志岐守哉 三菱電機株式会社内 こ ７ ・。 ５、補正の対象 明細書の発明の詳細な説明の欄 （１） 明細書第８頁５〜６行の「最表回に−Ｊ＝−
ｖ層１０を形成したことで、」を削除する。 （２）同じく第９頁２〜３行の［バリヤ層上に半田層を
形成しなので、」を、「バリヤ層上に合金半田層を、さ
らにその上にＡｕ層を蒸着により形成したので、」と補
正する。 以 上
マウントの断面図、第２図はこの発明のサブマウントを
介してＬＤチップを放熱用金属ブロックにダイボンドし
た状態を示す図、第３図は従来の光半導体素子用サブマ
ウントの断面図、第４図は従来のサブマウントを介して
ＬＤチップを放熱用金属ブロックにダイボンドした状態
を示す図である。 図において、１はＬＤチップ、２はサブマウント基体、
３０はバリヤ層、３１は第１層Ｔｉ層、３２は第２層ｐ
ｔ層、５は放熱用金属ブロック、９は合金半田層、１０
はＡｕ層である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 第２図 第３図 第４図 手続補正書（自発） １、事件の表示 特願昭６２−２９８１１４号２、
発明の名称 光半導体素子用サブラウンｌ−訊補正を
する者 代表者志岐守哉 三菱電機株式会社内 こ ７ ・。 ５、補正の対象 明細書の発明の詳細な説明の欄 （１） 明細書第８頁５〜６行の「最表回に−Ｊ＝−
ｖ層１０を形成したことで、」を削除する。 （２）同じく第９頁２〜３行の［バリヤ層上に半田層を
形成しなので、」を、「バリヤ層上に合金半田層を、さ
らにその上にＡｕ層を蒸着により形成したので、」と補
正する。 以 上
Claims (4)
- （１）光半導体素子のチップをサブマウントを介して放
熱用金属ブロックに接着する光半導体素子用サブマウン
トにおいて、サブマウント基体をＳｉの電気伝導性材料
で構成するとともに、前記サブマウント基体の両面に第
１層Ｔｉ層、第２層ｐｔ層からなるバリヤ層を設け、さ
らに、前記両面のバリヤ層上に半田層を形成したことを
特徴とする光半導体素子用サブマウント。 - （２）半田層は、ＡｕとＳｎの合金層からなり、この合
金層上にＡｕ層を形成したことを特徴とする特許請求の
範囲第（１）項記載の光半導体素子用サブマウント。 - （３）半田層は、ＰｂとＳｎの合金層からなり、この合
金層上にＡｕ層を形成したことを特徴とする特許請求の
範囲第（１）項記載の光半導体素子用サブマウント。 - （４）バリヤ層および半田層は、蒸着により形成したこ
とを特徴とする特許請求の範囲第（１）項記載の光半導
体素子用サブマウント。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62298114A JPH01138777A (ja) | 1987-11-25 | 1987-11-25 | 光半導体素子用サブマウント |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62298114A JPH01138777A (ja) | 1987-11-25 | 1987-11-25 | 光半導体素子用サブマウント |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01138777A true JPH01138777A (ja) | 1989-05-31 |
Family
ID=17855349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62298114A Pending JPH01138777A (ja) | 1987-11-25 | 1987-11-25 | 光半導体素子用サブマウント |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01138777A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03148192A (ja) * | 1989-11-02 | 1991-06-24 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| EP0622837A1 (en) * | 1993-04-27 | 1994-11-02 | Nec Corporation | An optical semiconductor device and a method of manufacturing the same |
| JP2007266369A (ja) * | 2006-03-29 | 2007-10-11 | Kyocera Corp | 配線基板 |
| KR100781859B1 (ko) * | 2003-09-22 | 2007-12-03 | 가부시끼가이샤 도시바 | 반도체 레이저 소자의 제조 방법 |
| JP2010074195A (ja) * | 2002-03-28 | 2010-04-02 | Osram Opto Semiconductors Gmbh | 支持体上にフリップ−チップ−マウンティングするための発光ダイオードチップ及びその製造方法 |
| EP2521174A2 (en) | 2005-03-18 | 2012-11-07 | DOWA Electronics Materials Co., Ltd. | Submount and method of manufacturing the same |
-
1987
- 1987-11-25 JP JP62298114A patent/JPH01138777A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03148192A (ja) * | 1989-11-02 | 1991-06-24 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
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| EP2521173A2 (en) | 2005-03-18 | 2012-11-07 | DOWA Electronics Materials Co., Ltd. | Submount and method of manufacturing the same |
| US8472208B2 (en) | 2005-03-18 | 2013-06-25 | Dowa Electronics Materials Co., Ltd. | Submount and method of manufacturing the same |
| US8581106B2 (en) | 2005-03-18 | 2013-11-12 | Dowa Electronics Materials Co., Ltd. | Submount |
| JP2007266369A (ja) * | 2006-03-29 | 2007-10-11 | Kyocera Corp | 配線基板 |
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