JPH01129635A - 受信ｆｉｆｏ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシリアル・データの受信回路に関し、特にオー
バーラン発生時の受信ＦＩＦＯの制御回路に関する。

〔従来の技術〕

従来、ある定まったデータ通信プロトコル、例えばＨＤ
ＬＣ（Ｈｉｇｈ　Ｌｅｖｅｌ　Ｄａｔａ　Ｌｉｎｋ　Ｃ
ｏｎｔｒｏｌＰｒｏｃｅｄｕｒｅ）フレーム・フォーマ
ットで送られてくるシリアル・データを受信しこれをパ
ラレル・デ゛−夕に変換してホスト・システムに転送す
る方法としては、図５に示すようにシリアル・パラレル
変換回路と受信ＦＩＦＯによって構成される受倍回路を
用いる手法がとられている。これはＨＤＬＣフレーム・
フォーマットで信号線５０７により送られてくる信号Ｘ
を、つぎの手順で受信ＦＩＦＯに格納する。まず受信回
路が受信可能状態となると受信回路は同期検出モードに
なり、８ビツト長のフラグ検出回路５０１により受信さ
れる信号Ｘの中のフラグの検出が開始される。この状態
は最初のフラグが検出されるまで継続される。フラグが
検出されて、信号Ｘに関するフレーム同期が確立すると
フラグ検出回路５０１はフラグ検出信号５０８をアクテ
ィブとしてデータ受信状態に遷移し、受信データの７セ
ンブルを開始する。

データ受信状態では、フラグ検出回路５０１から出力さ
れた受信データ５０９を、あらかじめ定められたビット
長ｎごとに、シリアル・パラレル変換回路５０２でｎビ
ットのパラレルな受信データＹにアセンブルする。受信
データＹはアセンブルされる毎に、信号線５１０を通し
て受信ＦＩＦＯに転送される。通常受信ＦＩＦＯは数十
段のＦＩＦＯ構成をとる。受信ＦＩＦ○の各段は受信デ
ータＹを格納するためのｎビット幅のデータ・レジスタ
５０３と、１ビツトのユース・ビット・レジスタ５０４
および１ビツトのエンド・ビット・レジスタ５０５から
成る。ユース・ビット・レジスタは受信ＦＩＦＯの各段
に有効な受信データがデータ・レジスタ５０３各段に存
在することを示し、エンド・ビット・レジスタは受信フ
レームの最後の受信データＹがデータ・レジスタ５０３
に存在することを示す。受信回路はデータ受信中でもフ
ラグ検出機能は有効であり、−度データ受信状態に移っ
てから再びフラグを検出すると、１つのフレームの終了
とみなし、フレームの最後の受信データＹをデータ・レ
ジスタ５０３に書き込むとともに、フレーム終了信号５
１３によってエンド・ビット・レジスタ５０５をセット
する。受信回路は受信ＦＩＦＯの読み出し端のユース・
ビット・レジスタ５０４によって、ホスト・システムに
受信データＹの引取りを要求する。ホスト・システムは
ユース・ビットがアクティブである限り順次受信ＦＩＦ
Ｏから受信データＹを読み出し続け、エンド・ビットが
アクティブである受信データＹを読み出すことにより１
つの受信フレームの最終データを認識する。

ここでホスト・システムによる受信データＹの読み出し
が遅れると、受信ＦＩＦＯ内に次々に受信データＹがバ
ッファリングされ最後には受信ＦＩＦＯがオーバーフロ
ーし受信オーバーランが発生する。受信オーバーランの
発生は、受信ＦＩＦ○の書き込み端のユース・ビット・
レジスタ５０４に格納されているユース・ビット信号５
１４と受信ＦＩＦＯへの受信データＹの書き込み信号５
１１によりオーバーラン検出回路５０６が検出し、これ
をホスト・システムへ伝える。

オーバーラン検出信号５１１がアクティブになることに
より、ホスト・システムは受信ＦＩＦＯ内のデータがす
べて無効であると判断する。

上記の手法により、ホスト・システムはＨＤＬＣフレー
ム・フォーマットで送られてきた受信データが受信ＦＩ
ＦＯいおいて受信オーバーランを発生したことを知るこ
とができる。

〔発明が解決しようとする問題点〕

上述した従来の方法によると、受信オーバーランの発生
により、受信ＦＩＦＯ内に格納されていた有効なデータ
がすべて無効となる。このため、受信ＦＩＦＯ内に複数
個の受信フレームが存在した場合、オーバーランを発生
した受信フレームだけではなく、受信ＦＩＦＯ内にある
他のすべての有効な受信フレームも無効となるという欠
点がある。

〔発明の従来技術に対する相違点【独創性］の内容〕

上述した従来の受信回路では受信オーバーランにより受
信ＦＩＦＯ内のデータを一括して無効化するのに対し、
本発明は受信ＦＩＦＯにおいて受信データの有効性をそ
れぞれのフレームごとに取り扱うところに独創的内容を
有する。

〔問題点を解決するための手段〕 本発明による受信ＦＩＦＯ制御回路は、シリアル・デー
タ通信において、定まったデータ通信プロトコルに従い
まとまったデータ・ブロック毎に送信されてくるシリア
ルな信号Ｘを受信する受信回路において、前記信号Ｘを
ｎビット単位のパラレル・データＹに変換するシリアル
・パラレル変換回路と、前記データＹ格納するＦＩＦＯ
構成のデータ・レジスタ、前記データ・レジスタに有効
なデータＹが存在することを示すユース・ビット・レジ
スタ、前記データ・レジスタに格納されている前記デー
タＹが前記データ・ブロックの最後のデータであること
を示すエンド・ビット・レジスタ、前記データ・レジス
タの中から最後に書き込まれたエンド・ビットを検出す
るエンド・ビット検出回路、及び前記データ・レジスタ
がオーバーフローしたことを検出するオーバーラン検出
回路を有し、前記データ・レジスタにおいてオーバーラ
ンが発生したとき、前記データ・レジスタの中から前記
オーバーランを発生した前記データ・ブロックのみを削
除することを特徴とする受信ＦＩＦＯ制御回路である。

〔実施例１〕 次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例のシステム構成を示すブロッ
ク図である。図中１０１は８ビツト長のフラグ検出器で
ありＨＤＬＣフレーム・フォーマットで信号線１０８に
より送られてくる信号Ｘの中からフラグを検出しＨＤＬ
Ｃフレームとの周期を確立する。フラグの検出は信号線
１０９によりシリアル・パラレル変換回路１０２に伝え
られる。フラグが検出されて、信号Ｘに関するフレーム
同期が確立するとデータ受信状態に遷移し、受信データ
のアセンブルを開始する。データ受信状態では、あらか
じめ定められたビット長ｎごとに、シリアル・パラレル
変換回路１０２によりシフト・レジスタ１０１から出力
された受信信号１１０をｎビット長のパラレル受信デー
タＹにアセンブルされ信号線１１１に出力される。受信
データＹはアセンブルされる毎に、書き込み信号１１２
によって受信ＦＩＦＯのデータ・レジスタ１０３に転送
される。通常受信ＦＩＦＯは数十段のＦＩＦＯ構成をと
る。受信ＦＵＦＯの各段は受信データＹを格納するため
のｎビット幅のデータ・レジスタ１０３と、受信データ
Ｙの存在をしめず１ビツトのユース・ビットレジスタ１
０４と、受信フレームの最後のデータであることを表す
１ビツトのエンド・ビット・レジスタ１０５、および受
信ＦＩＦ○の書き込み端に一番近いエンド・ビットを捜
し出す機能を持つエンド・ビット検出回路１０６から成
る。受信回路はデータ受信中でもフラグ検出機能は有効
であり、−度データ受信状態に移ってから再びフラグを
検出すると、一つのフレームの終了とみなし、フレーム
の最後の受信データＹをデータ・レジスタ１０３に書き
込むとともに、フレームの最後を示すフレーム終了検出
信号１１３によってエンド・ビット・レジスタ１０５を
セットする。この後、再び次のフレーム受信のためにフ
レーム同期検出状態に移る。受信回路は受信ＦＩＦＯの
先頭段のユース・ビット・レジスタ１０４によって、ホ
スト・システムに受信データＹの引き取りを要求する。

ホスト・システムは受信ＦＩＦＯの読み出し端のユース
・ビットがアクティブである限り順次受信ＦＩＦＯから
受信データＹを読み出し続け、エンド・ビットがアクテ
ィブである受信データＹを読み出すことにより１つの受
信フレームの最終データを認識する。

ここでホスト・システムによる受信データＹの読み出し
が遅れると、受信ＦＩＦＯ内に次々に受信データＹがバ
ッファリングされ最後には受信ＦＩＦＯがオーバーフロ
ーし、受信オーバーランが発生する。受信オーバーラン
の発生は、受信ＦＩＦＯの書き込み端のユース・ビット
・レジスタ１０４に格納されているユース・ビット信号
１１５と書き込み信号１１２によりオーバーラン検出回
路１０７が検出し、これをホスト・システムへ受信オー
バーラン検出信号１１４で伝える。

受信オーバーランによって、このときシリアル・パラレ
ル変換回路１０２から受信ＦＩＦＯのデータ・レジスタ
１０３に転送された受信データＹを含む受信フレームは
無効となる。受信オーバーラン検出信号１１４がアクテ
ィブになるとエンド・ビット検出回路１０６は受信ＦＩ
ＦＯの書き込み端に一番近くにあるエンド・ビットをエ
ンド・ビットレジスタ１０５の中から捜し、そのエンド
・ビットより書き込み端側にあるすべてのユース・ビッ
ト・レジスタ１０４をリセットする。すなわち、オーバ
ーランを起こしたフレームに含まれるすべての受信デー
タＹに対応するユース・ビットをリセットすることにな
る。このときの、各レジスタの動作を図２に示す。図２
では一例として１２段の受信ＦＩＦＯを想定している。

図２に示すようにオーバーランが発生した直後には受信
ＦＩＦＯのデータ・レジスタ１０３は受信データでフル
であるからユース・ビット・レジスタ１０４の各ビット
はオール“１　＋＋である。また、オーバーランを発生
したフレームが３フレーム目であるとすれば、エンド・
ピットレジスタ１０５には直前に受信した２つのフレー
ムのエンド・ビットが“１°′となっているはずである
。オーバーランの検出によりエンド・ビット検出回路１
０６は書き込み端に一番近いエンド・ビット、すなわち
２フレーム目のエンド・ビットを検出する。エンド・ビ
ットの検出により書き込み端からこのエンド・ビットま
での対応するユース・ビットはすべてリセットされる。

以上の操作により、受信ＦＩＦＯの中から、オーバーラ
ンによって無効になったフレームのみを削除し、残りの
フレームは有効なまま受信ＦＩＦＯ内に残されホスト・
システムよって読み出すことが可能となる。

上記の手法により、ホスト・システムはＨＤＬＣフレー
ム・フォーマットで送られてきた受信データが受信ＦＩ
ＦＯにおいて受信オーバーランを発生しても、オーバー
ランを発生した受信フレームだけが無効となり、受信Ｆ
ＩＦＯ内にある他のすべての有効な受信フレームはホス
ト・システムによって読み出すことが可能となる。

〔実施例２〕 第２図は本発明の実施例２のシステム構成を示すブロッ
ク図である。本図は図１におけるエンド・ビット検出回
路に対し、プログラマブルなエンド・ビット検出回路を
配置した構成例であり、他は実施例１と同様の構成であ
る。

図中３０１は８ビツト長のフラグ検出器であり、３０２
はシリアル・パラレル変換回路である。受信ＦＩＦＯは
データ・レジスタ３０３、ユース・ビット・レジスタ３
０４、エンド・ビット・レジスタ３０５、および受信Ｆ
ＩＦＯの書き込み端に一番近いエンド・ビットを捜し出
す機能を持つプログラマブルなエンド・ビット検出回路
３０６から成る。また３０７はオーバーラン検出回路で
ある。

実施例１と同様に、シリアルなデータを受信中に、ホス
ト・システムによる受信データＹの読み出しが遅れると
、受信ＦＩＦＯ内に次々に受信データＹがバッファリン
グされた最後には受信ＦＩＦＯがオーバーフローシ、受
信オーバーランが発生する。受信オーバーランの発生は
、受信ＦＩＦＯの書き込み端のユース・ビット・レジス
タ３０４に格納されているユース・ビット信号３１５と
書き込み信号３１２によりオーバーラン検出回路３０７
が検出し、これをホスト・システムへ受信オーバーラン
検出信号３１４で伝える。

受信しオーバーランによって、このときシリアル・パラ
レル変換回路３０２から受信ＦＩＦＯのデータ・レジス
タ３０３に転送された受信データＹを含む受信フレーム
は無効となる。受信オーバーラン検出信号３１４がアク
ティブになると、エンド・ビット検出回路３０６は受信
ＦＩＦＯの書き込み端に一番近くにあるエンド・ビット
をエンド・ビット・レジスタ３０５の中から捜し出す。

ホスト・システムがオーバーランを発生したフレームで
あっても、アドレス・フィールドやコントロール・フィ
ールド等を含む先頭から数バイトの情報を必要とする場
合、オーバーランを起こしたフレームすべてを削除せず
、先頭の数バイトを受信ＦＩＦＯに残しておく必要があ
る。このためエンド・ビット検出回路３０６は、オーバ
ーランを起したフレームの中からあらかじめプログラム
された先頭データ数バイトを除き、残りの書き込み端側
にあるすべてのユース・ビット・レジスタ３０４をリセ
ットする。すなわち、オーバーランを起こしたフレーム
の先頭の数バイトを除くすべての受信データＹに対応す
るユース・ビットをリセットすることになる。このとき
の、各レジスタの動作を図４に示す。図４では一例とし
て１２段の受信ＦＩＦ○を想定している。図２に示すよ
うにオーバーランが発生した直後には受信ＦＩＦＯのデ
ータレジスタ３０３は受信データでフルであるからユー
ス・ビット・レジスタ３０４の各ビットはオールパ１″
′である。また、オーバーランを発生したフレームが３
フレーム目であるとすれば、エンド・ビット・レジスタ
３０５には直前に受信した２つのフレームのエンド・ビ
ットが“１″となっているはずである。オーバーランの
検出によりエンド・ビット検出回路３０６は書き込み端
に一番近いエンド・ビット、すなわち２フレーム目のエ
ンド・ビットを検出する。あらかじめ先頭の２バイトを
残すようにプログラムすると、エンド・ビットの検出に
より書き込み端からこのエンド・ビットの前２バイトま
での対応するユース・ビットはすべてリセットされる。

以上の操作により、受信ＦＩＦＯの中から、オーバーラ
ンによって無効になったフレームのうち、先頭の必要な
情報だけを除きすべて削除し、残りのフレームは有効な
まま受信ＦＩＦＯ内に残されポスト・システムによって
読み出すことが可能となる。

上記の手法により、ホスト・システムはＨＤＬＣフレー
ム・フォーマットで送られてきた受信データＦＩＦＯに
おいて受信オーバーランを発生しても、オーバーランを
発生した受信フレームだけが無効となり、受信ＦＩＦＯ
内にある他のすべての有効な受信フレームはホスト・シ
ステムによって読み出すことが可能となる。

〔発明の効果〕

以上説明したように本発明によれば、受信オーバーラン
が発生したときに受信ＦＩＦＯ内に複数個の受信フレー
ムが存在した場合、オーバーランを発生した受信フレー
ムを除き、受信ＦＩＦＯ内にある他のすべての有効な受
信フレームの受信が可能である。

【図面の簡単な説明】

第１図は本発明を用いた一実施例のシステムの構成を示
すブロック図である。図中、番号で示しであるものは以
下のとおりである。 １０１・・・・・・フラグ検出回路、１０２・・・・・
・シリアル・パラレル変換回路、１０３・・・・・・デ
ータ・レジスタ、１０４・・・・・・ユース・ビット・
レジスタ、１０５・・・・・・エンド・ビット・レジス
タ、１０６・・・・・・エンド・ビット検出回路、１０
７・・・・・・オーバーラン検出回路、１０８・・・・
・・受信信号Ｘ１１０９・・・・・・オーバーラン検出
信号、１１０・・・・・・受信信号、１１１・・・・・
・受信データＹ、１１２・・・・・・書き込み信号、１
１３・・・・・・フレーム終了検出信号、１１４・・・
・・・オーバーラン検出信号、１１５・・・・・・ユー
ス・ビット信号、 第２図はオーバーラン発生時の各レジスタの状態を表し
たものである。 第３図は本発明を用いた実施例２のシステムの構成を示
すブロック図である。図中、番号で示しであるものは以
下のとおりである。 ３０１・・・・・・フラグ検出回路、３０２・・・・・
・シリアル・パラレル変換回路、３０３・・・・・・デ
ータ・レジスタ、３０４・・・・・・ユース・ビット・
レジスタ、３０５・・・・・・エンド・ビット・レジス
タ、３０６・・・・・・エンド・ビット検出回路、３０
７・・・・・・オーバーラン検出回路、３０８・・・・
・・受信信号Ｘ、３０９・・・・・・オーバーラン検出
信号、３１０・・・・・・受信信号、３１１・・・・・
・受信データＹ、３１２・・・・・・書き込み信号、３
１３・・・・・・フレーム終了検出信号、３１４・・・
・・・オーバーラン検出信号、３１５・・・・・・ユー
ス・ビット信号。 第４図はオーバーラン発生時の各レジスタの状態を表し
たものである。 第５図は従来例のシステムの構成を示すブロック図であ
る。 ５０１・・・・・・フラグ検出回路、５０２・・・・・
・シリアル・パラレル変換回路、５０３・・・・・・デ
ータ・レジスタ、５０４・・・・・・ユース・ビット・
レジスタ、５０５・・・・・・エンド・ビット・レジス
タ、５０６・・・・・・オーバーラン検出回路、５０７
・・・・・・受信信号Ｘ、５０８・・・・・・フラグ検
出信号、５０９・・・・・・受信信号、５１０・・・・
・・受信データＹ、５１１・・・・・・書き込み信号、
５１２・・・・・・フレーム終了検出信号、５１３・・
・・・・オーバーラン検出信号、５１４・・・・・・ユ
ース・ビット信号。 代理人　弁理士　　内　原　　　晋

Claims (1)

【特許請求の範囲】
1. シリアル・データ通信において、定まったデータ通信プ
   ロトコルに従いまとまったデータ・ブロック毎に送信さ
   れてくるシリアルな信号Ｘを受信する受信回路において
   、前記信号Ｘをｎビット単位のパラレル・データＹに変
   換するシリアル・パラレル変換回路と、前記データＹ格
   納するＦＩＦＯ構成のデータ・レジスタ、前記データ・
   レジスタに有効なデータＹが存在することを示すユース
   ・ビット・レジスタ、前記データ・レジスタに格納され
   ている前記データＹが前記データ・ブロックの最後のデ
   ータであることを示すエンド・ビット・レジスタ、前記
   データ・レジスタの中から最後に書き込まれたエンド・
   ビットを検出するエンド・ビット検出回路、及び前記デ
   ータ・レジスタがオーバーフローしたことを検出するオ
   ーバーラン検出回路を有し、前記データ・レジスタにお
   いてオーバーランが発生したとき、前記データ・レジス
   タの中から前記オーバーランを発生した前記データ・ブ
   ロックのみを削除することを特徴とする受信ＦＩＦＯ制
   御回路。