JPH01125982A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01125982A JPH01125982A JP62284861A JP28486187A JPH01125982A JP H01125982 A JPH01125982 A JP H01125982A JP 62284861 A JP62284861 A JP 62284861A JP 28486187 A JP28486187 A JP 28486187A JP H01125982 A JPH01125982 A JP H01125982A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- storage type
- floating gate
- type memory
- storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、コンピュータのような電子機器に使用され
ている半導体装置に関する。
ている半導体装置に関する。
この発明は、コンピュータのような電子機器に使用され
ている半導体装置において、同一チップ内に浮遊ゲート
蓄積型半導体メモリと絶縁膜蓄積型半導体メモリを形成
することにより、非常に信顛性の高い半導体装置を実現
したものである。
ている半導体装置において、同一チップ内に浮遊ゲート
蓄積型半導体メモリと絶縁膜蓄積型半導体メモリを形成
することにより、非常に信顛性の高い半導体装置を実現
したものである。
半導体装置の中で電気的に書換え可能な半導体不揮発性
メモリには、浮遊ゲート蓄積型半導体メモリとｗ！Ａ縁
膜蓄積型半導体メモリの二種類のメモリがある。第２図
は、絶縁膜蓄積型半導体メモリの断面図である。このメ
モリは、書換え特性が良く、破壊しない利点があるにか
かわらず、書換え回数の増加に伴い記憶の保持時間が短
くなってしまうことである。
メモリには、浮遊ゲート蓄積型半導体メモリとｗ！Ａ縁
膜蓄積型半導体メモリの二種類のメモリがある。第２図
は、絶縁膜蓄積型半導体メモリの断面図である。このメ
モリは、書換え特性が良く、破壊しない利点があるにか
かわらず、書換え回数の増加に伴い記憶の保持時間が短
くなってしまうことである。
（Ｔ、 Ｈａｇｉｗａｒａ ｅｔ ａｌ ”Ａ １６ｋ
ｂｉｔ ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓａｂｌｅ
ＰＲＯＭ Ｕｓｉｎｇ ｎ−ｃｈａｎｎｅｌ Ｓｉ−ｇ
ａｔｅ ＭＮＯ３Ｔｅｃｈｎｏｌｏｇｙ ” ［ＥＥＥ
Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ−３ｔａｔｅＣｉ
ｒｃｕｉｔｓ、 ｖｏｌ、５ｃ−１５ｐｐ３４６１９８
０ ）又、一方の浮遊ゲート蓄積型半導体メモリは、保
持時間は、１０年以上と絶縁膜蓄積型メモリに比べ非常
にすぐれているのにかかわらず、書換え時の破壊が生じ
やすい問題点を有している。
ｂｉｔ ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓａｂｌｅ
ＰＲＯＭ Ｕｓｉｎｇ ｎ−ｃｈａｎｎｅｌ Ｓｉ−ｇ
ａｔｅ ＭＮＯ３Ｔｅｃｈｎｏｌｏｇｙ ” ［ＥＥＥ
Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ−３ｔａｔｅＣｉ
ｒｃｕｉｔｓ、 ｖｏｌ、５ｃ−１５ｐｐ３４６１９８
０ ）又、一方の浮遊ゲート蓄積型半導体メモリは、保
持時間は、１０年以上と絶縁膜蓄積型メモリに比べ非常
にすぐれているのにかかわらず、書換え時の破壊が生じ
やすい問題点を有している。
（Ｇ、Ｙａｒｏｎ ｅｔ ａｌ ”Ａ ｌ６ＫＥ” Ｐ
ＲＯＭ Ｅｍｐｌｏｙｉｎｇ ＮｅｗＡｒｒａｙ Ａｒ
ｃｈｉｔｅｃｔｕｒｅ ａｎｄ Ｄｅｓｉｇｎｅｄ−Ｉ
ｎ Ｒｅ１ｉａｂｉｌ−ｉｔｙ Ｆｅａｔｕｒｅｓ ”
ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ−Ｓｔ
ａｔｅＣ４ｒｃｕｉｔｓ、 ｖｏｌ、５ｃ−１７，ＮＯ
，５ｐｐ８３３１９８２ ）〔発明が解決しようとする
問題点〕 我々が記憶しようとする情報には、頻繁に書換えるが保
持時間が短くてよい内容と、書換えはほとんどしないが
保持時間として非常に長い時間を必要とする内容がある
。頻繁に書換える場合には、絶縁膜蓄積型半導体メモリ
が適している。一方、はとんど書換えない情報には、浮
遊ゲート蓄積型半導体メモリが適している。しかし、顔
繋に書換える内容とほとんど書換えないが保持時間を長
く必要な内容の両方の情報を記憶する場合には、絶縁膜
蓄積型メモリを用いると保持時間が短いために問題があ
り、浮遊ゲート蓄積型メモリを用いると書換えによるメ
モリの破壊が問題になってしまう。
ＲＯＭ Ｅｍｐｌｏｙｉｎｇ ＮｅｗＡｒｒａｙ Ａｒ
ｃｈｉｔｅｃｔｕｒｅ ａｎｄ Ｄｅｓｉｇｎｅｄ−Ｉ
ｎ Ｒｅ１ｉａｂｉｌ−ｉｔｙ Ｆｅａｔｕｒｅｓ ”
ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ−Ｓｔ
ａｔｅＣ４ｒｃｕｉｔｓ、 ｖｏｌ、５ｃ−１７，ＮＯ
，５ｐｐ８３３１９８２ ）〔発明が解決しようとする
問題点〕 我々が記憶しようとする情報には、頻繁に書換えるが保
持時間が短くてよい内容と、書換えはほとんどしないが
保持時間として非常に長い時間を必要とする内容がある
。頻繁に書換える場合には、絶縁膜蓄積型半導体メモリ
が適している。一方、はとんど書換えない情報には、浮
遊ゲート蓄積型半導体メモリが適している。しかし、顔
繋に書換える内容とほとんど書換えないが保持時間を長
く必要な内容の両方の情報を記憶する場合には、絶縁膜
蓄積型メモリを用いると保持時間が短いために問題があ
り、浮遊ゲート蓄積型メモリを用いると書換えによるメ
モリの破壊が問題になってしまう。
上記問題点を解決するために、この発明は、浮遊ゲート
蓄積型半導体メモリと絶縁膜蓄積型半導体メモリとを簡
単に同一基板に形成することにより、保持時間を長（必
要とする情報と、頻繁に書換えを必要とする情報とを記
憶できるようにした。
蓄積型半導体メモリと絶縁膜蓄積型半導体メモリとを簡
単に同一基板に形成することにより、保持時間を長（必
要とする情報と、頻繁に書換えを必要とする情報とを記
憶できるようにした。
以下に、この発明の実施例を図面に基づいて説明する。
第１図は、本発明の半導体装置の断面図である。Ｐ型シ
リコン基板１の表面に、浮遊ゲート蓄積型メモリと絶縁
膜蓄積型メモリが形成されている。浮遊ゲート蓄積型メ
モリは、Ｐ型シリコン基板１の表面にＮ“型のソース領
域１１とドレイン領域１２が形成されており、ゲート絶
縁膜１３を介して浮遊ゲート電極１４が形成されており
、浮遊ゲート電極１４の上に制御ゲート絶縁膜１５を介
して制御ゲート電極１６が形成されている。浮遊ゲート
電極１４に電荷を注入あるいは抜き取ることにより、ソ
ース・ドレイン領域間のチャネルコンダクタンスを変化
させることにより情報を記憶する。浮遊ゲート電極１４
への電荷の注入は、ホントエレクトロン注入あるいはト
ンネル注入などにより行われる。浮遊ゲート電極１４の
中の電荷は、周囲が絶縁膜で囲まれているので、その状
態を１０年以上安定して維持できる。また、絶縁膜蓄積
型メモリは、Ｐ型シリコン基板１の表面に、Ｎ４型のソ
ース領域２１とドレイン領域２２を形成し、ソース・ド
レイン領域上の蓄積ゲート絶縁膜２３を介してゲート電
極２４が形成されている。蓄積ゲート絶縁膜２３の中に
電荷を注入あるいは抜き取ることにより、ソース・ドレ
イン領域間のチャネルコンダクタンスが変化することに
より情報を記憶する。蓄積ゲート絶縁膜２３は、５０Å
以下のトンネル酸化膜の上に１００Å以上のシリコン千
フ化膜を形成した複合膜より構成されている。電荷は、
トンネル酸化膜とシリコンチッ化膜の界面から、シリコ
ンチッ化膜に分布する。シリコンチッ化膜の上に、さら
に、酸化膜を形成することにより、電荷の揮発を防止で
きる。絶縁膜蓄積型メモリの場合は、トンネル膜が５０
Å以下と薄いために、書換えによる保持時間の低下が問
題になるが、絶縁膜中に電荷を蓄積するために、トンネ
ル膜にピンホールが存在しても保持時間の低下を防げる
。第１図の半導体不揮発性メモリの場合は、浮遊ゲート
蓄積型メモリの制御ゲート絶縁１１９１５と、絶縁膜蓄
積型メモリの蓄積ゲート絶縁膜２３を同一の膜に形成し
ているために、両方の異なるタイプの不揮発性メモリを
簡単なプロセスにより形成できる。従って、浮遊ゲート
蓄積型メモリの制御ゲート電極１６は、絶縁膜蓄積型メ
モリのゲート電極２４とは同一プロセスが形成されてい
る。ソース領域１１．２１及びドレイン領域１２゜２２
でも同時に形成できる。書換えを頻繁にしないが、長記
憶を必要とする情報は、浮遊ゲート蓄積型メモリに記憶
し、書換えを頻繁に行う情報は、絶縁膜蓄積型メモリへ
記憶することができる。即ち、同一基板上に異なるタイ
プの不揮発性メモリを形成することにより、情報を信顛
性高く記憶できる。
リコン基板１の表面に、浮遊ゲート蓄積型メモリと絶縁
膜蓄積型メモリが形成されている。浮遊ゲート蓄積型メ
モリは、Ｐ型シリコン基板１の表面にＮ“型のソース領
域１１とドレイン領域１２が形成されており、ゲート絶
縁膜１３を介して浮遊ゲート電極１４が形成されており
、浮遊ゲート電極１４の上に制御ゲート絶縁膜１５を介
して制御ゲート電極１６が形成されている。浮遊ゲート
電極１４に電荷を注入あるいは抜き取ることにより、ソ
ース・ドレイン領域間のチャネルコンダクタンスを変化
させることにより情報を記憶する。浮遊ゲート電極１４
への電荷の注入は、ホントエレクトロン注入あるいはト
ンネル注入などにより行われる。浮遊ゲート電極１４の
中の電荷は、周囲が絶縁膜で囲まれているので、その状
態を１０年以上安定して維持できる。また、絶縁膜蓄積
型メモリは、Ｐ型シリコン基板１の表面に、Ｎ４型のソ
ース領域２１とドレイン領域２２を形成し、ソース・ド
レイン領域上の蓄積ゲート絶縁膜２３を介してゲート電
極２４が形成されている。蓄積ゲート絶縁膜２３の中に
電荷を注入あるいは抜き取ることにより、ソース・ドレ
イン領域間のチャネルコンダクタンスが変化することに
より情報を記憶する。蓄積ゲート絶縁膜２３は、５０Å
以下のトンネル酸化膜の上に１００Å以上のシリコン千
フ化膜を形成した複合膜より構成されている。電荷は、
トンネル酸化膜とシリコンチッ化膜の界面から、シリコ
ンチッ化膜に分布する。シリコンチッ化膜の上に、さら
に、酸化膜を形成することにより、電荷の揮発を防止で
きる。絶縁膜蓄積型メモリの場合は、トンネル膜が５０
Å以下と薄いために、書換えによる保持時間の低下が問
題になるが、絶縁膜中に電荷を蓄積するために、トンネ
ル膜にピンホールが存在しても保持時間の低下を防げる
。第１図の半導体不揮発性メモリの場合は、浮遊ゲート
蓄積型メモリの制御ゲート絶縁１１９１５と、絶縁膜蓄
積型メモリの蓄積ゲート絶縁膜２３を同一の膜に形成し
ているために、両方の異なるタイプの不揮発性メモリを
簡単なプロセスにより形成できる。従って、浮遊ゲート
蓄積型メモリの制御ゲート電極１６は、絶縁膜蓄積型メ
モリのゲート電極２４とは同一プロセスが形成されてい
る。ソース領域１１．２１及びドレイン領域１２゜２２
でも同時に形成できる。書換えを頻繁にしないが、長記
憶を必要とする情報は、浮遊ゲート蓄積型メモリに記憶
し、書換えを頻繁に行う情報は、絶縁膜蓄積型メモリへ
記憶することができる。即ち、同一基板上に異なるタイ
プの不揮発性メモリを形成することにより、情報を信顛
性高く記憶できる。
第３図は、本発明の半導体装置の第２の実施例の断面図
である。即ち、浮遊ゲート蓄積型メモリの制御ゲート絶
縁膜を浮遊ゲート電極１４の上に、蓄積ゲート絶縁膜２
３と５０Å以上の酸化膜３３を設けた構造になっている
。この５０Å以上の酸化膜３３を形成することにより、
浮遊ゲート電極１４と制御ゲート電極１Ｇとの間の制御
ゲート絶縁膜への電荷のトラップを防ぐ働きをする。５
０Å以上の酸化膜３３が電界を弱めるためである。
である。即ち、浮遊ゲート蓄積型メモリの制御ゲート絶
縁膜を浮遊ゲート電極１４の上に、蓄積ゲート絶縁膜２
３と５０Å以上の酸化膜３３を設けた構造になっている
。この５０Å以上の酸化膜３３を形成することにより、
浮遊ゲート電極１４と制御ゲート電極１Ｇとの間の制御
ゲート絶縁膜への電荷のトラップを防ぐ働きをする。５
０Å以上の酸化膜３３が電界を弱めるためである。
第４図は、本発明の半導体装置の第３の実施例の断面図
である。絶縁膜蓄積型メモリのソース・ドレイン領域の
上の絶縁膜を厚くした構造にした。
である。絶縁膜蓄積型メモリのソース・ドレイン領域の
上の絶縁膜を厚くした構造にした。
この厚い膜は、浮遊ゲート電極１４の上の膜３３．２３
と同じ構造をしている。この構造にすることにより、絶
縁膜蓄積型メモリの信頬性を向上することができる。
と同じ構造をしている。この構造にすることにより、絶
縁膜蓄積型メモリの信頬性を向上することができる。
この発明は、以上説明したように、同一基板上に浮遊ゲ
ート蓄積型メモリと絶縁膜蓄積型メモリとを形成するこ
とにより、保持時間を長く必要な情報と頻繁に書換えを
必要とする情報とを信鯨性高く記憶する効果がある０本
発明は、Ｎ型メモリだけでなく、Ｐ型メモリも可能であ
ることはいうまでもない。
ート蓄積型メモリと絶縁膜蓄積型メモリとを形成するこ
とにより、保持時間を長く必要な情報と頻繁に書換えを
必要とする情報とを信鯨性高く記憶する効果がある０本
発明は、Ｎ型メモリだけでなく、Ｐ型メモリも可能であ
ることはいうまでもない。
第１図は、この発明にかかる半導体装置の断面図、第２
図は、従来の半導体装置の断面図、第３図及び第４図は
この発明にかかる半導体装置の断面図である。 １・・・・・シリコン基板 １１．２１ ・・・ソース領域 １２．２２ ・・・ドレイン領域 １３・・・・・ゲート絶縁膜 １４・・・・・浮遊ゲート電極 １５・・・・・制御ゲート絶縁膜 １６・・・・・制御ゲート電極 ２３・・・・・蓄積ゲート絶縁膜 ２４・・・・・ゲート電極 以上 出願人 セイコー電子工業株式会社 手４阜イ才、Ｔ禅３ヒεｔメｔりの瀝ケ６ｂＤり第１図 第２図 ￥４４＄ＴｊｌＺ＃ｉｎ’）ｎ＊ｍＷ 第３図 ’ｆｓＡ＄Ｔ”４ｑ４ｉＡ＋すｔｙ、ｉｉｚ第４図
図は、従来の半導体装置の断面図、第３図及び第４図は
この発明にかかる半導体装置の断面図である。 １・・・・・シリコン基板 １１．２１ ・・・ソース領域 １２．２２ ・・・ドレイン領域 １３・・・・・ゲート絶縁膜 １４・・・・・浮遊ゲート電極 １５・・・・・制御ゲート絶縁膜 １６・・・・・制御ゲート電極 ２３・・・・・蓄積ゲート絶縁膜 ２４・・・・・ゲート電極 以上 出願人 セイコー電子工業株式会社 手４阜イ才、Ｔ禅３ヒεｔメｔりの瀝ケ６ｂＤり第１図 第２図 ￥４４＄ＴｊｌＺ＃ｉｎ’）ｎ＊ｍＷ 第３図 ’ｆｓＡ＄Ｔ”４ｑ４ｉＡ＋すｔｙ、ｉｉｚ第４図
Claims (2)
- （１）同一半導体基板の表面部分に、浮遊ゲート蓄積型
半導体メモリと絶縁膜蓄積型半導体メモリとを形成した
ことを特徴とする半導体装置。 - （２）前記絶縁膜蓄積型半導体メモリの蓄積ゲート絶縁
膜と、前記浮遊ゲート蓄積型半導体メモリの制御ゲート
絶縁膜の少なくとも一部が同一絶縁膜であることを特徴
とする特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62284861A JPH01125982A (ja) | 1987-11-11 | 1987-11-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62284861A JPH01125982A (ja) | 1987-11-11 | 1987-11-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01125982A true JPH01125982A (ja) | 1989-05-18 |
Family
ID=17683978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62284861A Pending JPH01125982A (ja) | 1987-11-11 | 1987-11-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01125982A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH045847A (ja) * | 1990-04-23 | 1992-01-09 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| US7553724B2 (en) | 2001-06-26 | 2009-06-30 | Hynix Semiconductor Inc. | Method for manufacturing code address memory cell by which a stack insulating film of an oxide film and a nitride film used as a dielectric film in a flash memory is used as a gate oxide film |
-
1987
- 1987-11-11 JP JP62284861A patent/JPH01125982A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH045847A (ja) * | 1990-04-23 | 1992-01-09 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| US7553724B2 (en) | 2001-06-26 | 2009-06-30 | Hynix Semiconductor Inc. | Method for manufacturing code address memory cell by which a stack insulating film of an oxide film and a nitride film used as a dielectric film in a flash memory is used as a gate oxide film |
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