JPH01120046A - Semiconductor circuit device - Google Patents
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に係り、特に高速、高集積なシ
ステムを実現するのに好適な半導体回路装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor integrated circuit, and particularly to a semiconductor circuit device suitable for realizing a high-speed, highly integrated system.
従来、半導体集積回路を高集積化する方法として、１枚
のウェーハ上に各種の回路を形成し、これらを相互に配
線して用いる。いわゆるウェーハ・スケールＬＳＩが知
られている。また他の技術としては、アイ・イー・デイ
−・エム８４．テクニカル ダイジェスト、８Ｊ６頁（
ＩＥＤＭ８４゜Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ、
ｐ ｐ ８１６−８１９）に述べられているように、２
枚のウェーハに形成された集積回路チップを、ウェーハ
状態で互いに接着して用いる方法がある。Conventionally, as a method for increasing the degree of integration of semiconductor integrated circuits, various circuits are formed on a single wafer and these circuits are interconnected. A so-called wafer scale LSI is known. Other technologies include IDM84. Technical Digest, page 8J6 (
IEDM84゜Technical Digest,
p p 816-819), 2
There is a method in which integrated circuit chips formed on a single wafer are bonded to each other in the wafer state.
上記従来技術は、同一ウェーハ内に形成される素子を用
いて集積回路を構成するために、外部の負荷を駆動する
電力素子あるいは高耐圧素子の内蔵、チップ間の信号伝
達を高速化する大電流駆動素子の内蔵、集積回路へ供給
する電力の制御回路を構成する高電圧、大電流素子の内
蔵化等については考慮されておらず、これらを内蔵化す
るためにはプロセスの複雑化２発生するジュール熱の放
散等に関する問題があった。In order to construct an integrated circuit using elements formed on the same wafer, the above conventional technology incorporates power elements or high voltage elements to drive external loads, and large currents to speed up signal transmission between chips. No consideration is given to the built-in driving elements or the built-in high voltage and large current elements that make up the control circuit for the power supplied to the integrated circuit, and incorporating these elements would complicate the process2. There were problems with the dissipation of Joule heat, etc.
本発明の目的は高速、高集積な電子回路を実現するため
に、大電力素子、あるいは大電流素子と信号処理用集積
回路を同一基板に実装した半導体回路装置を提供するこ
とである。An object of the present invention is to provide a semiconductor circuit device in which a large power element or a large current element and a signal processing integrated circuit are mounted on the same substrate in order to realize a high-speed, highly integrated electronic circuit.
上記目的は、半導体ウェーハ内に、信号処理集積回路（
以下ＬＳＩと略記する）を実現するための製造工程とは
別の製造工程により大電流素子、あるいは高耐圧素子を
形成し、その半導体ウェーハ上に、信号処理ＬＳＩを実
装することにより、大電流素子あるいは高耐圧素子を内
蔵した半導体回路装置が実現でき、従って高速、高集積
化が達成される。The above purpose is to create a signal processing integrated circuit (
By forming a large current device or a high withstand voltage device in a manufacturing process different from the manufacturing process for realizing the LSI (hereinafter abbreviated as LSI), and mounting a signal processing LSI on the semiconductor wafer, it is possible to create a large current device. Alternatively, a semiconductor circuit device incorporating a high breakdown voltage element can be realized, and therefore high speed and high integration can be achieved.
（作用〕
本半導体回路装置においては、大電流素子は信号処理Ｌ
ＳＩ間の信号伝達に関して、配線容量を高速に充放電出
来るため、信号伝達の遅延を低減でき、高速化を達成で
きる。また高耐圧素子は信号処理ＬＳＩの出力信号を増
幅し、外部の負荷を高速に駆動することが出来る。また
、半導体ウェーハ上に実装される信号処理ＬＳＩは微細
加工プロセスを用いて実現出来るため、高集積化が達成
出来る。(Function) In this semiconductor circuit device, the large current element is the signal processing L
Regarding signal transmission between SIs, since wiring capacitance can be charged and discharged at high speed, delay in signal transmission can be reduced and high speed can be achieved. Further, the high voltage element can amplify the output signal of the signal processing LSI and drive an external load at high speed. Further, since signal processing LSIs mounted on semiconductor wafers can be realized using microfabrication processes, high integration can be achieved.
従って、これらを組み合わせることによって、高速、高
集積の半導体回路装置を実現できる。Therefore, by combining these, a high-speed, highly integrated semiconductor circuit device can be realized.
以下、本発明の一実施例を第１図および第２図により説
明する。Ｐ形シリコンウェーハ１にＮチャネルＭＯＳＦ
ＥＴ２および配線８，１３．１４等を形成する。Ｎチャ
ネルＭＯ８ＦＥＴは、従来の製造プロセスで製作可能で
あり１本実施例ではチャネル幅を大きくして、ＩＡの電
流が扱えるように設計しである。また、耐圧は３６Ｖと
、信号処理ＬＳＩに用いたＭＯＳＦＥＴの３倍以上の高
耐圧化がなされている。上記ＭＯ５ＦＥＴ２．ホトカッ
プラー１−０．トランス９および集積回路３により、第
２図に示すような直流・直流変換器を梧成し、その出力
を電源配線８を通して、信号処理用ＬＳＩ４，５，６．
７へ直流電力を供給している。集積回路３および信号処
理ＬＳＩ４，５゜６．７はフリップ・チップ・ボンディ
ングによりフェースダウンでシリコン基板１上に実装さ
れている。尚集積回路３には、電力変換器の制御回路。An embodiment of the present invention will be described below with reference to FIGS. 1 and 2. N-channel MOSF on P-type silicon wafer 1
ET2 and wirings 8, 13, 14, etc. are formed. The N-channel MO8FET can be manufactured using a conventional manufacturing process, and in this embodiment, the channel width is increased so that it can handle a current of IA. Furthermore, the breakdown voltage is 36V, which is more than three times higher than that of the MOSFET used in the signal processing LSI. Above MO5FET2. Photocoupler 1-0. The transformer 9 and the integrated circuit 3 form a DC/DC converter as shown in FIG.
DC power is supplied to 7. The integrated circuit 3 and signal processing LSIs 4, 5°6.7 are mounted face down on the silicon substrate 1 by flip chip bonding. The integrated circuit 3 includes a control circuit for a power converter.
ＭＯＳＦＥＴ２によってパルス変換された電力波形の整
流および平滑回路等も含まれる。電力変換器への直流入
力電圧は例えば１２Ｖで、これを信号処理ＬＳＩの動作
電圧、例えば５ｖに降圧している。ホトカップラー１０
は電力変換器の出力電圧を制御するため信号を、ＭＯＳ
ＦＥＴ２のゲート駆動回路へ伝達する。It also includes a rectification and smoothing circuit for the power waveform pulse-converted by the MOSFET 2. The DC input voltage to the power converter is, for example, 12V, which is stepped down to the operating voltage of the signal processing LSI, for example, 5V. Photo coupler 10
is the signal to control the output voltage of the power converter, MOS
It is transmitted to the gate drive circuit of FET2.
本発明の半導体回路装置では、信号処理ＬＳＩであるメ
モリ、ロジックは各々最適化されたプロセスで製造でき
、従って性能・コスト比を高めることが出来る。また信
号処理ＬＳＩへ供給するための電力は、実装基板の近く
まで１２Ｖで送電出来、従って送電ケーブルの抵抗によ
る損失を低減できる０以上述べたように、本発明による
半導体回路装置では、高集積で、性能・コスト比の優れ
た電子回路を提供できる０本実施例では、電力変換器と
してスイッチング型の降圧回路を用いたが。In the semiconductor circuit device of the present invention, the memory and logic, which are signal processing LSIs, can be manufactured through optimized processes, and therefore the performance/cost ratio can be improved. In addition, the power to be supplied to the signal processing LSI can be transmitted at 12V to the vicinity of the mounting board, thereby reducing the loss due to the resistance of the power transmission cable.As described above, the semiconductor circuit device according to the present invention has a highly integrated In this embodiment, a switching type step-down circuit is used as the power converter.
直列レギュレーター等を用いても同様に実現できる。This can be similarly achieved using a series regulator or the like.
第二の実施例を第３図および第４図により説明する。第
３図は２個の電力変換器１６．１７および信号処理ＬＳ
１１８．１９等をシリコンウェーハ１′上に実装した、
平面図を示している。ここで、電力変換器１６．１７は
第４図に断面構造を示すようなＮチャネル形ＭＯ８ＦＥ
Ｔを主スィッチとして用いた。A second embodiment will be explained with reference to FIGS. 3 and 4. Figure 3 shows two power converters 16 and 17 and a signal processing LS.
118, 19 etc. were mounted on silicon wafer 1',
A plan view is shown. Here, the power converters 16 and 17 are N-channel type MO8FE whose cross-sectional structure is shown in FIG.
T was used as the main switch.
Ｎチャネ／Ｌ／ＭＯ８ＦＥＴは、Ｐ形基板２０にＮ形エ
ピタキシャル層２２を形成し、Ｐ層によってアイソレー
ションされた領域内に２重拡散型ＭＯ８ＦＥＴを形成し
たものである。ここで２３はＰ形波散層、２４はＮ形の
拡散層で、ソースとなっている。２５はポリシリコンゲ
ートで、シリコンウェーハ２０上に実装されている制御
回路を含むチップ２６により駆動されている。In the N-channel/L/MO8FET, an N-type epitaxial layer 22 is formed on a P-type substrate 20, and a double diffusion type MO8FET is formed in a region isolated by the P-layer. Here, 23 is a P-type diffusion layer, and 24 is an N-type diffusion layer, which serves as a source. 25 is a polysilicon gate, which is driven by a chip 26 including a control circuit mounted on the silicon wafer 20.
第３図において、電力変換器１６の出力電圧は５ｖ、電
力変換器１７の出力電圧は３．３ｖに設計した０本実施
例では、第一の実施例と同様に。In FIG. 3, the output voltage of the power converter 16 is designed to be 5V, and the output voltage of the power converter 17 is designed to be 3.3V. In this embodiment, the output voltage is the same as in the first embodiment.
信号処理ＬＳＩに供給する電力を、実装基板の近くまで
高電圧で送電出来るため、ケーブルの損失を低減できる
。また、５ｖおよび３．３ｖの２つの電圧に対し、同一
のケーブルで送電出来るため、電源配線が簡単になる利
点がある。Since the power supplied to the signal processing LSI can be transmitted at high voltage close to the mounting board, cable loss can be reduced. Furthermore, since power can be transmitted using the same cable for two voltages, 5v and 3.3v, there is an advantage that power supply wiring is simplified.
第三の実施例を第５図、第６図を用いて説明する１本実
施例は、高電圧の駆動用半導体回路装置を実現したもの
である。The third embodiment will be described with reference to FIGS. 5 and 6. This embodiment realizes a high-voltage driving semiconductor circuit device.
第５図において、２７はＰ形基板であり、２８゜２９．
３０は高電圧の駆動回路である。３１は信号処理回路を
含むチップで、フリップ・チップ・ボンディングにより
シリコン基板２７上に実装されている。In FIG. 5, 27 is a P-type substrate, and the angle is 28°29.
30 is a high voltage drive circuit. A chip 31 includes a signal processing circuit, and is mounted on the silicon substrate 27 by flip chip bonding.
第６図は、第５図に示した半導体回路装置のブロック図
である。破線部３１はシフトレジスタ。FIG. 6 is a block diagram of the semiconductor circuit device shown in FIG. 5. The broken line portion 31 is a shift register.
ラッチ回路等を含む信号処理部である。データ入力端子
３４から入力された信号は、クロックにより転送され、
ラッチを通して出力部２８へ伝達される。本実施例では
８ビツトのシフトレジスタおよびラッチを含んでおり、
高耐圧出力部も８回路ある０本発明によれば、回路損失
の大きな高耐圧部を含むシリコンチップ２７は、放熱の
良いパッケージに直接ダイボンディングされているため
、温度上昇は低く抑えられ、従って高信頼性が達成され
る。また、０ＭＯ５で構成されている信号処理部と、高
耐圧ＭＯ８で構成されている出力部が別々のチップに形
成されているため、各々のチップを製造するプロセスが
単純となり、製造歩留りの向上が期待できる。また、信
号処理部と高耐圧部が共存する。従来のモノリシック集
積回路で生じるラッチ・アップの問題が生じない利点も
ある。This is a signal processing section that includes a latch circuit and the like. The signal input from the data input terminal 34 is transferred by the clock,
The signal is transmitted to the output section 28 through the latch. This embodiment includes an 8-bit shift register and latch,
According to the present invention, the silicon chip 27 including the high voltage output section with large circuit loss is directly die-bonded to a package with good heat dissipation, so the temperature rise can be suppressed to a low level. High reliability is achieved. In addition, since the signal processing section made up of 0MO5 and the output section made up of high voltage MO8 are formed on separate chips, the process of manufacturing each chip is simplified and the manufacturing yield is improved. You can expect it. Further, the signal processing section and the high voltage resistance section coexist. Another advantage is that it does not suffer from the latch-up problems encountered with conventional monolithic integrated circuits.
第四の実施例を第７図および第８図を用いて説明する。A fourth embodiment will be explained using FIGS. 7 and 8.
第７図はシリコン基板３８に、駆動能力の大きなレベル
シフト回路４１および駆動回路４３および信号線４４を
形成し、更に信号処理用ＬＳＩ４２等を、フェース・ダ
ウンでフリップ・チップ・ボンディングしたものである
。同図中４６は５Ｖ電源、４７は３．３ｖ電源を供給す
るためのポンディングパッドである。その他の信号系の
入力部は省略しである１回路４１は３．３ｖ系の信号処
理ＬＳＩ４２からの出力を、外部の５ｖ系信号処理系に
伝達するためのレベルシフト回路であり、同時にリード
線等の浮遊容量を高速に充放電可能なように大電流を供
給できるように設計されている。FIG. 7 shows a silicon substrate 38 in which a level shift circuit 41 with a large driving capacity, a drive circuit 43, and a signal line 44 are formed, and further signal processing LSIs 42 and the like are flip-chip bonded face down. . In the figure, 46 is a 5V power supply, and 47 is a bonding pad for supplying a 3.3V power supply. The input section of other signal systems is omitted. 1 circuit 41 is a level shift circuit for transmitting the output from the 3.3V signal processing LSI 42 to the external 5V signal processing system, and at the same time, the lead wire It is designed to supply a large current so that stray capacitance such as batteries can be charged and discharged at high speed.
第８図（ａ）はレベルシフト回路図であるが。FIG. 8(a) is a level shift circuit diagram.
４８はＮチャネルＭＯ５ＦＥＴ、４９はＰチャネルＭＯ
８ＦＥＴを表わしている。入力端子５０に３．３ｖ系の
出力を印加し、出力端子５２から５Ｖ系を駆動する。48 is N-channel MO5FET, 49 is P-channel MO
It represents 8FET. A 3.3V system output is applied to the input terminal 50, and a 5V system is driven from the output terminal 52.
第７図の回路４３は信号線を駆動するための回路で、や
はり信号線容量、信号処理ＬＳＩの入力容量等を高速に
充放電可能なように、駆動能力を大きくしである。The circuit 43 in FIG. 7 is a circuit for driving a signal line, and is designed to have a large driving capacity so that the signal line capacitance, the input capacitance of the signal processing LSI, etc. can be charged and discharged at high speed.
第８図（ｂ）は駆動回路図で、５５はＮチャネルＭＯ８
ＦＥＴ、５６はＰチャネルＭＯ８ＦＥＴである。FIG. 8(b) is a drive circuit diagram, and 55 is an N-channel MO8
FET 56 is a P-channel MO8FET.
以上述べたように、本発明によれば、駆動能力の優れた
回路と信号処理ＬＳＩを別々なプロセスで製作できるた
め、製作プロセスの単純化が可能となる。また、駆動能
力の優れた素子をチップ間のインターフェイスに用いて
いるため、高速なシステムが実現できる。As described above, according to the present invention, a circuit with excellent driving ability and a signal processing LSI can be manufactured in separate processes, so that the manufacturing process can be simplified. Furthermore, since elements with excellent driving performance are used as interfaces between chips, a high-speed system can be realized.
第五の実施例を第９図、第１０図を用いて説明する。A fifth embodiment will be explained using FIGS. 9 and 10.
第９図は電力用ＭＯ８ＦＥＴチップ５９の上に、信号処
理回路を含むチップ６０をボンディングしたものである
。電力用ＭＯ８ＦＥＴは、電力損失が大きいため、放熱
の良いパッケージにマウントされる。しかし、信号処理
回路は低消費電力なので、放熱については考慮する必要
が無く、従って電力用ＭＯＳＦＥＴ上にボンディング可
能である。In FIG. 9, a chip 60 including a signal processing circuit is bonded onto a power MO8FET chip 59. MO8FET for power has large power loss, so it is mounted in a package with good heat dissipation. However, since the signal processing circuit consumes low power, there is no need to consider heat radiation, and therefore it can be bonded onto the power MOSFET.
第１０図は本発明の実施例である半導体回路装置のブロ
ック図である。５９はＮチャネルＭＯ３ＦＩＥＴ、７２
は電源端子である。ＮチャネルＭＯ５ＦＥＴはソースフ
ォロアで用いられるため、十分低損失とするためにはゲ
ート、ソース間電位を十分に大きくする必要がある。従
って、本実施例ではチャージポンプ回路７０によって、
ドレイン電圧である電源電圧以上の電圧を発生させて、
ゲートに印加している。７１は端子６６と端子６７に接
続される負荷の状態を監視するための回路で、負荷開放
および過電流検出回路を含んでｌる。同図中破線部分の
回路６０のチップが電力用ＭＯＳＦＥＴ上にボンディン
グされている１本実施例においても、電力用ＭＯ８ＦＥ
Ｔと信号処理回路を含むチップが別々のプロセスで製作
されるため、プロセスの簡単化が可能となる。FIG. 10 is a block diagram of a semiconductor circuit device according to an embodiment of the present invention. 59 is N-channel MO3FIET, 72
is the power terminal. Since the N-channel MO5FET is used as a source follower, it is necessary to make the potential between the gate and the source sufficiently large in order to achieve sufficiently low loss. Therefore, in this embodiment, the charge pump circuit 70
By generating a voltage higher than the power supply voltage, which is the drain voltage,
Applied to the gate. Reference numeral 71 denotes a circuit for monitoring the state of the load connected to the terminals 66 and 67, and includes a load release and overcurrent detection circuit. In this embodiment, the chip of the circuit 60 indicated by the broken line in the figure is bonded onto the power MOSFET.
Since the chips including the T and the signal processing circuit are manufactured in separate processes, the process can be simplified.
本発明によれば、駆動能力の大きな素子および回路と信
号処理系の回路が別々の製作プロセスで実現できるため
、製作プロセスの単純化と最適化が容易となる。従って
歩留り向上、低コスト化の利点がある。また、放熱が必
要な回路を、半導体基板に形成し、熱放散の良いパッケ
ージにマウントできるため、実装密度を高めることがで
きる。According to the present invention, elements and circuits with large driving capacity and signal processing circuits can be realized in separate manufacturing processes, making it easy to simplify and optimize the manufacturing process. Therefore, there are advantages of improved yield and reduced cost. Furthermore, since circuits that require heat dissipation can be formed on a semiconductor substrate and mounted in a package with good heat dissipation, packaging density can be increased.
更に、出力部およびチップ間のインターフェイスに駆動
能力の大きな回路を容易に用いることが可能なために、
高速のシステムが構成できる効果がある。すなわち、本
発明の半導体回路装置は、高速、高密度、高信頼性のシ
ステム実現に効果がある。Furthermore, since it is possible to easily use circuits with large driving capacity for the output section and the interface between chips,
This has the effect of configuring a high-speed system. That is, the semiconductor circuit device of the present invention is effective in realizing a high-speed, high-density, and highly reliable system.
第１図は本発明の第一の実施例の斜視図、第２図は電源
部の回路ブロック図、第３図は第二の実施例の平面図、
第４図は電力用ＭＯ８ＦＥＴ部分の断面図、第５図は第
三の実施例の斜視図、第６図はそのブロック図、第７図
は第四の実施例を示す斜視図、第８図はそのレベルシフ
トおよび駆動回路図、第９図は第五の実施例の平面図、
第１０図はその回路ブロック図である。
１・・・シリコン基板、２・・・電力用ＭＯ３ＦＥＴ、
４・・・信号処理ＬＳＩチップ、８・・・電源配線、１
６・・・電力変換器、４１・・・レベルシフト回路、４
３・・・駆動回路、５９・・・電力用ＭＯ８ＦＥＴ、６
ｏ・・・信号処理回路を含むチップ、７０・・・チャー
ジポンプ目薬１ 図
第３図
芥５１２１
第 ム （２１
乎′８図
（α） （ｂ）′ｆ、９図
第１０１２１
夙を回）トFIG. 1 is a perspective view of the first embodiment of the present invention, FIG. 2 is a circuit block diagram of the power supply section, and FIG. 3 is a plan view of the second embodiment.
FIG. 4 is a sectional view of the power MO8FET part, FIG. 5 is a perspective view of the third embodiment, FIG. 6 is a block diagram thereof, FIG. 7 is a perspective view of the fourth embodiment, and FIG. 8 9 is a level shift and drive circuit diagram thereof, and FIG. 9 is a plan view of the fifth embodiment.
FIG. 10 is a circuit block diagram thereof. 1... Silicon substrate, 2... MO3FET for power,
4... Signal processing LSI chip, 8... Power supply wiring, 1
6... Power converter, 41... Level shift circuit, 4
3... Drive circuit, 59... MO8FET for power, 6
o...Chip including signal processing circuit, 70...Charge pump eye drops 1 Figure 3, 5121 (21 乎'8 (α) (b)'f, 9, Figure 10121) to
Claims (1)
体集積回路チップから成る半導体回路装置において、該
半導体チップが前記半導体基体上に実装されていること
を特徴とする半導体回路装置。 ２、上記半導体基体に形成された能動素子が、大電流の
ＭＯＳＦＥＴから成つていることを特徴とする請求範囲
第１項記載の半導体回路装置。 ３、上記半導体基体に形成された能動素子が、高電圧素
子を含むことを特徴とする請求範囲第１項記載の半導体
回路装置。 ４、上記半導体基体に形成された能動素子を前記半導体
集積回路チップ間の信号の伝達経路の一部に用いること
を特徴とする請求範囲第１項記載の半導体回路装置。 ５、上記半導体基体に形成された能動素子を、前記半導
体集積回路チップの信号出力部に接続して用いることを
特徴とする請求範囲第１項記載の半導体回路装置。 ６、上記半導体基体に形成された能動素子の一部が、前
記半導体集積回路チップに供給する電力を制御するため
の電力変換器の一部を構成していることを特徴とする、
請求範囲第１項記載の半導体回路装置。[Claims] 1. A semiconductor circuit device comprising an active element and wiring formed on a semiconductor substrate and a semiconductor integrated circuit chip, characterized in that the semiconductor chip is mounted on the semiconductor substrate. Device. 2. The semiconductor circuit device according to claim 1, wherein the active element formed on the semiconductor substrate is a large current MOSFET. 3. The semiconductor circuit device according to claim 1, wherein the active element formed on the semiconductor substrate includes a high voltage element. 4. The semiconductor circuit device according to claim 1, wherein the active element formed on the semiconductor substrate is used as part of a signal transmission path between the semiconductor integrated circuit chips. 5. The semiconductor circuit device according to claim 1, wherein the active element formed on the semiconductor substrate is connected to a signal output section of the semiconductor integrated circuit chip. 6. A part of the active element formed on the semiconductor substrate constitutes a part of a power converter for controlling power supplied to the semiconductor integrated circuit chip.
A semiconductor circuit device according to claim 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62275810A JPH01120046A (en) | 1987-11-02 | 1987-11-02 | Semiconductor circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62275810A JPH01120046A (en) | 1987-11-02 | 1987-11-02 | Semiconductor circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01120046A true JPH01120046A (en) | 1989-05-12 |
Family
ID=17560731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62275810A Pending JPH01120046A (en) | 1987-11-02 | 1987-11-02 | Semiconductor circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01120046A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5434453A (en) * | 1991-04-26 | 1995-07-18 | Hitachi, Ltd. | Semiconductor integrated circuit device and computer system using the same |
| WO2006039048A3 (en) * | 2004-09-30 | 2006-08-10 | Intel Corp | An apparatus and method for multi-phase transformers |
| US7504808B2 (en) | 2005-06-30 | 2009-03-17 | Intel Corporation | Multiphase transformer for a multiphase DC-DC converter |
-
1987
- 1987-11-02 JP JP62275810A patent/JPH01120046A/en active Pending
Cited By (5)
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|---|---|---|---|---|
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| WO2006039048A3 (en) * | 2004-09-30 | 2006-08-10 | Intel Corp | An apparatus and method for multi-phase transformers |
| US7315463B2 (en) | 2004-09-30 | 2008-01-01 | Intel Corporation | Apparatus and method for multi-phase transformers |
| US7504808B2 (en) | 2005-06-30 | 2009-03-17 | Intel Corporation | Multiphase transformer for a multiphase DC-DC converter |
| US8358112B2 (en) | 2005-06-30 | 2013-01-22 | Intel Corporation | Multiphase transformer for a multiphase DC-DC converter |
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