JPH01119985A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体記憶装置に関し、特にワード線の遅延
時間が大きい場合の動作を安定化させる回路を備えた半
導体記憶装置に関するものである。

〔従来の技術〕

半導体記憶装置では、大容量化に伴って配線幅も微細化
されるため、配線抵抗による信号の遅延が問題となって
きている。すなわち、この遅延は。

メモリ・アレーと周辺回路の動作速度の不整合による誤
動作となって現れる。特にワード線では。

ワード線電圧が充分に立ち上る前に読み出し動作が開始
されると、メモリセルの信号がデータ線に伝達されない
まま読み出すので誤読み出しの原因となる。そこで従来
特開昭５９−１８５０８９に記載されているように、ワ
ード線信号の立上りを検出して。

その検出出力によりデータ線の電圧を検知・増幅するよ
うにした。このワード線信号立上り検出回路は、ワード
線とほぼ同一の時定数を有するダミー線に、ワード線が
選択されると同時に駆動パルスを印加し、そのダミー線
の電圧が充分に立ち上がったところを検出する回路であ
り、この検出出力によりセンスアンプを起動するため、
ワード線信号の立上りの途中でセンスアンプの増幅動作
が開始されることなく１選択されたワード線に対応する
メモリセルの信号が各データ線に充分に印加された後に
増幅がなされる。したがって誤読み出しが生じることは
なく、また不必要にセンスアンプ起動タイミングを遅ら
せることもないので高速のメモリ動作が可能となる。

〔発明が解決しようとする問題点〕

しかし上記従来技術では、ワード線信号の立上りを検出
するためのダミー線が断線した場合、センスアンプを起
動する信号が発生されないため。

全くメモリ動作をしなくなる。すなわちダミー線の断線
以外に全く不良がなくても、そのチップは全く動作しな
いことになる。ダミー線はワード線とほぼ同一の時定数
をもった配線とするため通常ワード線とほぼ同一の形状
とされるため、配線幅はワード線と同様細くなり、断線
の破率は非常に高いものとなる。このことは、メモリの
開発段階において、メモリの不良解析、例えばワード線
やデータ線等の仕上り状況を見ることを、困難なものと
し、メモリの開発を遅らせることになる。またメモリの
量産期においてはワード線、データ線あるいはメモリセ
ル等はプロセス加工や異物による不良が多く、メモリの
生産歩留りは低いのが通常であるが、これに加え、ダミ
ー線の断線による不良が加わるため、さらに生産性が低
下するという問題があった。

本発明の目的は、このような従来の問題点を改善し、ダ
ミー線が断線していてもメモリ動作を行なわせ、開発段
階の不良解析や救済技術による生産性の向上を可能とす
る半導体記憶装置を提供することにある。

〔問題点を解決するための手段〕

上記目的は、センスアンプの駆動信号を、ワード線信号
の立上りを検出する検出回路の出力だけで発生するので
はなく、ワード線駆動信号を断線等のプロセス加工によ
る不良が比較的発生しにくい遅延回路により一定時間遅
延させた信号と上記検出出力との論理和で出力させるこ
とにより達成される。上記ワード線駆動信号の遅延信号
は通常動作、すなわちダミー線の断線等がない状態にお
いては、検出出力より遅いタイミングで発生させる。

また上記目的は、ダミー線に予備を設けておき。

ダミー線が断線した場合予備のダミー時に置き換えるこ
とにより達成される。

〔作用〕

上述の如き構成によれば１通常動作状態では、従来と同
様ワード線信号の立上り検出回路の検出出力により、セ
ンスアンプが起動されるため、ワード線信号の立上りの
途中でセンスアンプの増幅動作が開始されることがなく
、誤読み出しが生じない。また不必要にセンスアンプ起
動タイミングを遅らせることもないので高速なアクセス
時間をもつメモリチップを提供することができる。一方
ダミー線が断線し、検出回路の検出出力が出力されない
場合、ワード線駆動信号の遅延信号によりセンスアンプ
が起動されるため、メモリを動作させることができる。

この場合多少アクセス時間は遅くなるが、開発段階の不
良解析は充分行うことができ、開発時間の短縮をはかる
ことができる。

また通常メモリは加工ばらつきによりアクセス時間がば
らつくため１通常３種類程度のアクセス時間に選別され
出荷されるため、たとえ最高速のメモリを提供できなく
とも１つランクの下がったアクセス時間をもつメモリと
して使用することができ、全体と生産性を上げることが
できる。

また上記第２の手段を用いれば、たとえ１本のダミー線
が断線したとしても、予備のダミー線により、ワード線
信号の立上りを検出することができ、誤読み出しを防止
できるとともに、不必要にセンスアンプ起動タイミング
を遅らせることもないので高速なアクセス時間をもつメ
モリを提供できる。また開発段階における不良解析を行
え、さらに量産期における生産性の向上もはかることが
できる。

〔実施例〕

以下本発明を実施例により説明する。

第１図は、本発明の一実施例を示す半導体記憶装置の回
路図である。同図において１ＭＣは１つのＭＯＳＦＥＴ
と１つのキャパシタで構成されるメモリセルで、ワード
線Ｗｔ、Ｗｚ及びデータ線Ｄ　ｓ　、　Ｄ　ｓ　。

Ｄｎ、Ｄ。に接続されている。ＳＡはデータ線対（Ｄｚ
、Ｄｔなど）にメモリセルから出力された微小信号を増
幅するセンスアンプで、ＭＯ５ＦＥＴＱｚにより共通ソ
ース線Ｃ８を低電位にすることにより駆動され、増幅動
作を行う、Ｉｌｏ、Ｉｌｏは共通入出力線で、Ｙデコー
ダ（図示せず）の出力ＹＤＥＣにより、複数あるデータ
線対の１対が選択され、選択されたデータ線対の信号が
共通入出力線Ｉ１０．Ｉ１０に出力され、各種回路を経
てチップ外部にデータ出力として取り出される。

ＸＤはＸデコーダで、Ｘアドレス信号ＡＸｉにより複数
あるワード線のうち１本を選択し、ワード線駆動信号φ
８のタイミングで選択ワード線にパルスを印加する。ま
たワード線（Ｗｚ、Ｗｘなど）とほぼ同一の時定数を有
するダミー線ＤＷにも同時にパルスが印加される。信号
φ１はメモリの読み出し動作が終了した後、高電位にさ
れ、ワード線Ｗ　！、　Ｗ　ｚおよびダミー線ＤＷを低
電位に放電し。

メモリセルの情報を格納するとともに、ワード線および
ダミー線を待機状態とするためのものである。

また同図においてＤＣＴはダミー線の電圧が充分に立上
ったところを検出する検出回路で、検出出力φａを出力
する。この検出回路は１例えば第２図に示すようなＣＭ
ＯＳインバータで構成することができる。

Ｄ　Ｌ　Ｙは遅延回路で、ワード線駆動信号φ８を一定
時間遅延させた信号φＸＤを出力する。この遅延回路と
して（よ、ＣＭＯＳインバータの縦続接続で構成しても
よいが、第３図に示すような抵抗Ｒと容ｉｃで遅延時間
を決定するような回路を用いてもよい。このφＸＤは通
常動作、すなわちφａが正常に出力されている場合は、
φａの方が早く立ち上がるように遅延時間を設定してお
く。

ＬＯＧは、信号φａ及びφｘｏのうち早く立ち上がった
方のタイミングで、　ＭＯＳＦＥＴ　Ｑｌの駆動信号φ
Ｓを出力する論理回路で１例えば第４図に示すような論
理回路で実現できる。

このように構成することにより、ダミー線ＤＷが正常に
動作する場合、信号φａのタイミングによりφＳが出力
され、センスアンプが駆動される。

したがって従来と同様にワード線信号の立上りの途中で
センスアンプの増幅動作が開始されることはなく、選択
されたワード線に対応するメモリセルの信号が各データ
線に充分に印加された後に増幅がなされる。したがって
誤読み出しが生じることはなく、また不必要にセンスア
ンプ起動タイミングを遅らせることもないので高速のメ
モリ動作が可能となる。一方ダミー線ＤＷが断続した場
合、信号φ８は出力されないため、信号φＸＤのタイミ
ングでφＳが出力される。この場合φｘｏはφユより遅
く立ち上がるように遅延時間が設定されているので、ワ
ード線が充分に立上る前にセンスアンプが増幅動作を開
始することはない。また従来のようにダミー線ＤＷが断
線すると、信号φ５が出力されないというようなことは
なく、φＸＤによりφＳを出力させることにより、セン
スアンプを動作させることができ、メモリ動作を行わせ
ることができる。

なお第１図で示した実施例では、データ線に参照信号を
出力する参照信号発生回路、データ線対をあらかじめ所
定の電位に充電する充電回路、あるいは対となるデータ
線対のうち高電位側のデータ線の電位を例えば電源電圧
Ｖｃｃまで昇圧する昇圧回路などは省略して示したが、
実際にはこれらの回路が設けられることは言うまでもな
い。

第５図は１本発明の他の実施例を示す半導体記憶装置の
回路図で、前記第２の手段に゛よる実施例を示す。同図
においてＭＡは第１図と同じメモリアレ一部を示す。第
５図では、第１図と異なり、ダミー線ＤＷＩの予備とし
てダミー線ＤＷｚを設けたことに特徴がある。正常状態
においては、ダミー１ＩＡＤ　Ｗ　ｔにパルスが印加さ
れ、その電圧を検出回路Ｄ　ＣＴ　ｓにより検出し、検
出出力φａ１を出力する。これにより信号ψ３を出力し
、センスアンプを駆動する。一方ダミー線ＤＷ　ｌが断
線した場合は、予備のダミー線ＤＷ２にパルスを印加す
るようにし、この電圧を検出回路Ｄ　ＣＴ　２により検
出し、検出出力φａ２を出力する。これにより信号φＳ
を出力し、センスアンプを駆動する。なおＬＯＧは信号
φａ１及びφ＆２のいずれか立ち上がった方の信号のタ
イミングで信号φＳを出力する回路で、第１図に示した
論理回路ＬＯＧと同様、例えば第４図に示した回路で構
成できる。

本実施例によれば、ダミー線ＤＷｚが断線しても、予備
のダミー線ＤＷｚによりワード線信号の立上りを検出す
ることができ、誤読み出しのない安定なしかも高速なメ
モリ動作が可能になるとともに、開発段階における不良
解析も容易に行え。

また生産性の向上もはかることができる。

なお第５図において、ダミーＩａＤＷ１　を予備のダミ
ー線ＤＷ２に置き換えることは、ワード線の欠陥救済に
用いられているレーザフユーズや電気フユーズを用いる
ことで容易に行える。例えば、第６図に示すような回路
構成が考えられる。同図においてＲは高抵抗、Ｆはレー
ザフユーズであり、フユーズが切離されない状態では、
ノードＮは充分に高電位とすることができ、したがって
、ダミー線ＤＷＩにパルスを印加するＭＯＳＦＥＴ　Ｑ
ｏｚのゲート電位は高電位となり、ＤＷｘにパルスが印
加される。一方ＤＷＺに接続されたＭＯＳＦＥＴ　ＱＤ
２のゲート電位は低電位となっており、パルスは印加さ
れない、フユーズＦを切断した場合、逆にノードＮは高
抵抗Ｒにより低電位となり、Ｑｏ工のゲート電位は低電
位に、ＱＤ２のゲート電位は高電位となり、ＤＷ２にパ
ルスが印加される。またＤＷｔが切断したことはメモリ
が全く動作しないことから容易に検出できる。

なお第５図で示した実施例においては、ＤＷｌ及びＤＷ
２のいずれかにパルスが印加される構成について述べた
が、常時ＤＷｚ及びＤＷ２の両方にパルスが印加される
構成でも、前記した効果が得られることは言うまでもな
い。この場合第６図で示したフユーズを用いた選択回路
が不必要となり。

Ｘデコーダの構成が容易になる。また第１図と第５図で
示した構成を組み合せることも可能である。

〔発明の効果〕

以上述べたように、本発明によれば、ワード線の遅延に
よる誤読み出しを防止でき、かつ開発段階における不正
解析も容易に行なえ、さらに生産性の向上をはかること
ができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す半導体記憶装置の回路
図、第２図は本発明の一実施例を示すワード線信号の立
上り検出回路の回路図、第３図は遅延回路の回路図、第
４図は本発明の一実施例を示す論理回路の回路図、第５
図は本発明′の他の一実施例を示す半導体記憶装置の回
路図、第６図は本発明の一実施例を示すダミー線の選択
回路図である。 ＭＡ・・・メモリアレー、ＳＡ・・・センスアンプ、Ｗ
ｌ。 Ｗ２・・・ワード線、Ｄ　Ｗ　ｒ　Ｄ　Ｗ　Ｌ　Ｉ　Ｄ
　Ｗ　２・・・ダミー線、φＸ・・・ワード線駆動信号
、ＤＣＴ、ＤＣＴ工、ＤＣＴ２・・・検出回路、ＤＬＹ
・・・遅延回路、ＬＯＧ・・・論理回第　ｌＩ２１ Ｗ＋ｙｌｘつ−Ｙ妹 ＬＱＩ１３　　冑逢目秀 第２図 茅３１￥１ 芥４図 第　５　図 ”’　＆；把口許 ）０Ｔ２ 第　ら　図

Claims (1)

1. 【特許請求の範囲】 １、複数のデータ線群とワード線群、前記データ線とワ
   ード線の交点に配置されたメモリセルを有し、前記メモ
   リセルの信号が伝達された前記データ線の電圧を検知・
   増幅する検知増幅手段を有する半導体記憶装置において
   、上記ワード線信号の立ち上がりを検出する検出回路の
   出力と、上記ワード線を駆動する信号を遅延回路により
   遅延させた信号とのいずれか早い方により上記検知増幅
   手段を動作させる回路を具備することを特徴とする半導
   体記憶装置。 ２、前記ワード線信号立上り検出回路は前記ワード線と
   ほぼ同一の時定数を有し、前記ワード線と同時に駆動さ
   れるダミー線の電圧の立上りを検出することを特徴とす
   る特許請求の範囲第１項記載の半導体記憶装置。 ３、複数のデータ線群とワード線群、前記データ線とワ
   ード線の交点に配置されたメモリセル、前記メモリセル
   の信号が伝達された前記データ線の電圧を検知・増幅す
   る検知増幅手段を有し、上記ワード線信号の立ち上がり
   を検出し、検出出力により上記検知増幅手段を動作させ
   る検出回路を有する半導体記憶装置において、前記検出
   回路に予備の回路を設け、任意に置換できるようにした
   ことを特徴とする半導体記憶装置。