JPH01101652A - Ｖｌｓｉシステムの構成を確立するための方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ この発明は、冗長性を存するものとして実現されたシス
トリックなＶＬＳ　Ｉシステムの検査コンパティブルで
広範囲に欠陥許容性の構成（コンフィギユレーシヨン）
を確立するための方法および　　　１装置に関するもの
である。

〔従来の技術） たとえばＬＡＩ　（大面積集積）またはＷＳＩ（ウェー
ハ規模集積）のような大面積の欠陥許容性のＶＬＳ　Ｉ
集積回路は１０６を越える非常に多数　　　・のトラン
ジスタを有するシステムの集積のために寄与する。これ
らのシステムは実証されたＣＭＯＳテクノロジーで設計
され、また現在既に、将来のサブミクロンテクノロジー
により初めて意のままになる規模に到達する（これにつ
いてはラマハ−（Ｒａｍａｃｈｅｒ）博士の出版物“欠
陥許容性のＶＬＳｌ／ＷＳＩシステムに対するコストル
オリエンテッドな冗長性モデル（Ａ　Ｃｏ５ｔ　０ｒｉ
ｅｎｔｅｄ　Ｒｅｄｕｎｄａ＋ｃｙ　Ｍｏｄｅｌ　Ｆｏ
ｒ　Ｄｅｔｅｃｔ−Ｔｏｒｅｒａｎｔ　ＶＬＳＩ／ＷＳ
Ｉ−３ｙｓｔｅｗｓ）　、アダムーヒルガ−（八ｄａｍ
　Ｈｉｌｇｅｒ）、イールドのための設計に関する研究
会会報（Ｐｒｏｃ、　ｏｆ　ｔｈｅｗｏｒｋｓｈｏｐ　
ｏｎ　ｔｈｅ　ｄｅｓｉｇｎｉｎｇ　ｆｏｒ　ｙｉｅｌ
ｄ）　１１９８８年１月を参照）。その際に構成アルゴ
リズムおよび構成手順は、予め定められた機能（たとえ
ばアルゴリズムまたは命令の列）が構成された集合で実
行可能であるように、冗長性を有するものとして実現さ
れた機能モジュールの１つの集合から機能しているモジ
ュールの１つの部分集合を見（すけ出し、また接続を能
動化する課題を有する。

冗長性のある実行のための前提条件は、アーキテクチユ
アが高度の規則性を有するシステムのなかでのみそれが
実現され得ることである。シストリシフなフィールドは
ここに非常に良く適している。

１つの二次元のジストリ・ンクなフィールド上の写像を
許すアルゴリズムはたとえばマトリックス−マトリック
ス乗算である。大面積のモノリシックな集積のためには
、下記のことに努めなければならない。

ａ）欠陥許容性、すなわち構成手順のハードウェア実現
のなかで生ずる欠陥が全システムの構成可能性を妨げな
いこと、 ｂ）検査コンパティビリティ、すなわち冗長性でない設
計に対して必要なシステム検査が冗長性を有するものと
して実現されたシステムに対してハードウェアの追加費
用なしに使用可能であり、前記の欠陥を見付は出し、ま
た１つの新しい構成を能動化すること、 Ｃ）最小のハードウェア必要量。

一次元フイールドに対しては１つの有効なアルゴリズム
が米国電気電子学会雑誌、ソリッドステート（ＩＥＥＩ
！　Ｊ、　５ｏｌｉｄ　５ｔａｔｅ）　　、第５Ｃ−１
３ｔ’。

第３号１１９７８年６月のアウプソン（Ａｕｂｕｓｓｏ
ｎ）およびキャット（Ｃａｔｔ）“ウェーハ規模集積−
故障許容一手１１１１ｊ（Ｗａｔｅｒ　５ｃａｌｅ　Ｉ
ｎｔ＋４ｒａｔｉｏｎ−Ｆａｕｌｔ−Ｔｏｌｅｒａｎｔ
　Ｐｒｏｃｅｄｕｒｅ）″に記載されている。その他の
論文としてジェイ、エイチ、キム（Ｊ、Ｈ，Ｋｉｍ）、
ニス、エム、レディ（ＳＭ、Ｒｅｄｄｙ）“容易に検査
可能かつ再構成可能なＶＬＳ　Ｉプロセッサアレー（Ｏ
ｎ　ｔｈｅｄｅｓｉｇｎ　ｏｆ　ｅａｓＨｙ　ｔｅｓｔ
ａｂｌｅ　ａｎｄ　ｒｅｃｏｎｆｉｇｕｒａｂｌｅＶＬ
ＳＩ　ｐｒｏｃｅｓｓｏｒ　ａｒｒａｙｓ）”、イール
ドのための設計に関する研究会（Ｗｏｒｋｓｈｏｐ　ｏ
ｎ　ｄｅｓｉｇｎｉｎｇ　ｆｏｒＹｉｅｌｄ）　、オッ
クスフォード１１９８８年があるが、そこに記載されて
いる方法はａ）検査コンパティビリティ、ｂ）欠陥許容
性およびＣ）最小のハードウェア必要量の要求条件を非
常に制湿されてしか満足しない、エム、サミ（Ｍ、Ｓａ
ｍ＋）およびアール、ステファネリ（Ｒ，５ｔｅｆｆａ
ｎｅｌｌｉ）の論文“ＶＬＳ　Ｉプロセッシングアレー
に対する認識アーキテクチュア（Ｒｅｃｏｎｆｉｇｕｒ
ａｔｉｏｎ　Ａｒｃｈｉｔｅｃｔｕｒｅｓｆｏｒ　ＶＬ
ＳＩ　Ｐｒｏｃｅｓｓｉｎｇ　Ａｒｒａｙｓ）　’　、
米国電気電子学会論文集（Ｐｒｏｃ、　ｏｆ　ＩＥＥＥ
）　１１９８６年５月、第７１２〜７２２頁には大面積
モノリシック集積が記載されているが、そこに記載され
ている方法は欠陥許容性、検査コンパティビリティおよ
び最小のハードウェア必要量の３つのすべての要求条件
を全く満足しない。

シストリックなフィールドはその規則性に基づいて冗長
性システム設計に非常に良く通している。

１つの有効な構成アルゴリズムは前記のアウプソン（Ａ
ｕｂｕｓｓｏｎ）およびキャット（Ｃａｔｔ）の論文に
記載されているが、そこに記載されている方法は一次元
のシストリックなフィールドにしか適用可能でない。ａ
）欠陥許容性、ｂ）検査コンパティビリティおよびＣ）
最小のハードウェア必要量の特性を有する二次元のシス
トリックなフィールドに対する１つの構成手順はこれら
の論文からは導き出され得ない。

〔発明が解決しようとする課題〕

本発明の課題は、冗長性を有するものとして実現された
シストリックなＶＬＳＩシステムに対する構成のための
方法および装置であって、ａ）欠陥許容性、ｂ）検査コ
ンパティビリティおよびＣ）ハードウェア必要量の条件
を満足する方法および装置を提供することである。

〔課題を解決するための手段〕

この課題は、本発明によれば、請求項１の特徴部分に記
載の方法および請求項６の特徴部分に記載の装置によっ
て解決される。

本発明の実施例、特にＶＬＳ　Ｉシステムの構成は請求
項２〜５．７〜１９に示されており、またそこで−暦詳
細に説明される。

ＶＬＳ　Ｉシステムの構成のための方法（構成アルゴリ
ズム）はマトリックス−マトリックス乗算に関係するの
で、利点として、シストリンクなフィールドの個々のモ
ジュールが簡単な構造であるという利点が生ずるが、そ
れにもかかわらずここに完全な一般性においてシストリ
ックなフィールドの構成および検査に伴う問題が認識さ
れ得る。

従って、ここに提案される構成アルゴリズムはたとえば
ＲＩＳＣプロセッサの二次元フィールドに制限なしに転
用可能である。その場合、このようなＬＡＩ／ＷＳ！シ
ステムの設計は一般的およびインテリジェントなパター
ン処理の範囲からの十分に大きい量のアルゴリズムのシ
ストリックな写像に集中し得る（言語および画像処理）
。

〔実施例〕

以下、図面に示されている実施例により本発明を一層詳
細に説明する。

冗長性を有するものとして実現されたシストリックなＶ
ＬＳＩシステムに対する検査コンパティブルで広範囲に
欠陥許容性の構成を確立するための装置は、第１図によ
れば、行および列のなかに配置された総計Ｎ′個のモジ
ュールから成るＶＬＳＴシステムＶと、検査シーケンス
制御部ＴＣと、検査ビット発生器ＴＢＧと、評価ユニッ
トＡＥと、セレクターピット発生器ＳＧとを含んでいる
。すべての検査過程の進行を制御し、−組のセレクター
ピットをセレクターピット発生器ＳＧを介して出力し、
また最後に行ごとにモジュールを検査過程の間にスイッ
チオンまたはスイッチオフする検査シーケンス制御部Ｔ
Ｃは一方ではセレクターピット発生器ＳＧと接続されて
おり、他方では行ごとに、第１図中にはシステムの両側
におけるスイッチにより概略を示されておりまた第５図
で一層詳細に説明されるＶＬＳ　Ｉシステムの制御入力
端と接続されている。その際に各１つのセレクターピン
トはＶＬＳ　Ｉシステムの１つの列のなかのモジュール
をその０／１占有状態に相応してスイッチオンまたはス
イッチオフし、またＶＬＳ　Ｉシステムの制御入力端に
おける゛イネーブル°゛信号により所望の行のなかのモ
ジュールが能動化される。

入力変数を供給するための検査ビット発生器ＴＢＧは行
ごとにＶＬＳ　Ｉシステム■の入力端と接続されており
、他方において入力変数からの実行さた計算操作の結果
を検査するための評価ユニットは行ごとにＶＬＳ　Ｉシ
ステムの出力端と接続されている。

ここで使用されるＶＬＳ　Ｉシステムの大きさは８×ｌ
Ｏモジユールであり、その際に予定されているマトリッ
クス−マトリックス乗算は８×８モジユールのみを必要
とする。冗長性を有するものとして実現された大きな数
、この場合には１０個のモジュールから、機能する特定
の数、この場合には８個のモジュールを１つの所望のシ
ステムにまとめるためには、下記の２つの過程が必要で
ある。

ａ）８アウトオブ１０のモジュールの各任意の組み合わ
せに対して出力データに対する１つの導線網を構成する
過程。

ｂ）検査ビット発生器からの論理的入力変数により表さ
れる検査パターンの入力と、評価ユニットＡＥのなかで
の出力変数により表される出カバターンの評価とにより
このような各構成を検査する過程。

冗長性を有するものとして実現されたシストリックなＶ
ＬＳ　Ｉシステムの検査コンパティブルで広範囲に欠陥
許容性の構成を確立するための方法では先ず個々のモジ
ュールの行ごとの検査が行われる。セレクターピット発
生器ＳＧとＶＬＳＩシステムの制御入力端における“イ
ネーブル”信号とを用いて１つの行のなかの個々のモジ
ュールがセレクターピットの０７１占有状態に相応して
機能可能または機能不可能にスイッチングされる。

予め定められた場合にはその際にそれぞれ行ごとに１０
個のモジュールから８個のモジュールが作動状態にとど
まる。個々のモジュールの能動化の後にＡおよびＢ入力
変数が先ずＶＬＳ　Ｉシステムの入力端における第１の
行に与えられる。

実行された計算操作、この場合には入力変数の乗算の結
果はＶＬＳ　ｒシステムの出力端からそれぞれ行ごとに
取り出され、また１つの評価ユニッ）ＡＥに供給される
。実行された計算操作の負の結果の際には、その行に対
してセレクターピットの１つの新しい０／１占有状態が
セレクターピット発生器ＳＧから発生され、また計算操
作の実行のためにこの場合には１０個のモジュールから
の８個のモジュールの新しい選択が選ばれる。この検査
過程は１１つの行のなかのモジュールの８７ウトオブ１
０構成のすべての４５の可能性が見出されるまで、もし
くは実行された計算操作の際に１つの正の結果を与える
１つの構成が見出されるまで何度も繰り返される。この
ために使用されたセレクターピットは、第５図で説明さ
れる制御論理部のなかに記憶される。続いて、上記の過
程の実行のもとにＶＬＳ　Ｉシステムの第２、第３およ
びすべての他のモジュールが検査される。

予定される計算操作はｉ、に−１ないしＮに対義されて
いるマトリックス−マトリックス乗算であり、この場合
、ａｔｊおよびｂｊｋは計算操作に対する入力変数を、
またＣ１７、は出力変数を表す。

第１の行のなかのモジュールを検査するため、これから
入力変数に対して下記の組み合わせが生ずる。

ａｌ　−ｂ＋　＋　　ａｔ　　’ｂｔ＋　　”’ａ＋　
　・ｂｓここでａｌ　＝　（ａ＋＋、　　”＋２＋　”
’ａｌｌ＋）、ｂ＋　　＝　（ｂｔｔ、ｂｔｔ、　　・
・・ｂｅｔ）、ｂｚ＝（ｂ＋□、　　ｂｔ□、・・・ｂ
ｅｇ）、ｂｓ　−（ｂｔｔ、　　ｂｚｔ、　−ｂｓｓ）
。

出力変数として第１の行に対しては Ｃ＋　＝　（Ｃ＋＋、Ｃ＋ｔ＊　”’Ｃａｔ）が生ずる
。

第２図には本発明によるＶＬＳ　Ｉシステムのなかのモ
ジュールＭの列および行ごとの配置が示されている。個
々のモジュールＭの相互配線はここでは図面を簡単にす
るために示されてない。各モジュールＭに相応のモジュ
ールＭのスイッチの能動化の役割をする制御Ｂ論理部Ｓ
Ｌが対応付けられていることがわかる。

１つの列のモジュールの制御論理回路はそれぞれ１つの
共通のセレクタービット入力端からセレクタービットを
供給され、他方においてモジュールの能動化は行ごとに
１つの行のなかの各制御論理部に共通に供給される１つ
の（ここには示されていない）゛°イネーブル”信号の
供給により行われる。この“イネーブル”信号と、セレ
クタービット入力端ＳＢＥにおけるセレクターピットの
Ｏ／１占有状態とにより、モジュールを行ごとに検査す
ることが可能である。シストリックなフィールドの規則
性は制御論理部の１つの相互配線を必要とし、従ってモ
ジュールの制御論理部はそのすぐ隣に位置している各４
つの他の制御論理部と接続されている。このことは、Ｖ
ＬＳ　Ｉシステムの周辺に位置している制御論理部に対
しては当てはまらない。ここでは隣の制御論理部が、周
辺の制′４′ｎ論理部と固定的に予め定められたＯまた
は１論理レベルとの接続により置換される。このことは
第２図中に周辺の制御論理部と外部のバー境界との間の
接続により示されており、また第５図でもう一度一層詳
細に説明される。

第３図には、マトリックス−マトリックス乗算の正常な
作動の間にＶＬＳ　Ｉシステムに供給される人力変数が
示されている。各行および各列の入力変数はそれぞれ１
クロツクステツプだけ遅らされて供給されることがわか
る。従って、第１の行のなかのモジュールに対する入力
変数の供給は下記のように行われる。

第１列および第１行のなかのモジュールに対しては入力
変数ａ＋　−（ａ＋＋、ａ＋ｔ＋　’＝ａ＋ｌりならび
に入力変数ｂ＋　−（ｂｔｔ、ｂｔｔ、・・・ｂｔｔ）
が供給される。第１行の第２列のなかのモジュールに対
しては人力変数ａｌ＝　（ａ＋＋、ａｔｚ＋　・・・ａ
ｇｅ）および入力変数ｂｚ　−（ｂｔｔ、　　ｂｔｔ、
・・・ｂｓｉ）が生ずる。第１行の最後の列のなかのモ
ジュールに対しては入力変数ａ＋　−（ａ＋＋、ａｄｚ
、”’ａ＋＋）ならびに入力変数ｂｓ　＝　（ｂｔｔ、
　　ｂｚｓ、・・・ｂ、８）が生ずる。同様にその他の
行のなかの残りのモジュールに対する入力変数が生ずる
。構成手順に対しては、モジュールの検査のために各モ
ジュールに対する入力変数を等し←選定するのが、実行
された計算操作の後に正または負の結果の迅速かつ簡単
なチエツクを行い得るために、最も有意義である。

第４図には、第２図では図面を簡単にするために省略さ
れたモジュールＭの相互配線が示されている。ここでは
モジュールＭＪｋの配線がＶＬＳ　Ｉシステムの行およ
び列のなかのその他のモジュールの配線を代表して示さ
れている。モジュールＭ。

は入力端においてレジスタＲ１を介して５つのＢスイッ
チＢＳに、別の入力端においてレジスタＲ２を介して３
つのＡスイッチに、また出力端においてスイッチＳを介
して、直列接続された２つの出力レジスタＲ３およびＲ
４に接続されている。

レジスタの前にそれぞれＡスイッチＡｓ、ＢスイッチＢ
ＳおよびＣスイッチＣ３が位置している。

ＡおよびＣスイッチは行のなかの互いに上下のモジュー
ルの接続を形成し、他方においてＢスイッチＢＳはモジ
ュールの列ごとの接続を形成する。

一方でレジスタＲ１とレジスタＲ１に属するモジュール
ＭＪｋの入力端との間に接続されている１つの接続線は
他方ですぐ下の第ｊ　＋　１行のなかのモジュールの５
つの別のＢスイッチを接続する。これらのＢスイッチは
それぞれ第に一２列、第に一１列、第に列、第に＋１列
および第に±２列のなかの第ｊ　＋　１行のなかに配置
されている。同じくモジュールＭｊｋのＢスイッチＢＳ
はすぐ上の第ｊ−１行のなかでそれぞれ第に一２列、第
に一１列、第に列、第に＋１列および第に＋２列のなか
に位置している５つの別のモジュールを接続する。接続
線およびＢスイッチにより実現されているこれらの導入
された“バイパス”により１１つの列のなかの欠陥モジ
ュールを橋絡することが可能である。レジスタＲ２とレ
ジスタＲ２に属するモジュールＭＪｋの入力端との間に
接続されている１つの別の接続線は、他方で右側および
１つおいて右側に位置しているモジュール、すなわち同
一の行の第に＋１列および第に＋２列のなかに位置して
いるモジュールのＡスイッチを接続する。レジスタＲ２
の前に接続されているＡスイッチＡｓは選択的に一方で
１つの別のレジスタがレジスタＲ１にＵｍして対応付け
られている同一の行のなかで左側に位置しているモジュ
ールの入力端への接続と、同一の行の第に一２列および
第に一３列のなかのモジュールのＡスイッチへの接続と
を可能にする。

同時に同一の行の第に＋１列および第に＋２列のなかの
モジュールのＡスイッチへの接続が可能にされる。モジ
ュールＭｊｋの出力端はスイッチＳを介して、直列接続
された２つの出力レジスタＲ３およびＲ４に接続され、
その際に出力レジスタＲ４の出力端は右側および１つお
いて右側に位置しているモジュール、すなわち同一の行
の第に＋１列および第に＋２列のなかに位置しているモ
ジュールの別のＣスイッチへの接続を可能にする。スイ
ッチＳは選択的にモジュールＭｊｋの出力端またはモジ
ュールＭｊ、の３つのＣスイッチＣ８の１つを出力レジ
スタＲ３に接続する。ＣスイッチＣ８はさらにスイッチ
Ｓを介して出力レジスタＲ３を選択的に、同一の行のな
かに、ただし第に一３列、第に一２列および第に一１列
のなかに配置されているモジュールの直列接続された２
つの出力レジスタと接続する。同時に同一の行の第に＋
１列および第に＋２列のなかのモジュールのＣスイッチ
への１つの接続が可能にされる。モジュールＭｊ１１の
ＡスイッチＡｓおよびＣスイッチＣ３は同期して切換え
られる。すなわち、ＡスイッチＡｓがモジュールＭｊｋ
のレジスタＲ２と第に一１列および同一の行のなかに配
置されているモジュールのレジスタＲ２にぞくする内力
端との間の接続を形成すると、ＣスイッチがスイッチＳ
を介してモジュールＭｊｋの出力レジスタＲ３と第に一
１列および同一の行のなかに配置されているモジュール
の２つの直列接続された出力レジスタとの間の接続を形
成する。このことはＡスイッチＡｓおよびＣスイッチＣ
８の残りの２つのスイッチにも当てはまる。

第５図には、非欠陥許容性の部分ＳＬＦ　Ｉおよび欠陥
許容性の部分ＳＬＦに分割されている制御論理部が示さ
れている。この制御論理部により当８亥のモジュールＭ
ＪｋのＡスイッチＡｓ、ＢスイッチＢＳおよびＣスイッ
チＣ３が制御される。全体で制御論理部には１０の論理
的変数が与えられなければならない。この場合、水平な
制御線ストランドは４ビット幅であり、また論理的変数
Ｚ、。

る。垂直な制御線ストランドは６ビツト幅であり、また
論理的変数Ｃ，・ｋ　％　Ｅｊ−トトトＤ、−貫・トド
Ｃｊ−＋、に−＋　、Ｃｊ−１＋１１およびＣ，−、、
ｋ。１またはＣおよびＣ，、に、、を含んでいる。この
場合、論理的変数の定義は下記のとおりである。

Ｃｊ、ｈ−０：モジュールＭｊ、がスイッチオフされて
いるとき、 ＝１：モジュールＭＪｌｌがスイッチオンされていると
き、 ＥＪ、　ｋ＝Ｏ：列ｋまで行ｊのなかに１つの欠陥が存
在しないとき、 −１：列ｋまで行Ｊのなかにまさに１つの欠陥が存在す
るとき、 ＤＪ、　ｋ＝Ｏ：列ｋまで行ｊのなかに２つの欠陥が存
在しないとき、 −１：列ｋまで行ｊのなかにまさに２つの欠陥が存在す
るとき、 ＺＪ、＊＝０：モジュールＭ　Ｊｗ　−７またはＭｊｋ
のたかだか１つが故障しているとき、 −１：両モジュールＭｊい、および！’／［ｊｋが故障
しているとき。

この場合、論理的変数Ｄ−１である場合には同じく論理
的変数Ｅ−１であり、また論理的変数Ｅ−〇である場合
には同じく論理的変数Ｄ−０であるという関係が常に成
り立つ。

局部的な制御論理部は冗長性に実現される。これはＡス
イッチオン、ＢスイッチオンおよびＣスイッチＣ３の適
切な対応付けの際にのみ、制御論理部がスイッチを介し
てモジュールＭＪｋに作用することによって機能する。

水平な情報を残りの行に伝達する制御論理部ＳＬＦ　Ｔ
の部分は欠陥許容性ではない。なぜならば１１つの欠陥
がすべての残りのモジュールから引き受けられるであろ
うからである。それに対して垂直な情報を処理する制御
論理部ＳＬＦは欠陥許容性である。なぜならば、１つの
誤情報はすぐ次の行のモジュールまでしか運ばれず、ま
たそこで新たに構成され得るからである。制御論理部Ｓ
ＬＦの欠陥許容性の部分は非欠陥許容性の部分ＳＬＦ　
Ｉよりも５倍大きい。残りの行に情報を伝達する水平な
制御線ストランドは４ビット幅であり、また論理的出力
変数ｚｊ、Ｋ、Ｄ４．うおよびＥｊ、ｋを供給する３つ
の制御線を含んでいる。これらの論理的出力変数は制御
論理部の非欠陥許容性の部分ＳＬＦ　Ｔから発生される
。

すぐ次の行のなかのモジュールに情報を伝達する垂直な
制御線ストランドは６ビツト幅であり、また論理的変数
ｏｊ、に−１、Ｅｊ＋ｖ−＋　、、　Ｃｊ、、−、、Ｃ
Ｉ＋ｋ　、Ｃｊ＋＋＋ｌｋおよびＣＪ、にや、から成っ
ている。

最初の４つの論理的変数は直接に相応の論理的入力変数
から発生され、他方において最後の両輪理的変数は隣の
制御論理部から取り出される。

ＶＬＳ　Ｉシステムの周辺に配置されている制御論理部
に対しては、論理的変数に対する値が下記の初期条件に
より生ずる。

ｋ−１、・・・１０に対してはＣｏ　、ｌｌ−＋＝　１
　ｉ　ｋミ１１・・・１０、Ｃ＋、。−１、ＤＩ＋。−
Ｅ３．。−〇に対してはＥｏ、に−＋　−０，Ｄｏ、＊
−＋　−０；　Ｚ＋、。−Ｘ（気にするな）、その際に
これらの論理的変数は上記の初期条件に相応して固定的
に配線される。

論理的変数Ｃｊ＋ｌ＋は第に行のすべての制御論理部に
与えられ、また同時に第２図からのセレクタービット入
力端ＳＢＨの１つの部分を形成する。

さらに１１つの特定の行のなかに位置している制御論理
部の能動化のために欠陥許容性の部分ＳＬＦに追加的に
それぞれ第ｊおよび第ｊ＋１行に対する１つの゛′イネ
ーブル”信号ＥＮまたばＥＮ’が供給される０行あたり
制御論理部に対して各１つの“イネーブル”信号が対応
付けられているので、全ｖＬＳ■システムに対して全数
８の゛°イネーブル“信号が生ずる。論理的入力変数Ｃ
，，，および“イネーブル”信号により、構成アルゴリ
ズムの間にＶＬＳ　Ｉシステムのなかの各個のモジュー
ルを能動化または非能動化することが可能である。

第５図による制御論理部に対するゲートレベルの１つの
回路が第６図に示されている。各個のモジュールのＡ、
ＢおよびＣスイッチを制御するため、全体で２１の論理
的変数が必要であるが、それらは第５図中に既にあげた
１０の論理的人力変数から得ることができる。制御論理
部に対する１０の論理的入力変数はＣＪ＋ｋ　、Ｅｊ、
ｖ−＋　、Ｄ＝、ｍ−１、Ｃｊ＋１＋−１％　ＺＪｌに
−１％　Ｃｊ−＋＋ｍ。ｌ　、Ｃ；−１−１＋％　Ｅｊ
−１，□１　％　ＤＪ−１＋に−１およびＣｊ−１＋ｌ
＋−１である。

最初の４つの非欠陥許容性の出力変数を表す制御論理部
の論理的出力変数は下記のとおりである。

Ｃｉ、ｈ　、Ｅｉ、ヶ、ＤＪ、に−、ＺＪ＋ｈ　、Ｄｊ
、ｍ　％　Ｅｊ＋ｈ・ＤＪ、ｋ　　ｓ　　Ｃｉｌｗ−＋
　　、Ｃｊ＋に−１、Ｚｊ＋ｈ−＋　　、Ｚｊ。

Ｃｊ−１，１１−１、Ｅ　ｊ−１＋　ｋ−１、Ｅ　ｊ−
１＜　ｋ−寛およびＥ、−１＋ｌ＋−１・ＤＪ−１，□
、である。これらの２１の論理的出力変数は第７ｄ図、
第８ｃ図、第９Ｃ図、第１０ｃ図および第１１ｃ図によ
る５つのＢスイッチの駆動のため、また第１２図による
ＡおよびＣスイッチの駆動のために使用される。第６図
による回路の鎖線で囲まれている部分は制御論理部の非
欠陥許容性の部分を表し、この範囲内の欠陥ゲートまた
はインバータは同じ行のなかに配置されているモジュー
ルの残りの制御論理部への作用を前提とする。第６図に
よる回路の欠陥許容性の部分のなか、またはＡ、Ｂおよ
びＣスイッチの駆動のための制御変数に対するゲート論
理部のなかの１つの欠陥は他のモジュールに決して作用
せず、また簡単にその制御ユニットによる故障モジュー
ルの橋絡により迂回され得る。

８個のナントゲート１１５個のインバータおよび１個の
ノアゲートの接続は下記のように行われている。論理的
人力変数Ｃ，，には一方では１つの論理的出力変数ＣＪ
＋ｋを形成し、他方では第１のナンドゲ−１−Ｎｌの第
１の入力端と接続されており、第２の論理的人力変数Ｅ
ｊ、、、は第１のナントゲートＮ１の第２の入力端およ
び第１のノアゲートＮｏｔの第１の入力端と接続されて
いる。論理的入力変数Ｃ，，には第１のノアゲートＮ０
１の第２の入力端に接続されており、論理的入力変数Ｄ
ｊ＋に−１は第２のナントゲートＮ２の第１の入力端と
接続されている。第１のナントゲートＮｌの１つの出力
端は第３のナントゲートＮ３の第１の入力端と接続され
ており、また論理的入力変数Ｃ１には第１のインバータ
ＩＩを介して第４のナントゲートＮ４の第１の入力端に
接続されている。

第１のナントゲートＮ１の１つの出力端は第２のインバ
ータ■２を介して論理的出力変数Ｅｊ、うを供給する。

第１のノアゲー）ＮＯＩの１つの出力端は第３のインバ
ータＩ３を介して第２のナントゲートＮ２の第２の入力
端と接続されており、また第２のナントゲートＮ２の１
つの出力端は第４のインバータＩ４を介して一方では第
３のナントゲートＮ３の第２の入力端と接続されており
、他方では論理的人力変数石＝−を供給する。論理的入
力変数ＣＪｒｋ−１は第５のインバータ■５を介して第
４のナントゲートＮ４の第２の入力端と接続されており
、また第４のナントゲートＮ４の１つの出力端は第６の
インバータ■６を介して論理的出力変数Ｚ　ｊ　＋　ｋ
を供給する。第２のナントゲートＮ２の出力端は論理的
出力変数ＤＪ＋ｉ＋を、また第３のナントゲートＮ３の
出力端は第７のインバータ■７を介して論理的出力変数
Ｅ　ｊ＝　１１　　’　Ｄ　ｊ＋　ｋを供給する。論理
的入力変数Ｃｊ＋ｌ＋−１は一方では論理的出力変数ｃ
　、、　ｈ−、を形成し、また他方では第８のインバー
タ■８を介して論理的出力変数ＣＪ。

１、を供給する。論理的人力変数Ｚｊ＋ｊ＋−１は一方
では論理的出力変数Ｚｊｒｋ−１を形成し、またさらに
第９のインバータＩ９を介して論理的出力変数Ｚｊ＋に
−＋を供給する。同じく論理的入力変数Ｃ，−１゜５．
１は論理的出力変数Ｃｊ−１＋　ｋ＋１に相当し、また
第１Ｏのインバータ１１０を介して反転された出力変数
Ｃｊ−１＋ｋ。、を供給する。論理的入力変数ＣＪ−１
＋Ｉ＋はさらに論理的出力変数Ｃｊ−，，，を生じ、ま
た第５のナントゲートＮ５の第１の入力端および第２の
ノアゲートＮ０２の第１の入力端と接続されている。論
理的入力変数Ｅｊ−１＋に−１は一方では第５のナント
ゲートＮ５の第２の入力端と、また他方では第２のノア
ゲートＮＯ２の第２の入力端と接続されており、第５の
ナントゲートＮ５の出力端が第１１のインバータＩｌｌ
を介して論理的出力変数Ｅ、−１，ｋを供給する。第２
のノアゲートＮＯ２の出力端は第１２のインバータ１１
２を介して第６のナントゲートＮ６と接続されており、
その際に第６のナントゲートＮ６の出力端から論理的出
力変数ＤＪ−１＋１１が取り出し可能であり、また第１
３のインバータ１１３を介して論理的出力変数ＤＪ−１
＋ｋを供給する。第５のナンドゲー）Ｎ５の出力端およ
び第１３のインバータ１１３の出力端がそれぞれ第７の
ナントゲートＮ７の各１つの入力端に接続されており、
第７のナンドゲートＮ７の出力端は第１４のインバータ
１１４に接続されており、その出力端から論理的出力変
数Ｅ、−１＋ｋ　　”　ｊ−１＋ｋが取り出し可能であ
る。論理的入力変数ＤＪ−＋、ｉ＋−＋は一方では第６
のナントゲートＮ６の第２の入力端と、また他方では第
８のナンドゲ−１−Ｎ８の第１の入力端に接続されてお
り、また論理的入力変数Ｅｊ−１＋Ｉ＋−１は論理的出
力変数Ｅｊ−１＋に−１に相当し、また第１６のインバ
ータ１１６を介して論理的出力変数Ｅｊ−１＋に−１と
して取り出し可能である。第１６のインバータ１１６の
出力端は第８のナントゲートＮ８の第２の入力端と接続
されており、第８のナントゲートＮ８の出力端が第１５
のインバータ１１５と接続されており、その出力端から
論理的出力変数Ｅｊ−１＋に−１・Ｄ　Ｊ−１＋に−１
が取り出し可能である。最後に論理的入力変数Ｃｊ−１
ｎｋ−１は同じく論理的出力変数ＣＪ−１＋１１−１を
形成している。

以下の図面では、Ａ、ＢおよびＣスイッチを能動化する
欠陥構成と、付属の駆動輪連部の実現例とが説明される
。この駆動輪連部のそのつどの出力は第７図ないし第１
２図には示されていない“。

トランスミッシゴンゲート”を介して相応のスイッチを
能動化する役割をする。

第７ａ図ないし第７ｄ図は、スイッチＢ１を能動化する
欠陥構成と、付属の論理式のゲート実現例とを示す。ス
イッチＢ１はモジュールＭ７−１．にとモジュールＭｊ
、にとの間の接続、すなわち第に列内およびそれぞれ第
ｊおよび第ｊ−１行内に位置する２つのモジュールの間
の接続を形成する。

そのための前提条件は、両モジュールが機能可能である
ことである。第７ａ図ないし第７ｃ図によるモジュール
の間の接続線は、両モジュールが計算操作、たとえばマ
トリックス−マトリックス乗算に関与し、また機能可能
であることを示し、他方において第７ａ図ないし第７０
図中に黒く塗られた四角形により示されており、またそ
の他のモジュールへの接続線を有していないモジュール
は故障または欠陥モジュールを示す。第７ａ図中ではこ
のような機能不可能なモジュールは存在しておらず、そ
れに対して第７ｂ図中では行あたり各１つの故障モジュ
ールが生じており、また第７０図中では行あたり各２つ
の故障モジュールが生じている。Ｂｌスイッチを能動化
するためには、第７ｂ図による単独欠陥または第７Ｃ図
による二重欠陥が第に列まで両社のなかに現れているこ
とが重要である。この場合にはＢ１スイッチはたとえば
第に列のなかで１つのモジュールＭ４．．と１つのモジ
ュールＭ、、、、との間の接続を形成し、このことは、
互いに水平に位置する第に列のなかの両モジュールが計
算操作、たとえばマトリックス−マトリックス乗算に関
与することを意味する。

Ｂ１スイッチに対する制御変数の論理的定義は次のとお
りである。

＋（０，−＋、ヶ　・ＤＪ、え））。

１つのこのような実現が第７ｄ図にゲートレベルで示さ
れている。Ｂ１スイッチは全体で６つのナントゲートＮ
９、Ｎｌ０５Ｎｉ１１Ｎ１２、Ｎ】３およびＮｌ’なら
びに２つのインバータＩＩ７および１１８により構成さ
れる。第６図によるｖＩ御論理部からの論理的出力変数
はここでそれぞれナンドゲー）Ｎ９、Ｎｌ０ＳＮｉ１１
Ｎ１２およびＮ１３の入力端に接続される。論理的出力
変数Ｅｊ、ｍならびに論理的出力変数Ｂ、−，，にはそ
れぞれ第９のナントゲートＮ９の１つの入力端に接続さ
れ、論理的出力変数Ｅｊ、ｋ　　’　ＤＪ、にならびに
論理的出力変数Ｅｊ−＋＋＊　　＋　Ｉ：Ｆ−＋＋＋＋
はそれぞれ第１０のナントゲートＮＩＯの１つの入力端
に接続され、最後に論理的出力変数り、、ｈならびに論
理的出力変数ＤＪ−１＋Ｉｌは第１１のナントゲートＮ
１１の入力端に接続される。第９のナントゲートＮ９、
第１０のナントゲートＮＩＯおよび第１１のナントゲー
トＮ１１の出力端はそれぞれ３つの入力端を含んでいる
ナントゲートＮ１′の１つの入力端に接続され、その出
力端は第１２のナンドゲ−）Ｎｌ　２の１つの入力端に
接続されている。ナントゲートＮ１２の第２の入力端は
論理的出力変数Ｃｊ　−１＋　ｖと接続されており、ま
た第１２のナントゲートＮ１２の出力端は第１７のイン
バータｒ１７を介して第１３のナントゲートＮ］３の１
つの入力端と接続されている。第１３のナントゲートＮ
１３の第２の入力端は論理的出力変数Ｃ，，にと接続さ
れており、また第１３のナントゲートＮ１３の出力端か
ら第１８のインバータ１１８を介してＢ１スイッチに対
する出力信号が取り出し可能である。

第８ａ図ないし第８ｃ図に、スイッチＢ２を能動化する
欠陥構成とゲートレベルでのその駆動の実現例とを示す
。欠陥または故障モジュールは再び第８ａ図および第８
ｂ図中で黒く塗られた四角形により示されている。スイ
ッチＢ２はモジュールＭｊ−１＋ｌ＋−１とモジュール
Ｍ１．．との間の接続を形成する。これはたとえば第ｊ
−１行および第に＋１列のなかのモジュールと第ｊ行（
第ｊのＺｅ）および第に列（第にのＳｐ）のなかのモジ
ュールとの間の接続を意味する。そのための前提条件は
両モジュールが機能可能であることである。第８ａ図中
では第に列まで第ｊ−１行のなかにまさに１つの故障モ
ジュールが生じており、他方において第８ｂ図中では第
ｊ−１行のなかに２つの機能不可能なモジュールが、ま
た第ｊ行のなかに１つの機能不可能なモジュールが第に
列まで存在している。両図面は、第ｊ−１行と第ｊ行と
の間の欠陥モジュールの差がまさに１である点で共通で
ある。スイッチＢ２は正確に、第に列までこの差がまさ
に１であるときに能動化される。

Ｂ２スイッチに対する制御変数の論理的定義は次のとお
りである。

Ｂ　２　””　Ｃｉ、　ｋ−Ｃｊ−＋、　ｗ−＋　　・
（（Ｅｊ−、、、・ＤＪ−＋、ｌＩ）＋（ＥＪ、ｈ　　
−ＤＪ−１，ｗ　　−Ｄｌｗ　）　）。

Ｂ２スイッチのこの論理的定義に相応する１つの実現が
第８Ｃ図に示されている。これは全体として５つのナン
トゲートＮ１４、Ｎ１５、Ｎ１６、トＪ１７およびＮ１
８ならびに２つのインバータ１１９および＋２０から成
っている。第６図による制御論理部からの論理的出力変
数は再びこれらのナントゲートの入力端に接続される。

論理的出力変数Ｅｊ、ｋ　’　ＤＪ、にならびに論理的
出力変数ＤＪ−１＋にはそれぞれ第１４のナントゲート
Ｎ１４の１つの入力端に接続されており、制御論理部か
らの論理的出力変数Ｅｊ、におよび論理的出力変数Ｅｊ
−，，ｋ　・Ｄｊ−１，にはそれぞれ第１５のナントゲ
ートＮ１５の入力端に接続されている。第１４のナント
ゲートＮ１４ならびに第１５のナントゲートＮ１５の出
力端はそれぞれ第１６のナントゲートＮ１６の入力端に
接続されている。その出力端は第１７のナントゲートＮ
１７の１つの入力端と接続されている。第１７のナント
ゲートＮ１７の第２の入力端は論理的出力変数ＣＪ−１
＋１１．Ｉ　と接続されており、第１７のナントゲート
Ｎ１７の出力端は第１９のインバータ１１９を介して第
１８のナントゲートＮ１８の１つの入力端と接続されて
いる。第１８のナントゲートＮ１８の第２の入力端は論
理的出力変数Ｃｊ　＋　ｋと接続されており、また第１
８のナントゲートＮ　］、　８の出力端が第２０のイン
バータ１２０を介してＢ２スイッチの出力端を形成して
いる。

ＢスイッチＢ３を能動化する欠陥構成は第９ａ図および
第９ｂ図に、またゲートレベルでのその駆動の実現例は
第９Ｃ図に示されている。スイッチＢ３はモジュールＭ
、、、、□とモジュールＭノ、にとの間の接続を形成す
る。これはたとえば第ｊ−１行および第に＋２列のなか
の１つのモジュールと第ｊ行（第ｊのＺｅ）および第に
列（第にのＳＰ）のなかの１つのモジュールとの間の接
続を意味する。そのための前提条件は再びこれらのモジ
ュールが機能可能であることである。第９ａ図および第
９ｂ図の欠陥構成の比較かられかるように、それぞれ両
図面中で第ｊ−４行のなかにまさに２つの機能不可能ま
たは故障モジュールが存在している。スイッチＢ３は正
確に、第に＋１列まで第ｊ−１行のなかの機能不可能な
モジュールの数がまさに２であるときに能動化される。

欠陥モジュールは再び第９ａ図および第９ｂｒｇＪ中で
黒く塗られた四角形により示されている。

Ｂ３スイッチに対する制御変数の論理的定義は次のとお
りである。

４つのナントゲートＮ１９、Ｎ２０、Ｎ２１およびＮ２
２ならびに２つのインバータ１２１およびＴ２２による
この論理的定義の実現が第９Ｃ図に示されている。第６
図による制御論理部からの論理的出力変数は再び４つの
ナントゲートに接続される。論理的出力変数Ｃｊ−１＋
に＊１および論理的出力変数Ｅ　ｊ−＋＋　ｋ　　ＨＤ
　ｊ−１ｎ　ｋはそれぞれ第１９のナントゲートＮ１９
の入力端に接続されており、その出力端は第２０のナン
トゲートＮ２０の入力端と接続されている。第２０のナ
ントゲートＮ２０の第２の入力端は論理的出力変数ＤＪ
−１＋ｌｌを与えられる。第２０のナントゲートＮ２０
の出力端は第２１のナントゲートＮ２１の入力端と接続
されており、その第２の入力端は論理的入力変数８丁丁
と接続されている。第２１のナントゲートＮ２１の出力
端は第２１のインバータＩ２１を介して第２２のナント
ゲートＮ２２の入力端と接続されている。論理的出力変
数Ｃｊ、＋＋が第２２のナントゲートＮ２２の第２の入
力端に接続され、また第２２のナントゲートＮ２２の出
力端が第２２のインバータ１２２を介してＢ３スイッチ
の出力端を形成している。

第１０ａ図および第１０ｂ図はスイッチＢ４を能動化す
る欠陥構成を示し、また第１０ｃ図はスイッチＢ４を駆
動するためのゲートレベルでの実現例を示す。スイッチ
Ｂ４はモジュールＭＪ−１，。

とモジュールＭ４１．との間の接続を形成する。これは
第ｊ−１行および第に一１列のなかのモジュールと第１
行（第ｊのＺｅ）および第に列（第にのＳｐ）のなかの
モジュールとの間の接続を意味する。そのための前提条
件は再び両モジュールが機能可能であることである。第
１０ａ図および第ｔｏｂ図の欠陥構成の比較かられかる
ように、それぞれ第１行のなかには１つの機能不可能な
モジュールが第ｊ−１行のなかよりも多く存在している
。スイッチＢ４は、第に一１列まで第１行と第ｊ−１行
との間の機能不可能なモジュールの数の差がまさに１で
あるときに能動化される。欠陥モジュールは第７図ない
し第９図中と同じく黒く塗られた四角形により示されて
いる。

Ｂ４スイッチに対する制御変数の論理的定義は次のとお
りである。

Ｂ　４　＝　Ｃ＝−、＊−＋　　・Ｃｊ、＋＋　　・　
（（Ｅ　ｔ−＋、　ｗ−＋　　・Ｅ４、に、コア）　＋
　（Ｅ７−＋、ツー１゛・ＤＪ−１＋に−１、Ｄ＊１１
＝））。

この論理的定義の実現は第１０ｃ図に示されている。こ
れは５つのナントゲートＮ２３、Ｎ２４、Ｎ２５、Ｎ２
６およびＮ２７ならびに２つのインバータ！２３および
１２４を含んでいる。第６図による制御論理部の論理的
出力変数は再びナントゲートの入力端に接続されており
、その際に論理的出力変数Ｄ　ｊ　、にならびに論理的
出力変数Ｅｊ−＋。

ト１　・Ｄ７−＋、に−＋　はそれぞれ第２４のナント
ゲートＮ２４の入力端と接続されており、また論理的出
力変数Ｅ、、ｋ　−ＤＪ、、ならびにＥ　ｊ−＋、　ｈ
−＋　はそれぞれ第２３のナントゲートＮ２３の入力端
と接続されている。第２３のナントゲートＮ２３および
第２４のナントゲートＮ２４の出力端はそれぞれ第２５
のナントゲートＮ２５の入力端と接続されており、第２
５のナントゲートＮ２’５の出力端は第２６のナントゲ
ートＮ２６の入力端と接続されている。第２６のナント
ゲートＮ２６の別の入力端は論理的出力変数Ｃｊ−１＋
に−１で占められており、また第２６のナントゲートＮ
２６の出力端は第２３のインバータ１２３を介して第２
７のナントゲートＮ２７の入力端と接続されている。ナ
ントゲートＮ２７の別の入力端に論理的出力変数Ｃ５，
、が接続されており、ナントゲートＮ２７の出力端は第
２４のインバータ１２４を介してＢ４スイッチの出力端
を形成している。

第１１ａ図および第１１ｂ図は最後のＢスイッチＢ５を
能動化する欠陥構成を示し、また第１ＩＣ図はスイッチ
Ｂ５を駆動するためのゲートレベルでの実現例を示す。

スイッチＢ５はモジュールＭｊ−Ｉ’ｌ＋−！およびモ
ジュールＭｊ１１の接続、すなわち第ｊ−１行および第
に一２列のなかのモジュールと第１行（第ｊのＺｅ）お
よび第に列（第にのＳｐ）のなかのモジュールとの間の
接続を形成する。そのための前提条件はモジュールＭｊ
、ｋが機能可能であることである。第１１ａ図および第
１１ｂ図の欠陥構成の比較かられかるように、それぞれ
第ｊ行のなかに２つの欠陥モジュールが生じているが、
第１１ａ図中では２つの欠陥モジュールが直接に相前後
して１つの行のなかで続いており、また第１１ｂ図中で
は第ｊ行のなかでそれぞれ故障モジュールの間に少なく
とも１つの機能可能なモジュールが存在している。追加
的に第１１ａ図では第ｊ−１行および第に一１列に、ま
た第１１ｂ図中では第ｊ−１行および第に列に１つの欠
陥モジュールが生じている。スイッチＢ５は正確に、第
に一２列まで第ｊ−１行のなかに欠陥モジュールが生じ
ておらず、また第に列まで第ｊ行のなかに欠陥モジュー
ルが生じていないときに能動化される。

Ｂ５スイッチに対する制御変数の論理的定義は次のとお
りである。

Ｂ　５　＝Ｃｊ、ｖ　　−Ｄｊ、ｍ　　・　（Ｅｔ−＋
、＋＋−＋　＋　（ＥＪ−１゜６−７・ＤＪ−、、に−
＋　　・Ｃｊ−＋、ｈ−＋　）　）　。

４つのナントゲートＮ２Ｂ、Ｎ２９、Ｎ３０およびＮ３
１ならびに３つのインバータ１２５、Ｉ２６および＋２
７によるゲートレヘルでのこの論理的定義の実現は第１
１ｃ図に示されている。論理的出力変数Ｃｊ−１１１，
，Ｉは第２５のインバータ■２５を介して第２８のナン
トゲートＮ２８の第１の入力端に供給され、その第２の
入力端に論理的出力変数巳ｊ−１＋に−１・Ｂ７−＋＋
に−＋が接続されている。ナントゲートＮ２８の出力端
は第２９のナントゲートＮ２９の１つの入力端と接続さ
れており、その第２の入力端に論理的出力変数Ｅｊ−１
，に−１が接続されている。第２９のナントゲートＮ２
９の出力端は第３０のナントゲートＮ３０の１つの入力
端に接続されており、その第２の入力端は論理的出力変
数り４１．で占められている。第３０のナントゲートＮ
３０の出力端は第２６のインバータ１２６を介して第３
１のナントゲートＮ３１の１つの入力端と接続されてお
り、その第２の入力端に論理的出力変数Ｃ，，，が接続
されている。第３１のナントゲートＮ３１の出力端は第
２７のインバータ１２７を介して導かれ、またＢ５スイ
ッチの出力端を形成している。

それぞれ等しい制御論理を有する３つのＡスイッチおよ
び３つのＣスイッチを制御するための実現例は第１２図
に示されている０両スイッチに対する制御変数の論理式
は次のとおりである。

ＡＩまたはＣＩ−ＣＪ、ｍ−＋　　・Ｃｊ、ｋ、Ａ２ま
たはＣ２＝２１ｍ−＋　　・Ｃｊ＋に−１・ＣＪ、ｋ、
Ａ３またはＣ３＝Ｚ＝、に−＋　　・Ｃｊ＋１ｌ−ｔ　
　・Ｃｊ＋ｋａこれらの論理式は３つのナントゲートＮ
３２、Ｎ２’およびＮ３’ならびに３つのインバータＩ
２８、Ｉ２９およびＩ３０により可能にされる。

論理的出力変数Ｃ４，＊ならびにＣ，、に−、はそれぞ
れ第３２のナントゲートＮ３２の１つの入力端に接続さ
れており、また論理的出力変数Ｃｊ、にはさらに３つの
入力端を含んでいるナントゲートＮ２’の１つの入力端
と同じく３つの入力端を含んでいるナントゲートＮ３’
の１つの入力端とに接続されいる。さらにナントゲート
Ｎ２′にはそれぞれ論理的出力変数Ｃｊ＋に−１および
Ｚｊ＋に−１が接続されており、またナントゲートＮ３
’にはそれぞれ論理的出力変数Ｃｊ＋に−＋およ’Ｊ”
’Ｊ＋Ｘ−１が接続されている。３つのナントゲートの
出力端はそれぞれ１つのインバータを介して導かれてお
り、第３２のナントゲートＮ３２の出力端は第２８のイ
ンバータ１２８を介してＡ１またはＣＩスイ・７チの制
御のための第１の出力端を形成しており、ナントゲート
Ｎ２’の出力端は第２９のインバータＩ２９を介してＡ
２またはＣ２スイッチの制御のための第２の出力端を形
成している。同じくナントゲートＮ３′の出力端は第３
０のインバータ■３０を介して接続されており、Ａ３ま
たはＣ３スイツチの制御のための第３の出力端を形成し
ている。

【図面の簡単な説明】

第１図は冗長性を有するものとして実現されたシストリ
ックなＶＬＳ　Ｉシステムに対する構成アルゴリズムを
実施するための装置の構成図、第２図はマトリックス−
マトリックス乗算を実施するための本発明によるＶＬＳ
　Ｉシステムの配置図、第３図はマトリックス−マトリ
ックス乗算のための入力変数の入力を示す図、第４図は
本発明によるＶＬＳ　１システムのなかの個々のモジュ
ールの相互配線を示す図、第５図は各個のモジュールの
Ａ、ＢおよびＣスイッチを制御するための、各モジュー
ルに属する制御論理部のブロック回路図、第６図は第５
図による制御論理部に対するゲートレベルの回路図、第
７ａ図ないし第７Ｃ図はスイッチＢ１を能動化する欠陥
構成を示す図、第７ｄ図はスイッチＢ１の駆動のための
ゲートレベルの実現例の回路図、第８ａ図および第８ｂ
図はスイッチＢ２を能動化する欠陥構成を示す図、第８
Ｃ図はスイッチＢ２の駆動のためのゲートレベルの実現
例の回路図、第９ａ図および第９ｂ図はスイッチＢ３を
能動化する欠陥構成を示す図、第９Ｃ図はスイッチＢ３
の駆動のためのゲートレベルの実現例の回路図、第１０
ａ図および第１０ｂ図はスイッチＢ４を能動化する欠陥
構成を示す図、第１０ｃ図はスイッチＢ４の駆動のため
のゲートレベルの実現例の回路図、第１１ａ図および第
１１ｂ図はスイッチＢ５を能動化する欠陥構成を示す図
、第１１ｃ図はスイッチＢ５の駆動のためのゲートレベ
ルの実現例の回路図、第１２図はスイッチＡまたはＣの
駆動のためのゲートレベルの実現例の回路図である。 ＡＥ・・・評価ユニット Ａｓ、Ａｌ〜Ａ５・・・Ａスイッチ ＢＳ、Ｂｌ〜Ｂ５・・・Ｂスイッチ Ｃ３，Ｃ１〜Ｃ５・・・Ｃスイッチ ■１〜１３０・・・インバータ Ｍ、Ｍｊ、・・・モジュール Ｎ１−Ｎ３１・・・３つの入力端を有するナントゲート Ｎｌ’〜Ｎ３’・・・２つの入力端を有するナントゲー
ト Ｒ１−Ｒ４・・・抵抗器 ＳＢＥ・・・セレクタービットに対する入力端ＳＧ・・
・セレクタービット発生器 ＳＬ・・・制御論理部 ｓｐ・・・列 ＴＢＧ・・・検査ビット発生器 ＴＣ・・・検査進行制御部 ■・・・ＶＬＳ　Ｉシステム Ｚｅ・・・行 ａ目〜ａ！１１１ＳｂＨＨ〜ｂ＠＋１・・・マトリック
ス−マトリックス乗算の要素 ＦＩＧ２ ＦＩＧ３ ａｌＢ　、、、ａ１２　ａｌｌ ａ２８・・ａ２２　ａ２１ ３３Ｂ　、、、ａ３２　ａ３１ ８４Ｂ　、、、ａ４２　ａ４１ ８５８　　ａ５２ａ５１ ３６Ｂ・・・ａ６２　ａ６１ ３７Ｂ　・ａ７２　ａ７１ ａ８８．・・ａ８２　ａ８１

Claims (1)

1. 【特許請求の範囲】 １）冗長性を有するものとして実現されたシストリック
   なＶＬＳＩシステムの検査コンパティブルで広範囲に欠
   陥許容性の構成を確立するための方法において、行およ
   び列のなかに配置されたモジュールから成るＶＬＳＩシ
   ステムにおいて１つの０／１占有状態を有するｋ個のセ
   レクタービットおよびｋ（ｋ＝整数）個の第１の入力変
   数（ａ＿１＿１・・・ａ＿１＿ｋ）およびｋ・ｋ個の第
   ２の入力変数（ｂ＿１＿１・・・ｂ＿ｋ＿ｋ）ならびに
   論理変数（Ｚ＿ｊ＿，＿Ｋ＿−＿１，Ｃ＿ｊ＿，＿Ｋ＿
   −＿１、＠Ｄ＿ｊ＿，＿Ｋ＿−＿１＠、＠Ｅ＿ｊ＿，＿
   ｋ＿−＿１＠）（その際に論理変数は固定の値で占有さ
   れる）が第１の行のモジュールに与えられ、ｋ個の出力
   変数（ｃ＿１＿１・・・ｃ＿１＿ｋ）がモジュールのな
   かでセレクタービット、入力変数および論理変数による
   計算操作から発生され、出力変数が実行された計算操作
   に相応して１つの負の結果か正の結果かを検査され、負
   の結果の際には１つの新しい０／１占有状態を有するｋ
   個のセレクタービットがＶＬＳＩシステムに与えられ、
   ｋ個のセレクタービットの供給、計算操作の実行および
   計算操作の結果の検査の過程が、検査の際に１つの正の
   結果が得られるまで、もしくはすべての０／１占有状態
   がｋ個のセレクタービットに対して利用しつくされるま
   で、繰り返され、１つの正の結果が得られた際には０／
   １占有状態を有するｋ個のセレクタービットが記憶され
   、０／１占有状態を有するｋ個のセレクタービットの供
   給、入力変数の供給、論理変数の供給、計算操作の実行
   、正または負の結果の検査および正の検査結果の際の０
   ／１占有状態を有するｋ個のセレクタービットの記憶の
   過程が逐次にＶＬＳＩシステムのなかに存在する行のな
   かに配置されたすべてのモジュールに対して実行され、
   また０／１占有状態のすべての記憶されたセレクタービ
   ットがＶＬＳＩシステムに対する構成を記述することを
   特徴とするＶＬＳＩシステムの構成を確立するための方
   法。 ２）ＶＬＳＩシステムのなかのＮ′個の冗長性を有する
   ものとして実現されたモジュールから１つの正の検査結
   果に従って、計算操作を実行し得るように、機能可能な
   Ｎ個のモジュールが選択されることを特徴とする請求項
   １記載の方法。 ３）ＶＬＳＩシステム、ｋ個のセレクタービット、入力
   および論理変数により、機能不可能なモジュールを橋絡
   するため、このようなモジュールを迂回するバイパスが
   発生されることを特徴とする請求項２記載の方法。 ４）２つまでの並び合って位置する機能不可能なモジュ
   ールを橋絡し得るバイパスが発生されることを特徴とす
   る請求項３記載の方法。 ５）計算操作が１つのマトリックス・マトリックス乗算
   のための乗算であることを特徴とする請求項１ないし４
   の１つに記載の方法。 ６）請求項１による冗長性を有するものとして実現され
   たシストリックなＶＬＳＩシステムに対する検査コンパ
   ティブルで広範囲に欠陥許容性の構成を確立するための
   装置において、行および列のなかに配置されたＮ′個の
   モジュールから成るＶＬＳＩシステム（Ｖ）と、検査シ
   ーケンス制御部（ＴＣ）と、検査ビット発生器（ＴＢＧ
   ）と、評価ユニット（ＡＥ）と、セレクタービット発生
   器（ＳＧ）とを含んでおり、検査シーケンス制御部（Ｔ
   Ｃ）がセレクタービット発生器（ＳＧ）を介してＶＬＳ
   Ｉシステムと接続されており、セレクタービット発生器
   がその出力端で列ごとにモジュールの各々と接続されて
   おり、入力変数を発生する検査ビット発生器の出力端が
   行ごとにＶＬＳＩシステムに接続されており、また評価
   ユニットが行ごとにＶＬＳＩシステムのなかのモジュー
   ルの出力端と接続されていることを特徴とするＶＬＳＩ
   システムの構成を確立するための装置。 ７）１つの行のなかの各モジュールがＡスイッチにより
   第１の入力端に、またＣスイッチによりモジュールの出
   力端において、行のなかに位置しすぐ次に位置し１つの
   モジュールまたは２つのモジュールにより隔てられて位
   置するモジュールと接続されており、１つの行のなかの
   各モジュールがＢスイッチによりモジュールの第２の入
   力端において、次に高い行のなかにまた直接に向き合っ
   て位置するモジュールと、直接に向き合って位置するモ
   ジュールの右側または左側と、または直接に向き合って
   位置するモジュールの１つおいて右側または１つおいて
   左側と接続可能であることを特徴とする請求項６記載の
   装置。 ８）１つの各モジュールの２つの入力端の各々の前にレ
   ジスタが、また１つのモジュールの各出力端にレジスタ
   対が配置されていることを特徴とする請求項７記載の装
   置。 ９）行および列のなかに配置されたＮ′個のモジュール
   の各々に１つの制御論理部が対応付けられており、制御
   論理部がモジュールに対するＡ、Ｂ、Ｃスイッチを制御
   し、各制御論理部が１つの欠陥許容性および非欠陥許容
   性の部分に分割されていることを特徴とする請求項７ま
   たは８記載の装置。 １０）ＶＬＳＩシステムが８×１０モジュールから構成
   されていることを特徴とする請求項９記載の装置。 １１）非欠陥許容性の部分が４つの非欠陥許容性の論理
   変数に対する入力端および４つの非欠陥許容性の論理変
   数に対する出力端を含んでおり、第１の非欠陥許容性の
   入力変数（Ｃ＿ｊ＿，＿ｋ）が一方では第１の非欠陥許
   容性の出力変数（Ｃ＿ｊ＿，＿ｋ）を形成し、他方では
   第１のナンドゲート（Ｎ１）の第１の入力端に接続され
   ており、第２の非欠陥許容性の入力変数（Ｅ＿ｊ＿，＿
   ｋ＿−＿１）が第１のナンドゲート（Ｎ１）の第２の入
   力端および第１のノアゲート（ＮＯ１）の第１の入力端
   と接続されており、第１の非欠陥許容性の入力変数（Ｃ
   ＿ｊ＿，＿ｋ）が第１のノアゲート（ＮＯ１）の第２の
   入力端に接続されており、第３の非欠陥許容性の入力変
   数（＠Ｄ＿ｊ＿，＿ｋ＿−＿１＠）が第２のナンドゲー
   ト（Ｎ２）の第１の入力端に接続されており、第１のナ
   ンドゲート（Ｎ１）の１つの出力端が第３のナンドゲー
   ト（Ｎ３）の第１の入力端と接続されており、第１の非
   欠陥許容性の入力変数（Ｃ＿ｊ＿，＿ｋ）が第１のイン
   バータ（Ｉ１）を介して第４のナンドゲート（Ｎ４）の
   第１の入力端と接続されており、第１のナンドゲート（
   Ｎ１）の１つの出力端が第２のインバータ（Ｉ２）を介
   して第２の非欠陥許容性の出力変数（＠Ｅ＿ｊ＿，＿ｋ
   ＠）に対する１つの出力を供給し、第１のノアゲート（
   ＮＯ１）の１つの出力端が第３のインバータ（Ｉ３）を
   介して第２のナンドゲート（Ｎ２）の第２の入力端と接
   続されており、また第２のナンドゲート（Ｎ２）の１つ
   の出力端が第４のインバータ（Ｉ４）を介して一方では
   第３のナンドゲート（Ｎ３）の第２の入力端と接続され
   ており、他方では非欠陥許容性の部分の１つの出力端に
   第３の非欠陥許容性の出力変数（＠Ｄ＿ｊ＿，＿ｋ＠）
   を供給し、１つの欠陥許容性の入力変数（Ｃ＿ｊ＿，＿
   ｋ＿−＿１）が第５のインバータ（Ｉ５）を介して第４
   のナンドゲート（Ｎ４）の第２の入力端に供給され、第
   ４のナンドゲート（Ｎ４）の１つの出力端が第６のイン
   バータ（Ｉ６）を介して第４の非欠陥許容性の出力変数
   （Ｚ＿ｊ＿，＿ｋ）を供給し、また第４の非欠陥許容性
   の入力変数（Ｃ＿ｊ＿−＿１＿，＿ｋ）が１つの欠陥許
   容性の出力変数（Ｃ＿ｊ＿−＿１＿，＿ｋ）を供給する
   ことを特徴とする請求項１０記載の装置。 １２）欠陥許容性の部分が１０個の欠陥許容性の入力変
   数に対する入力端および１７個の欠陥許容性の出力変数
   に対する出力端を含んでおり、第１の欠陥許容性の入力
   変数（Ｃ＿ｊ＿，＿ｋ）が第１の非欠陥許容性の入力変
   数と、第２の欠陥許容性の入力変数（＠Ｅ＿ｊ＿，＿ｋ
   ＿１＠）が第２の非欠陥許容性の入力変数と、第３の欠
   陥許容性の入力変数（Ｄ＿ｊ＿，＿ｋ＿−＿１）が第３
   の非欠陥許容性の入力変数と、第４の欠陥許容性の入力
   変数（Ｃ＿ｊ＿−＿１＿，＿ｋ）が第４の非欠陥許容性
   の入力変数と一致しており、第２のナンドゲート（Ｎ２
   ）の出力端が第１の欠陥許容性の出力変数（Ｄ＿ｊ＿，
   ＿ｋ）を供給し、第３のナンドゲート（Ｎ３）の出力端
   が第７のインバータ（Ｉ７）を介して第２の欠陥許容性
   の出力変数（Ｅ＿ｊ＿，＿ｋ・＠Ｄ＿ｊ＿，＿ｋ＠）を
   供給し、第５の欠陥許容性の入力変数（Ｃ＿ｊ＿，＿ｋ
   ＿−＿１）が一方では第３の欠陥許容性の出力変数（Ｃ
   ＿ｊ＿，＿ｋ＿−＿１）を形成し、また第８のインバー
   タ（Ｉ８）を介して第４の欠陥許容性の出力変数（Ｃ＿
   ｊ＿，＿ｋ＿−＿１）を供給し、第６の欠陥許容性の入
   力変数（Ｚ＿ｊ＿，＿ｋ＿−＿１）が第５の欠陥許容性
   の出力変数（Ｚ＿ｊ＿，＿ｋ＿−＿１）を形成し、また
   第９のインバータ（Ｉ９）を介して第６の欠陥許容性の
   出力変数（Ｚ＿ｊ＿，＿ｋ＿−＿１）を供給し、第７の
   欠陥許容性の入力変数（Ｃ＿ｊ＿１＿，＿ｋ＿＋＿１）
   が第７の欠陥許容性の出力変数（Ｃ＿ｊ＿−＿１＿，＿
   ｋ＿＋＿１に相当し、また第１０のインバータ（Ｉ１０
   ）を介して第８の欠陥許容性の出力変数（＠Ｃ＿ｊ＿−
   ＿ｔ＿，＿ｋ＿＋＿１＠）を形成し、第９の欠陥許容性
   の出力変数（Ｃ＿ｊ＿−＿ｔ＿，＿ｋ）に相当する第４
   の欠陥許容性の入力変数（Ｃ＿ｊ＿−＿ｔ＿，＿ｋ）が
   第５のナンドゲート（Ｎ５）の第１の入力端および第２
   のノアゲート（ＮＯ２）の第１の入力端と接続されてお
   り、第８の欠陥許容性の入力変数（＠Ｅ＿ｊ＿−＿ｔ＿
   ，＿ｋ＿−＿１＠）が一方では第５のナンドゲート（Ｎ
   ５）の第２の入力端と、また他方では第２のノアゲート
   （ＮＯ２）の第２の入力端と接続されており、第５のナ
   ンドゲート（Ｎ５）の出力端が第１１のインバータ（Ｉ
   １１）を介して第１０の欠陥許容性の出力変数（＠Ｅ＿
   ｊ＿−＿ｔ＿，＿ｋ＠）を供給し、第２のノアゲート（
   ＮＯ２）の出力端が第１２のインバータ（Ｉ１２）を介
   して第６のナンドゲート（Ｎ６）と接続されており、そ
   の際に第６のナンドゲート（Ｎ６）の出力端から第１１
   の欠陥許容性の出力変数（Ｄ＿ｊ＿−＿１＿，＿ｋ）が
   取り出し可能であり、また第１１の欠陥許容性の出力変
   数（Ｄ＿ｊ＿−＿１＿，＿ｋ）が第１３のインバータ（
   Ｉ１３）を介して第１２の欠陥許容性の出力変数（Ｄ＿
   ｊ＿−＿１＿，＿ｋ）を供給し、第５のナンドゲート（
   Ｎ５）の出力端および第１３のインバータ（Ｉ１３）の
   出力端がそれぞれ第７のナンドゲート（Ｎ７）の各１つ
   の入力端に接続されており、第７のナンドゲート（Ｎ７
   ）の出力端が第１４のインバータ（Ｉ１４）に接続され
   ており、その出力端から第１３の欠陥許容性の出力変数
   （Ｅ＿ｊ＿−＿１＿，＿ｋ・Ｄ＿ｊ＿−＿１＿，＿ｋ）
   が取り出し可能であり、第９の欠陥許容性の入力変数（
   Ｄ＿ｊ＿−＿１＿，＿ｋ＿−＿１）が一方では第６のナ
   ンドゲート（Ｎ６）の第２の入力端と、また他方では第
   ８のナンドゲート（Ｎ８）の第１の入力端と接続されて
   おり、第８の欠陥許容性の入力変数（Ｅ＿ｊ＿−＿１＿
   ，＿ｋ＿−＿１）が第１５の欠陥許容性の出力変数（Ｅ
   ＿ｊ＿−＿１＿，＿ｋ＿−＿１）に相当し、また第１６
   のインバータ（Ｉ１６）を介して第１６の欠陥許容性の
   出力変数（Ｅ＿ｊ＿−＿１＿，＿ｋ＿−＿１）を供給し
   、第１６のインバータ（Ｉ１６）の出力端が第８のナン
   ドゲート（Ｎ８）の第２の入力端と接続されており、第
   ８のナンドゲート（Ｎ８）の出力端が第１５のインバー
   タ（Ｉ１５）と接続されており、その出力端から第１７
   の欠陥許容性の出力変数（Ｅ＿ｊ＿−＿１＿，＿ｋ＿−
   ＿１・Ｄ＿ｊ＿−＿１＿，＿ｋ＿−＿１）が取り出し可
   能であり、また欠陥許容性の入力変数（Ｃ＿ｊ＿−＿１
   ＿，＿ｋ＿−＿１）が第１４の欠陥許容性の出力変数（
   Ｃ＿ｊ＿−＿１＿，＿ｋ＿−＿１）に相当することを特
   徴とする請求項１１記載の装置。 １３）各モジュールの制御論理部に５つのＢスイッチな
   らびに３つのＡスイッチおよび３つのＣスイッチが対応
   付けられており、第１のＢスイッチ（Ｂ１）が第ｊ−１
   行のなかの１つのモジュールと第ｊ行のなかの第２のモ
   ジュールとの間の１つの接続を形成し、その際に両モジ
   ュールは互いに水平に位置し、第２のＢスイッチ（Ｂ２
   ）が第ｊ行のなかの第３のモジュールと第ｊ−１行のな
   かの第４のモジュールとの間の接続を形成し、その際に
   第ｊ−１行のなかの第４のモジュールは第３のモジュー
   ルから１モジュールだけ右側に配置されており、第３の
   Ｂスイッチ（Ｂ３）が第ｊ行のなかの第５のモジュール
   と第ｊ−１行のなかの第６のモジュールとの間の接続を
   形成し、その際に第ｊ−１行のなかの第６のモジュール
   は第５のモジュールから２モジュールだけ右側にずらさ
   れて配置されており、第４のＢスイッチ（Ｂ４）が第ｊ
   行のなかの第７のモジュールと第ｊ−１行のなかの第８
   のモジュールとの間の接続を形成し、その際に第ｊ−１
   行のなかの第８のモジュールは第７のモジュールから１
   モジュールだけ左側に配置されており、第５のＢスイッ
   チ（Ｂ５）が第ｊ行のなかの第９のモジュールおよび第
   ｊ−１行のなかの第１０のモジュールとの間の接続を形
   成し、その際に第１０のモジュールは第９のモジュール
   から２モジュールだけ左側にずらされて配置されており
   、第１のＡスイッチ（Ａ１）が第ｊ行および第ｋ列のな
   かの１つのモジュールの第１の入力変数に対する１つの
   入力端と第ｊ行および第ｋ−１列のなかの１つの別のモ
   ジュールの第１の入力変数に対する１つの入力端との間
   および第ｊ行および第ｋ＋１および第ｋ＋２列のなかの
   Ａスイッチへの接続を形成し、第２のＡスイッチ（Ａ２
   ）が第ｊ行および第ｋ列のなかのモジュールの入力端と
   第ｊ行および第ｋ−２列のなかの１つの別のモジュール
   の第１の入力変数に対する１つの入力端との間および第
   ｊ行および第ｋ−１列および第ｋ＋１列のなかのＡスイ
   ッチへの接続を形成し、第３のＡスイッチ（Ａ３）が第
   ｊ行および第ｋ列のなかのモジュールの入力端と第ｊ行
   および第ｋ−３列のなかの１つの別のモジュールの第１
   の入力変数に対する入力端との間および第ｊ行および第
   ｋ−２列および第ｋ−１列のなかのＡスイッチへの接続
   を形成し、第１のＣスイッチ（Ｃ１）が第ｊ行および第
   ｋ列のなかのモジュールの出力端における１つのスイッ
   チ（Ｓ）と第ｊ行および第ｋ−１列のなかの１つの別の
   モジュールの出力レジスタとの間および第ｊ行および第
   ｋ＋１列および第ｋ＋２列のなかのモジュールのＣスイ
   ッチへの接続を形成し、第２のＣスイッチ（Ｃ２）がス
   イッチ（Ｓ）と第ｊ行および第ｋ−２列のなかの１つの
   別のモジュールの出力レジスタとの間および第ｊ行およ
   び第ｋ−１列および第ｋ＋１列のなかのモジュールのＣ
   スイッチへの接続を形成し、また第３のＣスイッチ（Ｃ
   ３）がスイッチ（Ｓ）と第ｊ行および第ｋ−３列のなか
   の１つの別のモジュールの出力レジスタとの間および第
   ｊ行および第ｋ−２列および第ｋ−１列のなかのモジュ
   ールのＣスイッチへの接続を形成することを特徴とする
   請求項１２記載の装置。 １４）第１のＢスイッチの駆動部が６つのナンドゲート
   （Ｎ９、Ｎ１０、Ｎ１１、Ｎ１２、Ｎ１３およびＮ１′
   ）および２つのインバータ（Ｉ１７、Ｉ１８）を含んで
   おり、第２の非欠陥許容性の出力変数（＠Ｅ＿ｊ，＿ｋ
   ＠）および第１０の欠陥許容性の出力変数（Ｅ＿ｊ＿−
   ＿１＿，＿ｋ）がそれぞれ第９のナンドゲート（Ｎ９）
   の入力端に接続されており、第２の欠陥許容性の出力変
   数（Ｅ＿ｊ＿，＿ｋ・＠Ｄ＿Ｊ＿，＿ｋ＠）および第１
   ３の欠陥許容性の出力変数（Ｅ＿ｊ＿−＿１＿，＿ｋ・
   ＠Ｄ＿Ｊ＿−＿１＿，＿ｋ＠）がそれぞれ第１０のナン
   ドゲート（Ｎ１０）の入力端と接続されており、第１の
   欠陥許容性の出力変数（Ｄ＿ｊ＿，＿ｋ）および第１１
   の欠陥許容性の出力変数（Ｄ＿ｊ＿−＿１＿，＿ｋ）が
   第１１のナンドゲート（Ｎ１１）の入力端と接続されて
   おり、第９のナンドゲート（Ｎ９）、第１０のナンドゲ
   ート（Ｎ１０）および第１１のナンドゲート（Ｎ１１）
   の出力端がそれぞれ３つの入力端を含んでいる第１のナ
   ンドゲート（Ｎ１′）の１つの入力端に接続されており
   、３つの入力端を含んでいる第１のナンドゲート（Ｎ１
   ′）の出力端が第１２のナンドゲート（Ｎ１２）の第１
   の入力端に接続されており、第１２のナンドゲート（Ｎ
   １２）の第２の入力端に第９の欠陥許容性の出力変数（
   Ｃ＿ｊ＿−＿１＿，＿ｋ）が接続されており、また第１
   ２のナンドゲート（Ｎ１２）の出力端が第１７のインバ
   ータ（Ｉ１７）を介して第１３のナンドゲート（Ｎ１３
   ）の入力端と接続されており、第１３のナンドゲート（
   Ｎ１３）の別の入力端が第１の非欠陥許容性の出力変数
   （Ｃ＿ｊ＿，＿ｋ）と接続されており、また第１３のナ
   ンドゲート（Ｎ１３）の出力端が第１８のインバータ（
   Ｉ１８）を介して第１のＢスイッチの制御のための出力
   端を形成していることを特徴とする請求項１２記載の装
   置。 １５）第２のＢスイッチの駆動部が５つのナンドゲート
   （Ｎ１４、Ｎ１５、Ｎ１６、Ｎ１７、Ｎ１８）および２
   つのインバータ（Ｉ１９、Ｉ２０）を含んでおり、第２
   の欠陥許容性の出力変数（Ｅ＿ｊ＿，＿ｋ・＠Ｄ＿ｊ＿
   ，＿ｋ＠）および第１１の欠陥許容性の出力変数（Ｄ＿
   ｊ＿−＿１＿，＿ｋ）がそれぞれ第１４のナンドゲート
   （Ｎ１４）の入力端に接続されており、第２の非欠陥許
   容性の出力変数（＠Ｅ＿ｊ＿，＿ｋ＠）および第１３の
   欠陥許容性の出力変数（Ｅ＿ｊ＿−＿１＿，＿ｋ・＠Ｄ
   ＿ｊ＿−＿１＿，＿ｋ＠）がそれぞれ第１５のナンドゲ
   ート（Ｎ１５）の入力端と接続されており、第１４のナ
   ンドゲート（Ｎ１４）および第１５のナンドゲート（Ｎ
   １５）の各１つの出力端がそれぞれ第１６のナンドゲー
   ト（Ｎ１６）の入力端に接続されており、第１６のナン
   ドゲート（Ｎ１６）の出力端が第１７のナンドゲート（
   Ｎ１７）の入力端と接続されており、第１７のナンドゲ
   ート（Ｎ１７）の別の入力端が第７の欠陥許容性の出力
   変数（Ｃ＿ｊ＿−＿１＿，＿ｋ＿＋＿１）と接統されて
   おり、第１７のナンドゲート（Ｎ１７）の出力端が第１
   ９のインバータ（Ｉ１９）を介して第１８のナンドゲー
   ト（Ｎ１８）の入力端と接続されており、第１８のナン
   ドゲート（Ｎ１８）の別の入力端が第１の非欠陥許容性
   の出力変数（Ｃ＿ｊ＿，＿ｋ）と接続されており、第１
   ８のナンドゲート（Ｎ１８）の出力端が第２０のインバ
   ータ（Ｉ２０）を介して第２のＢスイッチの制御のため
   の出力端を形成していることを特徴とする請求項１３記
   載の装置。 １６）第３のＢスイッチの駆動部が４つのナンドゲート
   （Ｎ１９、Ｎ２０、Ｎ２１、Ｎ２２）および２つのイン
   バータ（Ｉ２１、Ｉ２２）を含んでおり、第８の欠陥許
   容性の出力変数（Ｃ＿ｊ＿−＿１＿，＿ｋ＿＋＿１）お
   よび第１３の非欠陥許容性の出力変数（Ｅ＿ｊ＿−＿１
   ＿，＿ｋ・　Ｄ＿ｊ＿−＿１＿，＿ｋ）がそれぞれ第１
   ９のナンドゲート（Ｎ１９）の入力端に接続されており
   、第１９のナンドゲート（Ｎ１９）の出力端が第２０の
   ナンドゲート（Ｎ２０）の入力端と接続されており、第
   ２０のナンドゲート（Ｎ２０）の別の入力端が第１２の
   欠陥許容性の出力変数（＠Ｄ＿ｊ＿−＿１＿，＿ｋ＠）
   と接続されており、第２０のナンドゲート（Ｎ２０）の
   出力端が第２１のナンドゲート（Ｎ２１）の入力端と接
   続されており、第２１のナンドゲート（Ｎ２１）の別の
   入力端が第２の非欠陥許容性の出力変数（＠Ｅ＿ｊ＿，
   ＿ｋ＠）と接続されており、第２１のナンドゲート（Ｎ
   ２１）の１つの出力端が第２１のインバータ（Ｉ２１）
   を介して第２２のナンドゲート（Ｎ２２）の入力端と接
   続されており、第２２のナンドゲート（Ｎ２２）の別の
   入力端が第１の非欠陥許容性の出力変数（Ｃ＿ｊ＿，＿
   ｋ）と接続されており、また第２２のナンドゲート（Ｎ
   ２２）の出力端が第２２のインバータ（Ｉ２２）を介し
   て第３のＢスイッチの制御のための出力端を形成してい
   ることを特徴とする請求項１３記載の装置。 １７）第４のＢスイッチの駆動部が５つのナンドゲート
   （Ｎ２３、Ｎ２４、Ｎ２５、Ｎ２６、Ｎ２７）および２
   つのインバータ（Ｉ２３、Ｉ２４）を含んでおり、第２
   の欠陥許容性の出力変数（Ｅ＿ｊ＿，＿ｋ・＠Ｄ＿ｊ＿
   ，＿ｋ＠）および第１５の欠陥許容性の出力変数（＠Ｅ
   ＿ｊ＿−＿１＿，＿ｋ＿−＿１＠）がそれぞれ第２３の
   ナンドゲート（Ｎ２３）の入力端と接続されており、ま
   た第１の欠陥許容性の出力変数（Ｄ＿ｊ＿，＿ｋ）およ
   び第１７の欠陥許容性の出力変数（Ｅ＿ｊ＿−＿１＿，
   ＿ｋ＿−＿１・＠Ｄ＿ｊ＿−＿１＿，＿ｋ＿−＿１＠）
   がそれぞれ第２４のナンドゲート（Ｎ２４）の入力端と
   接続されており、第２３のナンドゲート（Ｎ２３）およ
   び第２４のナンドゲート（Ｎ２４）の各１つの出力端が
   それぞれ第２５のナンドゲート（Ｎ２５）の入力端と接
   続されており、第２５のナンドゲート（Ｎ２５）の出力
   端が第２６のナンドゲート（Ｎ２６）の入力端と接続さ
   れており、また第２６のナンドゲート（Ｎ２６）の別の
   入力端が第１４の欠陥許容性の出力変数（Ｃ＿ｊ＿−＿
   １＿，＿ｋ＿−＿１）と接続されており、また第２６の
   ナンドゲート（Ｎ２６）の出力端が第２３のインバータ
   （Ｉ２３）を介して第２７のナンドゲート（Ｎ２７）の
   入力端と接続されており、その別の入力端に第１の非欠
   陥許容性の出力変数（Ｃ＿ｊ＿，＿ｋ）が接続されてお
   り、また第２７のナンドゲート（Ｎ２７）の出力端が第
   ２４のインバータ（Ｉ２４）を介して第４のＢスイッチ
   の制御のための出力端を形成していることを特徴とする
   請求項１３記載の装置。 １８）第５のＢスイッチの駆動部が４つのナンドゲート
   （Ｎ２８、Ｎ２９、Ｎ３０、Ｎ３１）および３つのイン
   バータ（Ｉ２５、Ｉ２６、Ｉ２７）を含んでおり、第１
   ４の欠陥許容性の出力変数（Ｃ＿ｊ＿−＿１＿，＿ｋ＿
   −＿１）が第２５のインバータ（Ｉ２５）を介して第２
   ８のナンドゲート（Ｎ２８）の第１の入力端に接続され
   ており、第２８のナンドゲート（Ｎ２８）の別の入力端
   が第１７の欠陥許容性の出力変数（Ｅ＿ｊ＿−＿１＿，
   ＿ｋ＿−＿１・＠Ｄ＿ｊ＿−＿１＿，＿ｋ＿−＿１＠）
   と接続されており、第２８のナンドゲート（Ｎ２８）の
   出力端が第２９のナンドゲート（Ｎ２９）の入力端と接
   続されており、第２９のナンドゲート（Ｎ２９）の別の
   入力端が第１５の欠陥許容性の出力変数（Ｅ＿ｊ＿−＿
   １＿，＿ｋ＿−＿１）と接続されており、第２９のナン
   ドゲート（Ｎ２９）の出力端が第３０のナンドゲート（
   Ｎ３０）の入力端に接続されており、第３０のナンドゲ
   ート（Ｎ３０）の別の入力端が第１の欠陥許容性の出力
   変数（Ｄ＿ｊ＿，＿ｋ）と接続されており、第３０のナ
   ンドゲート（Ｎ３０）の出力端が第２６のインバータ（
   Ｉ２６）を介して第３１のナンドゲート（Ｎ３１）の入
   力端と接続されており、第３１のナンドゲート（Ｎ３１
   ）の別の入力端が非欠陥許容性の出力変数（Ｃ＿ｊ＿，
   ＿ｋ）と接続されており、また第３１のナンドゲート（
   Ｎ３１）の出力端が第２７のインバータ（Ｉ２７）を介
   して第５のＢスイッチの制御のための出力端を形成して
   いることを特徴とする請求項１３記載の装置。 １９）ＡおよびＣスイッチに対する駆動部が等しく構成
   されており、それらが各１つのナンドゲート（Ｎ３２）
   と、３つの入力端を含んでいる２つのナンドゲート（Ｎ
   ２′、Ｎ３′）と、３つのインバータ（Ｉ２８、Ｉ２９
   、Ｉ３０）とを含んでおり、第３２のナンドゲート（Ｎ
   ３２）の入力端にはそれぞれ第１の非欠陥許容性の出力
   変数（Ｃ＿ｊ＿，＿ｋ）および第３の欠陥許容性の出力
   変数（Ｃ＿ｊ＿，＿ｋ＿−＿１）が接続されており、第
   １の非欠陥許容性の出力変数（Ｃ＿ｊ＿，＿ｋ）が３つ
   の入力端を含んでいる第２のナンドゲート（Ｎ２′）の
   第１の入力端と３つの入力端を含んでいる第３のナンド
   ゲート（Ｎ３′）の第１の入力端とに接続されおり、３
   つの入力端を含んでいる第２のナンドゲート（Ｎ２′）
   の２つの別の入力端にそれぞれ第４の欠陥許容性の出力
   変数（＠Ｃ＿ｊ＿，＿ｋ＿−＿１＠）および第６の欠陥
   許容性の出力変数（＠Ｚ＿ｊ＿，＿ｋ＿−＿１＠）が接
   続されており、第４の欠陥許容性の出力変数（＠Ｃ＿ｊ
   ＿，＿ｋ＿−＿１）および第５の欠陥許容性の出力変数
   （Ｚ＿ｊ＿，＿ｋ＿−＿１）がそれぞれ３つの入力端を
   含んでいる第３のナンドゲート（Ｎ３′）の入力端に接
   続されおり、第３２のナンドゲート（Ｎ３２）の出力端
   が第２８のインバータ（Ｉ２８）を介して第１のＡまた
   はＣスイッチ（Ａ１、Ｃ１）の制御のための第１の出力
   端を形成しており、３つの入力端を含んでいる第２のナ
   ンドゲート（Ｎ２′）の出力端が第２９のインバータ（
   Ｉ２９）を介して第２のＡまたはＣスイッチ（Ａ２、Ｃ
   ２）の制御のための第２の出力端を形成しており、また
   ３つの入力端を含んでいる第３のナンドゲート（Ｎ３′
   ）の出力端が第３０のインバータ（Ｉ３０）を介して第
   ３のＡまたはＣスイッチ（Ａ３、Ｃ３）の制御のための
   第３の出力端を形成していることを特徴とする請求項１
   ３記載の装置。