JP7614869B2 - Nonvolatile memory circuit, semiconductor device, and method for reading nonvolatile memory - Google Patents
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Description
本発明は、不揮発性メモリ回路、半導体装置及び不揮発性メモリの読出し方法に関する。 The present invention relates to a non-volatile memory circuit, a semiconductor device, and a method for reading non-volatile memory.
ツェナーザップ素子は、例えば特許文献１に記載のように、Ｎ半導体層の表面層にＰウェル領域を形成し、当該Ｐウェル領域内にＰアノード領域とＮカソード領域を形成し、これらのＰアノード領域及びＮカソード領域にそれぞれアノード電極及びカソード電極を接続した構成からなるザップダイオードに、降伏電圧以上の逆バイアス電圧を印加することによりＰＮ接合を破壊して、アノード電極とカソード電極との間を短絡して抵抗とするものである。
As described in
このツェナーザップ素子を１ビット分の記憶ユニットに用いた不揮発性メモリ回路の技術として、例えば特許文献２がある。特許文献２には、ツェナーザップ素子を用いた不揮発性メモリ回路の大容量化に伴う面積の増大及び読出し時間の増大を回避する技術が開示されている。 For example, Patent Document 2 discloses a non-volatile memory circuit technology that uses this Zener zap element as a one-bit storage unit. Patent Document 2 discloses a technology that avoids the increase in area and read time that accompanies the increase in capacity of a non-volatile memory circuit that uses a Zener zap element.
ツェナーザップ素子を用いた不揮発性メモリ回路では、データの読出し時に、ツェナーザップ素子を流れる電流値が閾値以上か否かによって、データの二値（“０”又は“１”）のいずれであるかが判定される。しかし、既存のツェナーザップ素子を用いた不揮発性メモリ回路は、レーザリペア工程によって閾値が設定されていたが、閾値を設定する抵抗の値にバラつきがあり、期待通りの閾値を設定できない場合があった。 In a non-volatile memory circuit using a Zener zap element, when data is read, the binary value of the data ("0" or "1") is determined depending on whether the value of the current flowing through the Zener zap element is equal to or greater than a threshold. However, in existing non-volatile memory circuits using Zener zap elements, the threshold is set by a laser repair process, and there are variations in the value of the resistor that sets the threshold, so there are cases where the expected threshold cannot be set.
本発明は、上記の点に鑑みてなされたものであり、レーザリペア工程を用いずに読み出し時の判定に用いられる閾値を調整することが可能な、不揮発性メモリ回路、半導体装置及び不揮発性メモリの読出し方法を提供することを目的とする。 The present invention has been made in consideration of the above points, and aims to provide a non-volatile memory circuit, a semiconductor device, and a method for reading non-volatile memory that are capable of adjusting the threshold value used for judgment during reading without using a laser repair process.
本発明の第１態様に係る不揮発性メモリ回路は、外部からの電圧の印加により物理的に状態が変化する素子を夫々備えることで値を記憶する複数の記憶素子部からなる第１の記憶部と、前記素子を夫々備えることで値を記憶する複数の記憶素子部からなる第２の記憶部と、前記第１の記憶部からの読出し時に、前記複数の記憶素子部からの電流値と閾値との比較により各前記記憶素子部が記憶する値を判定するディテクターと、前記ディテクターへ閾値として所定の電流値の電流を供給する判定回路と、を備え、前記第１の記憶部の前記複数の記憶素子部の入力端は、前記複数の記憶素子部へデータを書き込む際の電圧を供給する書込み用電源または前記複数の記憶素子部からデータを読み出す際の電圧を供給する読出し用電源に接続されるように共通接続され、前記第１の記憶部の前記複数の記憶素子部の出力端は、前記複数の記憶素子部からの電流値により各前記記憶素子部が記憶する値を判定するディテクターの入力端に共通接続され、前記第１の記憶部からの読出し時に、前記複数の記憶素子部の各々に含まれる前記入力端に、前記読出し用電源の電圧が供給されてから所定期間経過した時点で、前記複数の記憶素子部の各々を選択する選択指示信号が順次入力されることで、選択された前記複数の記憶素子部の前記出力端が前記ディテクターの入力端に接続され、前記ディテクターによる判定に用いられる前記閾値を設定するデータが、前記第２の記憶部に記憶される。 The non-volatile memory circuit according to the first aspect of the present invention comprises a first memory unit consisting of a plurality of memory element units each having an element whose state changes physically when a voltage is applied from an external source to store a value, a second memory unit consisting of a plurality of memory element units each having the element to store a value, a detector that determines the value stored in each of the memory element units by comparing a current value from the plurality of memory element units with a threshold value when reading from the first memory unit, and a determination circuit that supplies a current of a predetermined current value as a threshold value to the detector, and the input terminals of the plurality of memory element units of the first memory unit are connected to a write power supply that supplies a voltage when writing data to the plurality of memory element units or a voltage supply that supplies a voltage when reading data from the plurality of memory element units. The output terminals of the plurality of memory element units of the first memory unit are commonly connected to an input terminal of a detector that determines the value stored in each of the plurality of memory element units based on the current value from the plurality of memory element units. When reading from the first memory unit, a selection instruction signal that selects each of the plurality of memory element units is sequentially input at a time point when a predetermined period of time has elapsed since the voltage of the read power supply is supplied to the input terminal included in each of the plurality of memory element units, so that the output terminals of the selected plurality of memory element units are connected to the input terminal of the detector, and data that sets the threshold value used for the determination by the detector is stored in the second memory unit.
本発明の第２態様に係る不揮発性メモリ回路は、第１の態様の不揮発性メモリ回路であって、前記第２の記憶部は、前記データとして、前記ディテクターへ閾値として所定の電流値の電流を流すための抵抗を選択するための選択値と、該選択値の検査のための検査値と、を記憶する。 The non-volatile memory circuit according to the second aspect of the present invention is the non-volatile memory circuit according to the first aspect, and the second storage unit stores, as the data, a selection value for selecting a resistance for passing a current of a predetermined current value as a threshold to the detector, and an inspection value for inspecting the selection value.
本発明の第３態様に係る不揮発性メモリ回路は、第１の態様の不揮発性メモリ回路であって、前記素子を夫々備えることで値を記憶する複数の記憶素子部からなる第３の記憶部をさらに備え、前記第２の記憶部は、前記データとして、前記ディテクターへ閾値として所定の電流値の電流を流すための抵抗を選択するための選択値を記憶し、前記第３の記憶部は、前記選択値を反転した反転値を記憶する。 The nonvolatile memory circuit according to the third aspect of the present invention is the nonvolatile memory circuit according to the first aspect, further comprising a third memory unit consisting of a plurality of memory element units each having the element and storing a value, the second memory unit stores, as the data, a selection value for selecting a resistance for passing a current of a predetermined current value as a threshold to the detector, and the third memory unit stores an inverted value obtained by inverting the selection value.
本発明の第４態様に係る不揮発性メモリ回路は、第３の態様の不揮発性メモリ回路であって、前記ディテクターは、前記反転値を用いて前記選択値を判定する。 The non-volatile memory circuit according to the fourth aspect of the present invention is the non-volatile memory circuit according to the third aspect, in which the detector determines the selected value using the inverted value.
本発明の第５態様に係る不揮発性メモリ回路は、第１の態様から第４の態様のいずれかの不揮発性メモリ回路であって、前記記憶素子部は、ツェナーザップ素子、及びデータ読出し時に前記ツェナーザップ素子のアノードを出力端に接続するスイッチ部を含む。 The nonvolatile memory circuit according to the fifth aspect of the present invention is a nonvolatile memory circuit according to any one of the first to fourth aspects, in which the memory element section includes a Zener zap element and a switch section that connects the anode of the Zener zap element to the output terminal when reading data.
本発明の第６態様に係る半導体装置は、第１態様から第５態様のいずれかの不揮発性メモリ回路と、前記不揮発性メモリ回路を用いてデータの書込み及び読出しの何れか一方又は双方を行なう中央処理装置と、を備える。 A semiconductor device according to a sixth aspect of the present invention comprises a non-volatile memory circuit according to any one of the first to fifth aspects, and a central processing unit that uses the non-volatile memory circuit to write and/or read data.
本発明の第７態様に係る不揮発性メモリの読出し方法は、外部からの電圧の印加により物理的に状態が変化する素子の夫々の入力端に読出し用電源を供給し、前記素子の１つを含む第１の記憶素子部を選択して該素子に記憶された情報に基づくデータを出力して記憶された情報を読み出し、前記第１の記憶素子部とは異なる前記素子の１つを含む第２の記憶素子部を選択して、該素子に記憶された情報に基づくデータを出力し、前記第２の記憶素子部から出力されたデータに基づいて閾値を設定し、設定された前記閾値に基づいて、前記第１の記憶素子部から出力されたデータの値を判定する。 A method for reading non-volatile memory according to a seventh aspect of the present invention includes supplying a read power supply to each input terminal of an element whose state changes physically upon application of an external voltage, selecting a first memory element unit including one of the elements and outputting data based on information stored in the element to read the stored information, selecting a second memory element unit including one of the elements different from the first memory element unit and outputting data based on information stored in the element, setting a threshold value based on the data output from the second memory element unit, and determining the value of the data output from the first memory element unit based on the set threshold value.
本発明によれば、閾値を設定するためのデータを素子に記憶させることで、レーザリペア工程を用いずに読み出し時の判定に用いられる閾値を調整することが可能となる。そして、本発明によれば、抵抗の値にバラつきが大きい場合でも、閾値を調整することで不揮発性メモリ回路の歩留まり損を無くすことが可能となる。 According to the present invention, by storing data for setting the threshold in the element, it is possible to adjust the threshold used for judgment during readout without using a laser repair process. Furthermore, according to the present invention, even if there is a large variation in resistance values, it is possible to eliminate yield loss in non-volatile memory circuits by adjusting the threshold.
以下、本発明の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与している。また、図面の寸法比率は、説明の都合上誇張されており、実際の比率とは異なる場合がある。 Below, an example of an embodiment of the present invention will be described with reference to the drawings. Note that the same reference symbols are used in each drawing to identify identical or equivalent components and parts. Also, the dimensional ratios in the drawings have been exaggerated for the convenience of explanation and may differ from the actual ratios.
以下の説明では、ツェナーザップ素子を用いた記憶回路のことを「ＺａｐＦｕｓｅ」とも呼ぶ。 In the following explanation, a memory circuit using a Zener zap element is also called a "ZapFuse."
（既存技術）
本発明の実施形態の一例の説明に入る前に、実施形態の前提となる既存技術の説明を行う。
(Existing technology)
Before going into a description of an embodiment of the present invention, a description will be given of existing technology that is the premise of the embodiment.
図１２は、従来の不揮発性メモリ回路の回路構成を示す図である。 Figure 12 shows the circuit configuration of a conventional non-volatile memory circuit.
図１２に示した不揮発性メモリ回路９は、書込み用電源供給回路４０、読出し用電源供給回路５０、書込み用電源供給回路４０からのデータ書込み用の電圧または読出し用電源供給回路５０からのデータ読出し用の電圧を選択的に供給するための電源線（以下、ノード０ともいう）１１、電源線１１と、図示していない接地レベルに接続された基準電源線との間に各々並列に接続された、１ビットのデータを記憶するｎ＋１（ｎは１以上の整数）個の記憶素子部としてのユニットセル１２－０～１２－ｎ、外部に設けられた制御部から入力される各信号（ｄｂ，ｒｄｂ，ｓｅｌｂ０～ｓｅｌｂｎ）を各ユニットセル１２－０～１２－ｎに入力する信号線１３、１４、１５－０～１５－ｎ、データの読出し時にユニットセル１２－０～１２－ｎからの出力電流が出力線（以下、ノード１ともいう）１６を介して入力されるディテクター６０、及びディテクター６０に判定用のリファレンス電流を供給する判定用リファレンス供給回路７０を備えている。電源線１１、ユニットセル１２－０～１２－ｎ、信号線１３、１４、１５－０～１５－ｎ、及び出力線１６で第１の記憶部１０が構成される。
The non-volatile memory circuit 9 shown in FIG. 12 includes a write power supply circuit 40, a read power supply circuit 50, a power supply line (hereinafter also referred to as node 0) 11 for selectively supplying a data write voltage from the write power supply circuit 40 or a data read voltage from the read power supply circuit 50, and n+1 (n is an integer equal to or greater than 1) memory element units each of which stores 1 bit of data, each of which is connected in parallel between the power supply line 11 and a reference power supply line connected to a ground level (not shown). The first memory unit 10 includes unit cells 12-0 to 12-n, signal lines 13, 14, 15-0 to 15-n that input signals (db, rdb, selb0 to selbn) input from an external control unit to each unit cell 12-0 to 12-n, a detector 60 to which the output current from the unit cells 12-0 to 12-n is input via an output line (hereinafter also referred to as node 1) 16 when data is read, and a judgment
図１２における不揮発性メモリ回路９に設けられた記憶素子部としての各ユニットセル１２－０～１２－ｎは同一の構成であるので、図１３において、１つのユニットセルについて説明する。 Since each unit cell 12-0 to 12-n serving as a memory element provided in the non-volatile memory circuit 9 in FIG. 12 has the same configuration, one unit cell will be described in FIG. 13.
ユニットセルの各々は、ノード０（電源線１１）にカソードが接続されるツェナーザップ素子ＺＡＰ０、ツェナーザップ素子ＺＡＰ０のアノードに接続されて、データ書込み時にツェナーザップ素子ＺＡＰ０を接地レベルの基準電位ＶＳＳの基準電源線に接続するＮＭＯＳトランジスタからなるトランジスタＮＭＯＳ０、及び、ツェナーザップ素子ＺＡＰ０のアノードに接続されて、データ読み出し時にツェナーザップ素子ＺＡＰ０をノード１（出力線１６）に接続するＮＭＯＳトランジスタからなるトランジスタＮＭＯＳ１を備えている。さらに、図１３に示した構成において、ユニットセルは、データの書込み動作と読み出し動作に応じてトランジスタＮＭＯＳ０とトランジスタＮＭＯＳ１を制御するＮＯＲ回路ＮＯＲ０と、ＮＯＲ回路ＮＯＲ１と、を備えている。 Each unit cell includes a Zener zap element ZAP0, the cathode of which is connected to node 0 (power supply line 11), a transistor NMOS0, which is connected to the anode of the Zener zap element ZAP0 and is an NMOS transistor that connects the Zener zap element ZAP0 to a reference power supply line of the reference potential VSS of the ground level when writing data, and a transistor NMOS1, which is connected to the anode of the Zener zap element ZAP0 and is an NMOS transistor that connects the Zener zap element ZAP0 to node 1 (output line 16) when reading data. Furthermore, in the configuration shown in FIG. 13, the unit cell includes a NOR circuit NOR0 and a NOR circuit NOR1 that control the transistors NMOS0 and NMOS1 in response to data write and read operations.
１ビットの記憶素子部としてのユニットセルは、１つのツェナーザップ素子、２つのツェナーザップ素子選択トランジスタ、及び、２つのＮＯＲゲートを備えている。 A unit cell serving as a one-bit memory element has one Zener zap element, two Zener zap element selection transistors, and two NOR gates.
図１３における信号ｄｂは書込み指示信号であり、信号ｓｅｌｂｋはｋ番目（０≦ｋ≦ｎ）のユニットセルを選択するための選択指示信号であり、信号ｒｄｂは読出し指示信号である。各指示信号は、不揮発性メモリ回路９の外部から、図１２に示す信号線１３、信号線１５－ｋ、信号線１４を介して、ＮＯＲ回路ＮＯＲ０及びＮＯＲ回路ＮＯＲ１の各々の端子に入力される。また、トランジスタＮＭＯＳ０及びトランジスタＮＭＯＳ１はＮチャネルＭＯＳトランジスタであり、基準電位ＶＳＳは接地レベル（グランド）である。 In FIG. 13, signal db is a write instruction signal, signal selbk is a selection instruction signal for selecting the kth (0≦k≦n) unit cell, and signal rdb is a read instruction signal. Each instruction signal is input from outside non-volatile memory circuit 9 to each terminal of NOR circuit NOR0 and NOR circuit NOR1 via signal line 13, signal line 15-k, and signal line 14 shown in FIG. 12. Furthermore, transistors NMOS0 and NMOS1 are N-channel MOS transistors, and the reference potential VSS is the ground level (ground).
ツェナーザップ素子ＺＡＰ０は、カソードが電源線（ノード０）に、アノードがトランジスタＮＭＯＳ０及びトランジスタＮＭＯＳ１の各々のドレインに、共通に接続されている。 The cathode of the Zener zap element ZAP0 is connected to the power supply line (node 0), and the anode is connected in common to the drains of transistors NMOS0 and NMOS1.
トランジスタＮＭＯＳ０のゲートは、ＮＯＲ回路ＮＯＲ０の出力端子と接続され、ソースは基準電源線１８を介して基準電位ＶＳＳ（接地レベル）に接続されている。トランジスタＮＭＯＳ１のゲートは、ＮＯＲ回路ＮＯＲ１の出力端子と接続され、ソースは出力線（ノード１）１６と接続されている。 The gate of transistor NMOS0 is connected to the output terminal of NOR circuit NOR0, and the source is connected to reference potential VSS (ground level) via reference power supply line 18. The gate of transistor NMOS1 is connected to the output terminal of NOR circuit NOR1, and the source is connected to output line (node 1) 16.
ＮＯＲ回路ＮＯＲ０の一方の入力端子には信号ｄｂが入力され、他方の入力端子はＮＯＲ回路ＮＯＲ１の一方の入力端子と共通に接続され、信号ｓｅｌｂｋが入力される。また、ＮＯＲ回路ＮＯＲ１の他方の入力端子には信号ｒｄｂが入力される。 The signal db is input to one input terminal of the NOR circuit NOR0, and the other input terminal is commonly connected to one input terminal of the NOR circuit NOR1, to which the signal selbk is input. The signal rdb is input to the other input terminal of the NOR circuit NOR1.
ツェナーザップ素子ＺＡＰ０は、書込み前はダイオードとして動作するためカソードからアノードへ電流を流さず、書込み後はショートするため、カソードからアノードへ電流を流す。ツェナーザップ素子ＺＡＰ０からのデータの読出し時には、電源電圧よりも低い読出し用の電圧（以降、ＩＶＣともいう）をカソードに印加して、ツェナーザップ素子ＺＡＰｋに流れた電流を検出してデータを読出す。また、ツェナーザップ素子ＺＡＰ０のデータの書込み時には、電源電圧よりも高い書込み用の電圧（以降、ＨＶともいう）をカソードに印加してツェナー破壊させることでデータを書込む。 Before writing, Zener zap element ZAP0 operates as a diode and does not allow current to flow from the cathode to the anode, but after writing, it shorts out and allows current to flow from the cathode to the anode. When reading data from Zener zap element ZAP0, a read voltage (hereafter also referred to as IVC) lower than the power supply voltage is applied to the cathode, and the current flowing through Zener zap element ZAPk is detected to read the data. When writing data to Zener zap element ZAP0, a write voltage (hereafter also referred to as HV) higher than the power supply voltage is applied to the cathode to cause Zener breakdown and write the data.
信号ｓｅｌｂｋは、ｋ番目のツェナーザップ素子ＺＡＰ０を選択する際に接地レベル（以降、Ｌともいう）となり、非選択時に電源電圧レベル（以降、Ｈともいう）となる。信号ｄｂは、ツェナーザップ素子ＺＡＰ０の書込み時にＬとなり、それ以外の時にＨとなる。信号ｒｄｂは、ツェナーザップ素子ＺＡＰ０の読出し時にＬとなり、それ以外の時にＨとなる。 The signal selbk becomes the ground level (hereinafter also referred to as L) when the kth Zener zap element ZAP0 is selected, and becomes the power supply voltage level (hereinafter also referred to as H) when it is not selected. The signal db becomes L when the Zener zap element ZAP0 is written, and becomes H otherwise. The signal rdb becomes L when the Zener zap element ZAP0 is read, and becomes H otherwise.
ノード０（電源線１１）は、読出し時にＩＶＣとなり、書込み時にＨＶとなり、読出し時及び書込み時以外で接地レベルとなる。ノード１（出力線１６）は、読出し時に０．３Ｖ程度のディテクター６０の入力電圧レベルとなり、読出し時以外で接地レベルとなる。 Node 0 (power line 11) is IVC during read, HV during write, and is at ground level during non-read and non-write. Node 1 (output line 16) is at the detector 60 input voltage level of about 0.3V during read, and is at ground level during non-read.
図１２の不揮発性メモリ回路９は、図１３に示すユニットセルを、電源線１１（ノード０）と出力線１６（ノード１）との間にｎ＋１個並列接続された構成を有する。 The non-volatile memory circuit 9 in FIG. 12 has a configuration in which n+1 unit cells shown in FIG. 13 are connected in parallel between the power supply line 11 (node 0) and the output line 16 (node 1).
書込み用電源供給回路４０は、ツェナーザップ素子の書込み時に外部電源からの書込み用電圧（ＨＶ）を供給する回路である。読出し用電源供給回路５０は、ツェナーザップ素子の読出し時に外部電源からの読出し用電圧（ＩＶＣ）を供給する回路である。ディテクター６０は、ツェナーザップ素子を流れた電流を検出して電圧に変換する回路である。 The write power supply circuit 40 is a circuit that supplies a write voltage (HV) from an external power supply when writing to the Zener zap element. The read power supply circuit 50 is a circuit that supplies a read voltage (IVC) from an external power supply when reading from the Zener zap element. The detector 60 is a circuit that detects the current that flows through the Zener zap element and converts it into a voltage.
図１２における信号ｄｂが伝送される信号線１３は、各ユニットセル１２－０～１２－ｎの、図１３に例示するＮＯＲ回路ＮＯＲ０における信号ｄｂが入力される端子へ共通に接続される。また、図１２における信号ｓｅｌｂ０～ｓｅｌｂｎが伝送される信号線１５－０～１５－ｎは、ユニットセル１２－０～１２－ｎの、図１３に例示するＮＯＲ回路ＮＯＲ０とＮＯＲ回路ＮＯＲ１における信号ｓｅｌｂｋが入力される各々の端子に接続される。また、図１２における信号ｒｄｂが伝送される信号線１４は、ユニットセル１２－０～１２－ｎの図１３に例示するＮＯＲ回路ＮＯＲ１における信号ｒｄｂが入力される端子へ共通に接続される。 The signal line 13 through which the signal db in FIG. 12 is transmitted is commonly connected to the terminal of the NOR circuit NOR0 of each unit cell 12-0 to 12-n to which the signal db is input, as illustrated in FIG. 13. Also, the signal lines 15-0 to 15-n through which the signals selb0 to selbn in FIG. 12 are transmitted are connected to the respective terminals to which the signal selbk is input, as illustrated in FIG. 13, of the NOR circuits NOR0 and NOR1 of the unit cells 12-0 to 12-n. Also, the signal line 14 through which the signal rdb in FIG. 12 is transmitted is commonly connected to the terminal of the NOR circuit NOR1 of the unit cells 12-0 to 12-n to which the signal rdb is input, as illustrated in FIG. 13.
電源線１１は、図１３に例示するノード０として各ユニットセル１２－０～１２－ｎに共通に接続される。また、出力線１６は、各ユニットセル１２－０～１２－ｎとディテクター６０へ共通に接続される。
The power supply line 11 is commonly connected to each of the unit cells 12-0 to 12-n as
図１４は、判定用リファレンス供給回路７０の回路構成例を示す図である。判定用リファレンス供給回路７０は、電力供給部７１、又はリファレンス電流外部印加供給回路７５から、リファレンス電流をディテクター６０に供給する。電力供給部７１は、ＰＭＯＳトランジスタ７２、ＮＭＯＳトランジスタ７３、トリミング抵抗Ｒ０～Ｒｎ、ＮＭＯＳトランジスタ７４－０～７４－ｎからなる。
Figure 14 is a diagram showing an example of the circuit configuration of the judgment
図１４のｒｄｂにＬが入力されると、ＰＭＯＳトランジスタ７２がオンになり、ノード２に読み出し用電源供給回路５０のノード０と同様のＩＶＣの電位が供給され、トリミング抵抗Ｒ０～Ｒｎを流れた電流がディテクター６０へ供給される。この電流値よりも、各ユニットセル１２－０～１２－ｎから出力される電流のほうが小さい場合、ディテクター６０でデータが“０”と判定され、大きい場合、ディテクター６０でデータが“１”と判定される。
When L is input to rdb in FIG. 14,
ウエハ時は、電力供給部７１から電流をディテクター６０に供給するトリミング抵抗方式と、リファレンス電流外部印加供給回路７５から電流をディテクター６０に供給するリファレンス電流外部印加方式のいずれも使用可能ある。しかし、製造後はリファレンス電流外部印加供給回路７５からの出力がピンとして出ないので、ユーザ動作及びテスト時のどちらも、トリミング抵抗方式でデータの判定が行われる。トリミング抵抗方式の抵抗値は、ｔｒｍ＜０＞～＜ｎ＞までトリミングテーブルがあり、テストモード時はｔｒｍ＜０＞～＜ｎ＞が選択して使えるようになっている。ｔｒｍ＜０＞～＜ｎ＞のいずれかが選択されることで、対応するＮＭＯＳトランジスタ７４－０～７４－ｎのいずれかがオンとなり、電力供給部７１における抵抗値が決まる。対して、ユーザ動作の初期値はヒューズで設定したトリミングテーブルが使われる構成になっている。
At wafer stage, either the trimming resistor method, in which a current is supplied from the
図１５は、不揮発性メモリ回路９におけるトリミング抵抗方式でのトリミングテーブルの設定方法の例を示すフローチャートである。 Figure 15 is a flowchart showing an example of a method for setting a trimming table using the trimming resistor method in the non-volatile memory circuit 9.
まず、トリミングテーブルにｔｒｍ＜０＞～＜ｎ＞の中から決め打ちの値ｔｒｍ＜ｍ＞（ｍは０からｎの間の整数）が選択され、ｔｒｍ＜ｍ＞がリペアデータに記録される（ステップＳ９０１）。続いて、ステップＳ９０１で選択された決め打ちの値ｔｒｍ＜ｍ＞で、レーザリペア工程でヒューズが選択される。そして、ＺａｐＦｕｓｅに書き込まれた後の“０”又は“１”の判定のための閾値を設定するための抵抗を選択するトリミングテーブルが決定される（ステップＳ９０２）。 First, a fixed value trm<m> (m is an integer between 0 and n) is selected from trm<0> to <n> in the trimming table, and trm<m> is recorded in the repair data (step S901). Next, a fuse is selected in the laser repair process with the fixed value trm<m> selected in step S901. Then, a trimming table is determined that selects a resistor for setting a threshold value for determining "0" or "1" after writing to ZapFuse (step S902).
しかし、上記の方法ではＺａｐＦｕｓｅの読み出し時のデータを判定するための閾値（判定閾値）をヒューズで設定するため、レーザリペア工程が必要である。また、書き込み後のＺａｐＦｕｓｅの抵抗値は、同じウエハ内の同じチップ内のものでもバラつきがあり、ＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）評価時の決め打ちの判定閾値では期待通りにデータが“１”であると判定できず、製造後のファイナルテストで歩留まりが低下してしまっていた。また、データが“０”であると判定する場合も同様に、ウエハプロセスのバラつきにより、抵抗値が書き込み前から低いＺａｐＦｕｓｅがあった場合、書き込み前に先落としが行われてしまうことで歩留まり損も発生していた。 However, in the above method, a laser repair process is required because the threshold value (judgment threshold value) for judging the data when reading from the ZapFuse is set by the fuse. In addition, the resistance value of the ZapFuse after writing varies even among the same chip on the same wafer, and the fixed judgment threshold value during TEG (Test Element Group) evaluation does not allow the data to be judged as "1" as expected, resulting in a drop in yield during the final test after manufacturing. Similarly, when judging the data to be "0", if there is a ZapFuse whose resistance value is low before writing due to variations in the wafer process, a pre-failure occurs before writing, resulting in a loss of yield.
以下においては、レーザリペア工程を省略し、精度よくデータを判定できる不揮発性メモリ回路の具体例を説明する。 Below, we will explain a specific example of a non-volatile memory circuit that can omit the laser repair process and accurately determine data.
（第１実施形態）
図１は、本発明の第１実施形態に係る不揮発性メモリ回路１の回路構成例を示す図である。
First Embodiment
FIG. 1 is a diagram showing an example of a circuit configuration of a
図１に示した不揮発性メモリ回路１は、書込み用電源供給回路４０、読出し用電源供給回路５０、書込み用電源供給回路４０からのデータ書込み用の電圧または読出し用電源供給回路５０からのデータ読出し用の電圧を選択的に供給するための電源線（以下、ノード０ともいう）１１、電源線１１と、図示していない接地レベルに接続された基準電源線との間に各々並列に接続された、１ビットのデータを記憶するｎ＋１（ｎは１以上の整数）個の記憶素子部としてのユニットセル１２－１～１２－ｎ、外部に設けられた制御部から入力される各信号（ｄｂ，ｒｄｂ，ｓｅｌｂ０～ｓｅｌｂｎ）を各ユニットセル１２－０～１２－ｎに入力する信号線１３、１４、１５－０～１５－ｎ、データの読出し時にユニットセル１２－０～１２－ｎからの出力電流が出力線（以下、ノード１ともいう）１６を介して入力されるディテクター６０、反転素子ＩＮＶ０、ＮＭＯＳトランジスタＮＭＯＳ３、及びディテクター６０に判定用のリファレンス電流を供給する判定用リファレンス供給回路７０を備えている。電源線１１、ユニットセル１２－０～１２－ｎ、信号線１３、１４、１５－０～１５－ｎ、出力線１６、反転素子ＩＮＶ０及びＮＭＯＳトランジスタＮＭＯＳ３で第１の記憶部１０が構成される。第１の記憶部１０は、ユーザデータ書き込み用ＺａｐＦｕｓｅ回路である。
The
また、図１に示した不揮発性メモリ回路１は、電源線２１、電源線２１と、図示していない接地レベルに接続された基準電源線との間に各々並列に接続された、１ビットのデータを記憶するｎ＋１（ｎは１以上の整数）個の記憶素子部としてのユニットセル２２－０～２２－ｎ、外部に設けられた制御部から入力される各信号（ｔｒｍｄｂ，ｔｒｍｒｄｂ，ｔｒｍｓｅｌｂ０～ｔｒｍｓｅｌｂｎ）を各ユニットセル２２－０～２２－ｎに入力する信号線２３、２４、２５－０～２５－ｎ、データの読出し時にユニットセル２２－０～２２－ｎからの出力電流がディテクター６０に供給される出力線（以下、ノード３ともいう）２６、反転素子ＩＮＶ２、及びＮＭＯＳトランジスタＮＭＯＳ５を備えている。電源線２１、ユニットセル２２－０～２２－ｎ、信号線２３、２４、２５－０～２５－ｎ、出力線２６、反転素子ＩＮＶ２及びＮＭＯＳトランジスタＮＭＯＳ５で第２の記憶部２０が構成される。第２の記憶部２０は、ＴＲＭデータ書き込み用ＺａｐＦｕｓｅ回路である。ＴＲＭデータは、ディテクター６０へのリファレンス電流を設定するためのデータである。
The
図１に示した不揮発性メモリ回路１は、ディテクター６０と判定用リファレンス供給回路７０との間にＮＭＯＳトランジスタＮＭＯＳ４が接続されている。ＮＭＯＳトランジスタＮＭＯＳ４のゲートには反転素子ＩＮＶ１が接続され、信号ｒｄｂの状態に応じてＮＭＯＳトランジスタＮＭＯＳ４のオンとオフとが切り替わる。
In the
ユニットセル１２－０～１２－ｎは、既存技術として説明した図１３の構成と同等であるため、説明を省略する。図１３において、ｄｂとして各ユニットセルに入力される信号は、ｔｒｍｄｂとなり、ｒｄｂとして各ユニットセルに入力される信号は、ｔｒｍｒｄｂとなり、ｓｅｌｂｋとして各ユニットセルに入力される信号は、ｔｒｍｓｅｌｂｋとなる。ユニットセル２２－０～２２－ｎに対する書き込み及びユニットセル２２－０～２２－ｎからの読出し動作は、図１３を用いた説明におけるｄｂ、ｒｄｂ、ｓｅｌｂｋを、それぞれｔｒｍｄｂ、ｔｒｍｒｄｂ、ｔｒｍｓｅｌｂｋに置き換えることで説明が可能である。 Unit cells 12-0 to 12-n have the same configuration as that shown in FIG. 13, which was explained as an existing technology, and therefore the explanation is omitted. In FIG. 13, the signal input to each unit cell as db is trmdb, the signal input to each unit cell as rdb is trmrdb, and the signal input to each unit cell as selbk is trmselbk. The write operation to unit cells 22-0 to 22-n and the read operation from unit cells 22-0 to 22-n can be explained by replacing db, rdb, and selbk in the explanation using FIG. 13 with trmdb, trmrdb, and trmselbk, respectively.
図２は、第２の記憶部２０のユニットセルの具体例を示す図である。第２の記憶部２０のユニットセルの各々は、ノード０（電源線２１）にカソードが接続されるツェナーザップ素子ＺＡＰ１、ツェナーザップ素子ＺＡＰ１のアノードに接続されて、データ書込み時にツェナーザップ素子ＺＡＰ１を接地レベルの基準電位ＶＳＳの基準電源線に接続するＮＭＯＳトランジスタからなるトランジスタＮＭＯＳ７、及び、ツェナーザップ素子ＺＡＰ１のアノードに接続されて、データ読み出し時にツェナーザップ素子ＺＡＰ１をノード３（出力線２６）に接続するＮＭＯＳトランジスタからなるトランジスタＮＭＯＳ８を備えている。トランジスタＮＭＯＳ８はスイッチ部の一例である。さらに、図２に示した構成においては、データの書込み動作と読み出し動作に応じてトランジスタＮＭＯＳ７とトランジスタＮＭＯＳ８を制御するＮＯＲ回路ＮＯＲ２とＮＯＲ回路ＮＯＲ３とを備えている。 Figure 2 is a diagram showing a specific example of a unit cell of the second memory unit 20. Each unit cell of the second memory unit 20 includes a Zener zap element ZAP1 whose cathode is connected to node 0 (power supply line 21), a transistor NMOS7 made of an NMOS transistor connected to the anode of the Zener zap element ZAP1 and connecting the Zener zap element ZAP1 to a reference power supply line of the reference potential VSS of the ground level when writing data, and a transistor NMOS8 made of an NMOS transistor connected to the anode of the Zener zap element ZAP1 and connecting the Zener zap element ZAP1 to node 3 (output line 26) when reading data. The transistor NMOS8 is an example of a switch unit. Furthermore, in the configuration shown in Figure 2, it includes a NOR circuit NOR2 and a NOR circuit NOR3 that control the transistor NMOS7 and the transistor NMOS8 in response to the data write operation and read operation.
ツェナーザップ素子ＺＡＰ１の読み出し動作を説明する。 The read operation of Zener zap element ZAP1 is explained.
まず、図１の端子ｄｂ、ｒｄｂ、ｓｅｌｂ０～ｎ、ｔｒｍｄｂ、ｔｒｍｒｄｂ、ｔｒｍｓｅｌｂ０～ｎにそれぞれＨの信号が入力され、ノード０及びノード１は接地レベルとする。読み出し動作の前には、図１及び図２のｓｅｌｂ、ｄｂ、ｒｄｂ、ｔｒｍｓｅｌｂ、ｔｒｍｄｂ、ｔｒｍｒｄｂは全てＨのため，ＮＯＲ回路ＮＯＲ０、ＮＯＲ１、ＮＯＲ２、ＮＯＲ３、ＮＯＲ４は全てＬを出力し、トランジスタＮＭＯＳ５、ＮＭＯＳ６、ＮＭＯＳ７、ＮＭＯＳ８は全てＯＦＦとなる。
First, an H signal is input to each of the terminals db, rdb, selb0-n, trmdb, trmrdb, and trmselb0-n in FIG. 1, and
ツェナーザップ素子ＺＡＰ１の読み出し時には、図１のｔｒｍｒｄｂにＬが入力される。ｔｒｍｒｄｂにＬが入力されると、読み出し用電源供給回路５０からノード０にＩＶＣの電位が供給され、ディテクター６０からノード３に０．３Ｖ程度の電位が供給される。この状態で、ユニットセル２２－０を読み出す場合、図１のｔｒｍｓｅｌｂ０がＬとなる。ユニットセル２２－０では、図２のｔｒｍｓｅｌｂがＬ、ｔｒｍｄｂはＨ、ｔｒｍｒｄｂはＬのため、ＮＯＲ回路ＮＯＲ２はＬを出力し、ＮＯＲ回路ＮＯＲ３はＨを出力する。ＮＯＲ回路ＮＯＲ２がＬを出力し、ＮＯＲ回路ＮＯＲ３がＨを出力するため、トランジスタＮＭＯＳ７はＯＦＦ、トランジスタＮＭＯＳ８はＯＮとなる。ツェナーザップ素子ＺＡＰ１が未書き込み（データ“０”）の場合、ツェナーザップ素子ＺＡＰ１の抵抗によりノード０からノード３へ電流は流れないが、ツェナーザップ素子ＺＡＰ１が書き込み済み（データ“１”）の場合、ノード０からノード３へ電流が流れる。この時点において、図１のｔｒｍｒｄｂがＬの為、ＩＮＶ２はＨを出力する。ＩＮＶ２がＨのため、ＮＭＯＳ５はＯＮとなる。ｔｒｍｒｄｂのＬ入力により、ツェナーザップ素子ＺＡＰ１を通ってディテクター６０へ電流が流れる。
When reading out the Zener zap element ZAP1, an L is input to trmrdb in Figure 1. When an L is input to trmrdb, the IVC potential is supplied from the read power supply circuit 50 to
反転素子ＩＮＶ０、ＩＮＶ１には、信号ｒｄｂが供給される。信号ｒｄｂは、図１２及び図１３の信号ｒｄｂと同じ機能を持つ信号であり、第１の記憶部１０からのデータの読み出し時にＬとなる信号である。 The signal rdb is supplied to the inverting elements INV0 and INV1. The signal rdb has the same function as the signal rdb in FIG. 12 and FIG. 13, and is a signal that becomes L when data is read from the first memory unit 10.
反転素子ＩＮＶ２には、信号ｔｒｍｒｄｂが供給される。信号ｔｒｍｒｄｂは、第２の記憶部２０からのデータの読み出し時にＬとなる信号である。 The signal trmrdb is supplied to the inversion element INV2. The signal trmrdb is a signal that becomes L when data is read from the second memory unit 20.
図３は、判定用リファレンス供給回路７０の回路構成例を示す図である。判定用リファレンス供給回路７０は、電力供給部７１、又はリファレンス電流外部印加供給回路７５から、リファレンス電流をディテクター６０に供給する。電力供給部７１は、ＰＭＯＳトランジスタ７２、ＮＭＯＳトランジスタ７３、トリミング抵抗Ｒ０～Ｒｎ、ＮＭＯＳトランジスタ７４－０～７４－ｎからなる。
Figure 3 is a diagram showing an example of the circuit configuration of the judgment
判定用リファレンス供給回路７０の構成は図１４に示したものと同等であるが、ＮＭＯＳトランジスタ７４－０～７４－ｎのゲートは、第１の記憶部１０及び第２の記憶部２０の記憶領域に対応するアドレスマップの所定のアドレスからの信号が供給されるように接続されている。本実施形態では、上記所定のアドレスはアドレス１６、１７としているが、アドレスは係る例に限定されるものでは無い。
The configuration of the judgment
図４は、ウエハ時のＣＰ（Ｃｈｉｐ Ｐｒｏｂｉｎｇ）テストと、製造後のファイナルテストとでそれぞれ書き込みが行われる不揮発性メモリ回路１のアドレスマップの割り振り例を示す図である。
Figure 4 shows an example of address map allocation for a
アドレス１６、１７の２バイトは、従来技術ではヒューズに設定していた判定閾値のトリミングテーブルを書き込む領域である。トリミングテーブルのデータはＴＲＭデータ＋ＣＲＣ値で構成される。ＮＭＯＳトランジスタ７４－０～７４－ｎの中のどれをオンとするか、すなわち、ノード２からの電流がどのトリミング抵抗Ｒ０～Ｒｎを通ってディテクター６０に供給されるかを決定するためのデータが、アドレス１６、１７の２バイトに書き込まれる。 The two bytes at addresses 16 and 17 are an area for writing a trimming table of the decision thresholds that were previously set in fuses. The trimming table data consists of TRM data + CRC value. Data for determining which of NMOS transistors 74-0 to 74-n should be turned on, that is, which trimming resistors R0 to Rn the current from node 2 should pass through to be supplied to detector 60, is written to the two bytes at addresses 16 and 17.
なお、アドレス０～１５の１６バイトはユーザ動作時の第１の記憶部１０から読み出されたデータの“０”又は“１”を判定する閾値のトリミング抵抗のテーブルを決めるためのテスト用領域で、ＣＰテストで書き込まれる。アドレス１８～６３の４６バイトはユーザ動作で使用するための情報が書き込まれる領域であり、ファイナルテストでデータが書き込まれる。
The 16 bytes from
図５は、不揮発性メモリ回路１におけるＴＲＭデータの書き込み方法の例を示すフローチャートである。
Figure 5 is a flowchart showing an example of a method for writing TRM data in the
まず、不揮発性メモリ回路１のＣＰ工程で、ＺａｐＦｕｓｅのＣＰ用の１６バイトのデータの書き込みが行われる（ステップＳ１０１）。
First, in the CP process of the
ステップＳ１０１に続いて、書き込まれた１６バイトのＺａｐＦｕｓｅの抵抗値は決め打ちの抵抗値より低いかどうかが判定される（ステップＳ１０２）。 Following step S101, it is determined whether the resistance value of the written 16 bytes of ZapFuse is lower than the fixed resistance value (step S102).
ＺａｐＦｕｓｅの抵抗値が決め打ちの抵抗値より低い場合は（ステップＳ１０２；Ｙｅｓ）、続いて、ｔｒｍ＜０＞～＜ｎ＞までのトリミングテーブルの中から、ＴＲＭデータとして決め打ちのｔｒｍ＜ｍ＞が選択される（ステップＳ１０３）。 If the resistance value of the ZapFuse is lower than the fixed resistance value (step S102; Yes), the fixed trm<m> is then selected as the TRM data from the trimming table of trm<0> to <n> (step S103).
一方、ＺａｐＦｕｓｅの抵抗値が決め打ちの抵抗値以上の場合は（ステップＳ１０２；Ｎｏ）、続いて、ｔｒｍ＜０＞～＜ｎ＞までのトリミングテーブルの中から、ＴＲＭデータとして適切なｔｒｍ＜ｍ＞が選択される（ステップＳ１０４）。 On the other hand, if the resistance value of the ZapFuse is equal to or greater than the fixed resistance value (step S102; No), then an appropriate trm<m> is selected as the TRM data from the trimming table of trm<0> to <n> (step S104).
ステップＳ１０３、又はステップＳ１０４に続いて、ＴＲＭデータを基にＣＲＣ値が生成される（ステップＳ１０５）。ＣＲＣ値の生成は、図１には図示されない外部に設けられた制御部で行われる。 Following step S103 or step S104, a CRC value is generated based on the TRM data (step S105). The CRC value is generated by an external control unit not shown in FIG. 1.
ＣＲＣ値が生成されると、ＺａｐＦｕｓｅのアドレス１６、１７に、ＴＲＭデータ及びＣＲＣ値が書き込まれる（ステップＳ１０６）。 Once the CRC value is generated, the TRM data and the CRC value are written to addresses 16 and 17 of the ZapFuse (step S106).
本実施形態に係る不揮発性メモリ回路１は、判定閾値のトリミングテーブルを、ＴＥＧ評価時に決め打ちで選択していたトリミングテーブルから、適切なトリミングテーブルにチップ毎に個別に選択できる。
The
図６は、不揮発性メモリ回路１におけるＴＲＭデータ書き込み後の、ユーザデータ読出し方法の例を示すフローチャートである。
Figure 6 is a flowchart showing an example of a method for reading user data after writing TRM data in the
まず、ＺａｐＦｕｓｅのアドレス１６，１７に書き込まれたＴＲＭデータ及びＣＲＣ値が読み出される（ステップＳ１１１）。 First, the TRM data and CRC value written to addresses 16 and 17 of the ZapFuse are read (step S111).
ＴＲＭデータ及びＣＲＣ値が読み出されると、続いて、読み出されたＴＲＭデータから演算したＣＲＣ値と、読み出されたＣＲＣ値とが一致するかどうかが判定される（ステップＳ１１２）。当該判定処理は、図１には図示されない外部に設けられた制御部で行われる。 After the TRM data and CRC value are read, it is then determined whether the CRC value calculated from the read TRM data matches the read CRC value (step S112). This determination process is performed by an external control unit not shown in FIG. 1.
ステップＳ１１２の判定の結果、読み出されたＴＲＭデータから演算したＣＲＣ値と、読み出されたＣＲＣ値とが一致していれば（ステップＳ１１２；Ｙｅｓ）、続いて、読み出されたＴＲＭデータに基づきトリミングテーブルが選択される（ステップＳ１１３）。トリミングテーブルが選択されると、続いて、選択されたトリミングテーブルに基づいて設定されたトリミング抵抗を用いた、ＦＴ領域のＺａｐＦｕｓｅに書き込まれたデータの読み出しが行われる（ステップＳ１１４）。 If the result of the determination in step S112 is that the CRC value calculated from the read TRM data matches the read CRC value (step S112; Yes), then a trimming table is selected based on the read TRM data (step S113). After the trimming table is selected, the data written to the ZapFuse in the FT area is read using a trimming resistor set based on the selected trimming table (step S114).
一方、ステップＳ１１２の判定の結果、読み出されたＴＲＭデータから演算したＣＲＣ値と、読み出されたＣＲＣ値とが一致していなければ（ステップＳ１１２；Ｎｏ）、続いて、アドレス１６、１７のみを対象としたデータ判定の閾値のソフトトリミングの実施により、ＴＲＭデータ及びＣＲＣ値が読み出される（ステップＳ１１５）。 On the other hand, if the result of the judgment in step S112 is that the CRC value calculated from the read TRM data does not match the read CRC value (step S112; No), then soft trimming of the data judgment threshold is performed only for addresses 16 and 17, and the TRM data and CRC value are read (step S115).
ステップＳ１１５に続いて、読み出されたＴＲＭデータから演算したＣＲＣ値と、読み出されたＣＲＣ値とが一致するかどうかが判定される（ステップＳ１１６）。当該判定処理は、図１には図示されない外部に設けられた制御部で行われる。 Following step S115, it is determined whether the CRC value calculated from the read TRM data matches the read CRC value (step S116). This determination process is performed by an external control unit (not shown in FIG. 1).
ステップＳ１１６の判定の結果、読み出されたＴＲＭデータから演算したＣＲＣ値と、読み出されたＣＲＣ値とが一致していれば（ステップＳ１１６；Ｙｅｓ）、選択されたトリミングテーブルに基づいて設定されたトリミング抵抗を用いた、ＦＴ領域のＺａｐＦｕｓｅに書き込まれたデータの読み出しが行われる（ステップＳ１１４）。一方、ステップＳ１１６の判定の結果、読み出されたＴＲＭデータから演算したＣＲＣ値と、読み出されたＣＲＣ値とが一致していなければ（ステップＳ１１６；Ｎｏ）、ステップＳ１１５のソフトトリミングの実施に戻る。 If the result of the judgment in step S116 is that the CRC value calculated from the read TRM data matches the read CRC value (step S116; Yes), the data written to the ZapFuse in the FT area is read using a trimming resistor set based on the selected trimming table (step S114). On the other hand, if the result of the judgment in step S116 is that the CRC value calculated from the read TRM data does not match the read CRC value (step S116; No), the process returns to performing soft trimming in step S115.
以上のように第１実施形態に係る不揮発性メモリ回路は、ＣＰ工程で試し書きしたＺａｐＦｕｓｅの抵抗値を基にトリミングテーブルを選択し、ＺａｐＦｕｓｅにＴＲＭデータ及びＣＲＣ値が書き込まれる。第１実施形態に係る不揮発性メモリ回路は、レーザリペア工程を削除し、書き込み後のＺａｐＦｕｓｅの抵抗値が高いチップの場合であっても、ＺａｐＦｕｓｅに書き込まれたデータのユーザ動作での読み出し結果を向上させることができる。 As described above, the nonvolatile memory circuit according to the first embodiment selects a trimming table based on the resistance value of the ZapFuse test-written in the CP process, and writes the TRM data and CRC value to the ZapFuse. The nonvolatile memory circuit according to the first embodiment eliminates the laser repair process, and can improve the readout results of data written to the ZapFuse by user operation, even in the case of a chip with a high resistance value of the ZapFuse after writing.
（第２実施形態）
図７は、本発明の第２実施形態に係る不揮発性メモリ回路２の回路構成例を示す図である。
Second Embodiment
FIG. 7 is a diagram showing an example of a circuit configuration of a nonvolatile memory circuit 2 according to the second embodiment of the present invention.
図７に示した不揮発性メモリ回路２は、図１に示した不揮発性メモリ回路１に、第３の記憶部３０が追加された構成を有する。
The non-volatile memory circuit 2 shown in FIG. 7 has a configuration in which a third memory unit 30 is added to the
図７に示した不揮発性メモリ回路２における第３の記憶部３０は、電源線３１、電源線３１と、図示していない接地レベルに接続された基準電源線との間に各々並列に接続された、１ビットのデータを記憶するｎ＋１（ｎは１以上の整数）個の記憶素子部としてのユニットセル３２－０～３２－ｎ、外部に設けられた制御部から入力される各信号（ｔｒｍｄｂ，ｔｒｍｒｒｄｂ，ｔｒｍｓｅｌｂ０～ｔｒｍｓｅｌｂｎ）を各ユニットセル３２－０～３２－ｎに入力する信号線３３、３４、３５－０～３５－ｎ、データの読出し時にユニットセル３２－０～３２－ｎからの出力電流がディテクター６０に供給される出力線（以下、ノード４ともいう）３６、反転素子ＩＮＶ３、及びＮＭＯＳトランジスタＮＭＯＳ６を備えている。第３の記憶部３０は、ＴＲＭデータの反転値の書き込み用のＺａｐＦｕｓｅ回路である。 The third storage unit 30 in the non-volatile memory circuit 2 shown in FIG. 7 includes a power supply line 31, unit cells 32-0 to 32-n as n+1 (n is an integer equal to or greater than 1) memory element units each connected in parallel between the power supply line 31 and a reference power supply line connected to a ground level (not shown) for storing 1-bit data, signal lines 33, 34, 35-0 to 35-n for inputting signals (trmdb, trmrrdb, trmselb0 to trmselbn) input from an external control unit to each of the unit cells 32-0 to 32-n, an output line (hereinafter also referred to as node 4) 36 through which the output current from the unit cells 32-0 to 32-n is supplied to the detector 60 when data is read, an inversion element INV3, and an NMOS transistor NMOS6. The third storage unit 30 is a ZapFuse circuit for writing the inverted value of the TRM data.
ユニットセル１２－０～１２－ｎは、既存技術として説明した図１３の構成と同等であるため、説明を省略する。また、ユニットセル２２－０～２２－ｎは、第１実施形態と同等であるため、説明を省略する。図１３において、ｄｂとして各ユニットセルに入力される信号は、ｔｒｍｄｂとなり、ｒｄｂとして各ユニットセルに入力される信号は、ｔｒｍｒｄｂとなり、ｓｅｌｂｋとして各ユニットセルに入力される信号は、ｔｒｍｓｅｌｂｋとなる。ユニットセル２２－０～２２－ｎ、ユニットセル３２－０～３２－ｎに対する書き込み及びユニットセル２２－０～２２－ｎ、ユニットセル３２－０～３２－ｎからの読出し動作は、図１３を用いた説明におけるｄｂ、ｒｄｂ、ｓｅｌｂｋを、それぞれｔｒｍｄｂ、ｔｒｍｒｄｂ、ｔｒｍｓｅｌｂｋに置き換えることで説明が可能である。 The unit cells 12-0 to 12-n are equivalent to the configuration of FIG. 13 described as the existing technology, and therefore their description will be omitted. The unit cells 22-0 to 22-n are equivalent to the first embodiment, and therefore their description will be omitted. In FIG. 13, the signal input to each unit cell as db is trmdb, the signal input to each unit cell as rdb is trmrdb, and the signal input to each unit cell as selbk is trmselbk. The write operation to the unit cells 22-0 to 22-n and the unit cells 32-0 to 32-n and the read operation from the unit cells 22-0 to 22-n and the unit cells 32-0 to 32-n can be explained by replacing db, rdb, and selbk in the explanation using FIG. 13 with trmdb, trmrdb, and trmselbk, respectively.
図８は、第３の記憶部３０のユニットセルの具体例を示す図である。第３の記憶部３０のユニットセルの各々は、ノード０（電源線３１）にカソードが接続されるツェナーザップ素子ＺＡＰ２、ツェナーザップ素子ＺＡＰ２のアノードに接続されて、データ書込み時にツェナーザップ素子ＺＡＰ２を接地レベルの基準電位ＶＳＳの基準電源線に接続するＮＭＯＳトランジスタからなるトランジスタＮＭＯＳ９、及び、ツェナーザップ素子ＺＡＰ２のアノードに接続されて、データ読み出し時にツェナーザップ素子ＺＡＰ２をノード４（出力線３６）に接続するＮＭＯＳトランジスタからなるトランジスタＮＭＯＳ１０を備えている。トランジスタＮＭＯＳ１０はスイッチ部の一例である。さらに、図８に示した構成においては、データの書込み動作と読み出し動作に応じてトランジスタＮＭＯＳ９とトランジスタＮＭＯＳ１０とを制御するＡＮＤ回路ＡＮＤ０とＮＯＲ回路ＮＯＲ４とを備えている。 Figure 8 is a diagram showing a specific example of a unit cell of the third memory unit 30. Each unit cell of the third memory unit 30 includes a Zener zap element ZAP2 whose cathode is connected to node 0 (power supply line 31), a transistor NMOS9 made of an NMOS transistor connected to the anode of the Zener zap element ZAP2 and connecting the Zener zap element ZAP2 to a reference power supply line of the reference potential VSS of the ground level when writing data, and a transistor NMOS10 made of an NMOS transistor connected to the anode of the Zener zap element ZAP2 and connecting the Zener zap element ZAP2 to node 4 (output line 36) when reading data. The transistor NMOS10 is an example of a switch unit. Furthermore, in the configuration shown in Figure 8, an AND circuit AND0 and a NOR circuit NOR4 are provided to control the transistors NMOS9 and NMOS10 in response to data write and read operations.
ツェナーザップ素子ＺＡＰ２の読み出し動作を説明する。 The read operation of Zener zap element ZAP2 is explained.
まず、図７の端子ｄｂ、ｒｄｂ、ｓｅｌｂ０～ｎ、ｔｒｍｄｂ、ｔｒｍｒｄｂ、ｔｒｍｓｅｌｂ０～ｎにそれぞれＨの信号が入力され、ノード０及びノード１は接地レベルとする。読み出し動作の前には、図７及び図２のｓｅｌｂ、ｄｂ、ｒｄｂ、ｔｒｍｓｅｌｂ、ｔｒｍｄｂ、ｔｒｍｒｄｂは全てＨのため，ＮＯＲ回路ＮＯＲ０、ＮＯＲ１、ＮＯＲ２、ＮＯＲ３、ＮＯＲ４は全てＬを出力し、トランジスタＮＭＯＳ５、ＮＭＯＳ６、ＮＭＯＳ７、ＮＭＯＳ８は全てＯＦＦとなる。
First, an H signal is input to each of the terminals db, rdb, selb0-n, trmdb, trmrdb, and trmselb0-n in FIG. 7, and
ツェナーザップ素子ＺＡＰ１からの電流に基づいて“０”又は“１”を判定するための判定電流は第３の記憶部３０から供給される。図７のｔｒｍｓｅｌｂ０がＬなので、ユニットセル３２－０において、図８のｔｒｍｓｅｌｂがＬ、ｔｒｍｄｂはＨ、ｔｒｍｒｄｂはＬのため、ＡＮＤ回路ＡＮＤ０はＬを出力、ＮＯＲ回路ＮＯＲ４はＨを出力する。ＡＮＤ回路ＡＮＤ０がＬを出力、ＮＯＲ回路ＮＯＲ４がＨを出力するため、トランジスタＮＭＯＳ９はＯＦＦ、トランジスタＮＭＯＳ１０はＯＮとなる。ユニットセル２２－０のツェナーザップ素子ＺＡＰ１にＴＲＭデータが書かれる時、ユニットセル３２－０には、当該ＴＲＭデータの反転値が書かれる。ユニットセル２２－０のツェナーザップ素子ＺＡＰ１が未書き込み（データ“０”）の場合、ユニットセル３２－０のツェナーザップ素子ＺＡＰ２は書き込み済み（データ“１”）となる。ユニットセル２２－０のツェナーザップ素子ＺＡＰ１が書き込み済み（データ“１”）の場合、ユニットセル３２－０のツェナーザップ素子ＺＡＰ２は未書き込み（データ“０”）である。 The decision current for determining "0" or "1" based on the current from Zener zap element ZAP1 is supplied from the third memory unit 30. Since trmselb0 in Figure 7 is L, in unit cell 32-0, trmselb in Figure 8 is L, trmdb is H, and trmrdb is L, so AND circuit AND0 outputs L and NOR circuit NOR4 outputs H. Since AND circuit AND0 outputs L and NOR circuit NOR4 outputs H, transistor NMOS9 is OFF and transistor NMOS10 is ON. When TRM data is written to Zener zap element ZAP1 of unit cell 22-0, the inverted value of that TRM data is written to unit cell 32-0. If the Zener zap element ZAP1 of unit cell 22-0 is unwritten (data "0"), the Zener zap element ZAP2 of unit cell 32-0 is written (data "1"). If the Zener zap element ZAP1 of unit cell 22-0 is written (data "1"), the Zener zap element ZAP2 of unit cell 32-0 is unwritten (data "0").
ツェナーザップ素子ＺＡＰ１が未書き込みの場合は、ツェナーザップ素子ＺＡＰ１の抵抗値が高く、電流はほぼ流れない。ツェナーザップ素子ＺＡＰ１が書き込み済みの場合はＺａｐＦｕｓｅの抵抗値が未書き込みの場合に比べ低くなっており、電流は流れる。以上の特性から、ツェナーザップ素子ＺＡＰ１が書き込み済みの場合、ツェナーザップ素子ＺＡＰ１を通ってディテクター６０に電流は流れるが、その判定電流であるツェナーザップ素子ＺＡＰ２は未書き込みなので、ノード０からツェナーザップ素子ＺＡＰ２を通る電流はディテクター６０にほぼ流れない。従って、第２の記憶部２０及び第３の記憶部３０からの電流値に基づいて、ディテクター６０においてデータ“１”が判定される。ツェナーザップ素子ＺＡＰ１がデータ“０”の場合も同様に、第２の記憶部２０及び第３の記憶部３０からの電流値に基づいて、ディテクター６０においてデータ“０”が判定される。
When the Zener zap element ZAP1 is unwritten, the resistance value of the Zener zap element ZAP1 is high and almost no current flows. When the Zener zap element ZAP1 is written, the resistance value of the ZapFuse is lower than when it is unwritten, and current flows. From the above characteristics, when the Zener zap element ZAP1 is written, a current flows through the Zener zap element ZAP1 to the detector 60, but since the Zener zap element ZAP2, which is the judgment current, is unwritten, almost no current flows from
図８に示したユニットセルは、図２に示したユニットセルと異なり、データ書込み時にツェナーザップ素子ＺＡＰ２を接地レベルの基準電位ＶＳＳの基準電源線に接続するＮＭＯＳ９のゲートに、ＡＮＤ回路ＡＮＤ０が接続されている。 The unit cell shown in FIG. 8 differs from the unit cell shown in FIG. 2 in that an AND circuit AND0 is connected to the gate of NMOS9, which connects Zener zap element ZAP2 to the reference power supply line of the ground level reference potential VSS when writing data.
反転素子ＩＮＶ３には、信号ｔｒｍｒｄｂが供給される。信号ｔｒｍｒｄｂは、第２の記憶部２０及び第３の記憶部３０からのデータの読み出し時にＬとなる信号である。 The signal trmrdb is supplied to the inversion element INV3. The signal trmrdb is a signal that becomes L when data is read from the second memory unit 20 and the third memory unit 30.
図９は、ウエハ時のＣＰテストと、製造後のファイナルテストとでそれぞれ書き込みが行われる不揮発性メモリ回路２のアドレスマップの割り振り例を示す図である。 Figure 9 shows an example of address map allocation for a non-volatile memory circuit 2 in which data is written during the CP test at wafer stage and during the final test after fabrication.
アドレス１６の１バイトは、従来技術でヒューズに設定していた判定閾値のＴＲＭデータを書き込むための領域である。アドレス１７の１バイトは、アドレス１６に書き込むＴＲＭデータを期待通りに読み出すためのＴＲＭデータの判定を期待通りに行うために、ＴＲＭデータの反転値を書き込むための領域である。 The one byte at address 16 is an area for writing the TRM data of the judgment threshold that was set in the fuse in the conventional technology. The one byte at address 17 is an area for writing the inverted value of the TRM data so that the TRM data written to address 16 can be judged as expected to be read out as expected.
なお、アドレス０～１５の１６バイトはユーザ動作時の第１の記憶部１０から読み出されたデータの“０”又は“１”を判定する閾値のトリミング抵抗のテーブルを決めるためのテスト用領域で、ＣＰテストで書き込まれる。アドレス１８～６３の４６バイトはユーザ動作で使用するための情報が書き込まれる領域であり、ファイナルテストでデータが書き込まれる。
The 16 bytes from
図１０は、不揮発性メモリ回路２におけるＴＲＭデータの書き込み方法の例を示すフローチャートである。 Figure 10 is a flowchart showing an example of a method for writing TRM data in the non-volatile memory circuit 2.
まず、不揮発性メモリ回路２のＣＰ工程で、ＺａｐＦｕｓｅのＣＰ用の１６バイトのデータの書き込みが行われる（ステップＳ２０１）。ここで書き込まれるデータは全て１である。 First, in the CP process of the non-volatile memory circuit 2, 16 bytes of data for the CP of the ZapFuse are written (step S201). All the data written here is 1.
ステップＳ２０１に続いて、書き込まれた１６バイトのＺａｐＦｕｓｅの抵抗値は決め打ちの抵抗値より低いかどうかが判定される（ステップＳ２０２）。 Following step S201, it is determined whether the resistance value of the written 16 bytes of ZapFuse is lower than the fixed resistance value (step S202).
ＺａｐＦｕｓｅの抵抗値が決め打ちの抵抗値より低い場合は（ステップＳ２０２；Ｙｅｓ）、続いて、ｔｒｍ＜０＞～＜ｎ＞までのトリミングテーブルの中から、ＴＲＭデータとして決め打ちのｔｒｍ＜ｍ＞が選択される（ステップＳ２０３）。 If the resistance value of the ZapFuse is lower than the fixed resistance value (step S202; Yes), the fixed trm<m> is then selected as the TRM data from the trimming table of trm<0> to <n> (step S203).
一方、ＺａｐＦｕｓｅの抵抗値が決め打ちの抵抗値以上の場合は（ステップＳ２０２；Ｎｏ）、続いて、ｔｒｍ＜０＞～＜ｎ＞までのトリミングテーブルの中から、ＴＲＭデータとして適切なｔｒｍ＜ｎ＞が選択される（ステップＳ２０４）。 On the other hand, if the resistance value of the ZapFuse is equal to or greater than the fixed resistance value (step S202; No), then an appropriate trm<n> is selected as the TRM data from the trimming table of trm<0> to <n> (step S204).
ステップＳ２０３、又はステップＳ２０４に続いて、ＺａｐＦｕｓｅのアドレス１６にＴＲＭデータが、アドレス１７にＴＲＭデータの反転値が書き込まれる（ステップＳ２０５）。 Following step S203 or step S204, the TRM data is written to address 16 of the ZapFuse, and the inverted value of the TRM data is written to address 17 (step S205).
本実施形態に係る不揮発性メモリ回路２は、判定閾値のトリミングテーブルを、ＴＥＧ評価時に決め打ちで選択していたトリミングテーブルから、適切なトリミングテーブルにチップ毎に個別に選択できる。 The non-volatile memory circuit 2 according to this embodiment can select the trimming table of the judgment threshold value individually for each chip from the trimming table that was selected in advance during the TEG evaluation to an appropriate trimming table.
図１１は、不揮発性メモリ回路２におけるＴＲＭデータ書き込み後の、ユーザデータ読出し方法の例を示すフローチャートである。 Figure 11 is a flowchart showing an example of a method for reading user data after writing TRM data in the non-volatile memory circuit 2.
まず、ＺａｐＦｕｓｅのアドレス１６に書き込まれたＴＲＭデータが読み出される（ステップＳ２１１）。 First, the TRM data written to address 16 of the ZapFuse is read (step S211).
ステップＳ２１１に続いて、ステップＳ２１１で読み出されたＴＲＭデータ及び反転値に基づきトリミングテーブルが選択される（ステップＳ２１２）。 Following step S211, a trimming table is selected based on the TRM data and inversion value read in step S211 (step S212).
ステップＳ２１２に続いて、選択されたトリミングテーブルに基づいて設定されたトリミング抵抗を用いた、ＦＴ（Ｆｉｎａｌ Ｔｅｓｔ）領域のＺａｐＦｕｓｅに書き込まれたデータの読み出しが行われる（ステップＳ２１３）。 Following step S212, the data written to the ZapFuse in the FT (Final Test) area is read using a trimming resistor set based on the selected trimming table (step S213).
以上のように第２実施形態に係る不揮発性メモリ回路は、ＣＰ工程で試し書きしたＺａｐＦｕｓｅの抵抗値を基にトリミングテーブルを選択し、ＺａｐＦｕｓｅにＴＲＭデータ及びＴＲＭデータの反転値が書き込まれる。第２実施形態に係る不揮発性メモリ回路は、レーザリペア工程を削除し、書き込み後のＺａｐＦｕｓｅの抵抗値が高いチップの場合であっても、ＺａｐＦｕｓｅに書き込まれたデータのユーザ動作での読み出し結果を向上させることができる。 As described above, the nonvolatile memory circuit according to the second embodiment selects a trimming table based on the resistance value of the ZapFuse test-written in the CP process, and writes the TRM data and the inverted value of the TRM data to the ZapFuse. The nonvolatile memory circuit according to the second embodiment eliminates the laser repair process, and can improve the readout results of data written to the ZapFuse by user operation, even in the case of a chip with a high resistance value of the ZapFuse after writing.
第２実施形態に係る不揮発性メモリ回路は、ＺａｐＦｕｓｅに書き込まれたＴＲＭデータの読み出し判定に、読み出しデータの反転値のＺａｐＦｕｓｅの抵抗値を用いるので、第１実施形態に係る不揮発性メモリ回路のようにソフトトリミングを行うこと無く、期待通りのトリミングテーブルのデータを読むことが可能である。従って、第２実施形態に係る不揮発性メモリ回路は、ユーザ動作でのＺａｐＦｕｓｅに書き込まれたデータの読み出し結果をより向上させることができる。 The nonvolatile memory circuit according to the second embodiment uses the resistance value of the ZapFuse, which is the inverted value of the read data, to determine whether the TRM data written to the ZapFuse is read or not, so it is possible to read the trimming table data as expected without performing soft trimming as in the nonvolatile memory circuit according to the first embodiment. Therefore, the nonvolatile memory circuit according to the second embodiment can further improve the read results of the data written to the ZapFuse by user operation.
ＮＯＲ回路ＮＯＲ０及びＮＯＲ回路ＮＯＲ１を含む論理回路は、ユニットセルを選択する信号ｓｅｌｂｋに基づき書込み時には、対応するトランジスタＮＭＯＳ０をオンさせるように動作し、読出し時には、対応するトランジスタＮＭＯＳ１をオンさせるように動作するものであれば、当構成に限定されない。 The logic circuit including the NOR circuit NOR0 and the NOR circuit NOR1 is not limited to this configuration, so long as it operates to turn on the corresponding transistor NMOS0 during writing based on the signal selbk that selects the unit cell, and to turn on the corresponding transistor NMOS1 during reading.
また、上記実施形態ではツェナーザップ素子を用いた不揮発性メモリ回路を示したが、外部からの電圧の印加により物理的に状態が変化する素子を備えた不揮発性メモリ回路であればツェナーザップ素子に限定されるものでは無い。すなわち、本発明は、外部からの電圧の印加等により物理的に状態が変化することで値を書き込むことができる不揮発性メモリ回路に同様に適用することができる。 In addition, while the above embodiment shows a nonvolatile memory circuit using a Zener zap element, the present invention is not limited to a Zener zap element, as long as the nonvolatile memory circuit has an element whose state changes physically when a voltage is applied from the outside. In other words, the present invention can be similarly applied to a nonvolatile memory circuit in which a value can be written by physically changing its state when a voltage is applied from the outside.
次に、このような不揮発性メモリ回路１、２を用いた半導体装置に関して、図１６を用いて説明する。
Next, a semiconductor device using such
図１６に示した半導体装置８０は、ＣＰＵ８１、ＲＡＭ８２、上記実施形態に係る不揮発性メモリ回路であるＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）８３、タイマー（図中、「ＴＩＭＥＲ」と記載）８４、シリアルインターフェース（図中、「ＳＥＲＩＡＬ ＩＦ」と記載）８５、パラレルインターフェース（図中、「ＰＡＲＡＬＬＥＬ ＩＦ」と記載）８６、ＡＤコンバータ（図中、「Ａ／Ｄ」と記載）８７、及びＤＡコンバータ（図中、「Ｄ／Ａ」と記載）８８が、ＢＵＳ８９を介して接続されている。 The semiconductor device 80 shown in FIG. 16 includes a CPU 81, a RAM 82, a PROM (Programmable Read Only Memory) 83, which is a non-volatile memory circuit according to the embodiment, a timer (denoted as "TIMER" in the figure), a serial interface (denoted as "SERIAL IF" in the figure), a parallel interface (denoted as "PARALLEL IF" in the figure), an AD converter (denoted as "A/D" in the figure), and a DA converter (denoted as "D/A" in the figure) 88, all connected via a BUS 89.
例えば、ＲＡＭ８２は１０２４バイト、ＰＲＯＭ８３は６０Ｋバイト等の容量からなる。ＣＰＵ８１（中央処理装置）は、シリアルインターフェース８５、またはパラレルインターフェース８６を介して接続された外部装置からの制御信号に基づき、ＰＲＯＭ８３に対してプログラム等の書込み及びデータの読出しを行なう。 For example, the RAM 82 has a capacity of 1024 bytes, and the PROM 83 has a capacity of 60K bytes. The CPU 81 (Central Processing Unit) writes programs and reads data to the PROM 83 based on control signals from an external device connected via the serial interface 85 or parallel interface 86.
このような半導体装置８０は、例えば、自動車制御用の各種コントロール基板、製造装置の各種コントロール基板、携帯電話、ゲーム機等の各種電子機器に設けられる。 Such a semiconductor device 80 is installed in various electronic devices, such as various control boards for automobile control, various control boards for manufacturing equipment, mobile phones, game consoles, etc.
１、２ 不揮発性メモリ回路
１０ 第１の記憶部
１１ 電源線
１３、１４、１５－０～１５－ｎ 信号線
１６ 出力線
１８ 基準電源線
２０ 第２の記憶部
２１ 電源線
２３、２４、２５－０～２５－ｎ 信号線
２６ 出力線
３０ 第３の記憶部
３１ 電源線
３３、３４、３５－０～３５－ｎ 信号線
３６ 出力線
ＺＡＰ０、ＺＡＰ１、ＺＡＰ２ ツェナーザップ素子
1, 2 Non-volatile memory circuit 10 First storage section 11 Power supply lines 13, 14, 15-0 to 15-n Signal line 16 Output line 18 Reference power supply line 20 Second storage section 21 Power supply lines 23, 24, 25-0 to 25-n Signal line 26 Output line 30 Third storage section 31 Power supply lines 33, 34, 35-0 to 35-n Signal line 36 Output lines ZAP0, ZAP1, ZAP2 Zener zap element
Claims (7)
前記素子を夫々備えることで値を記憶する複数の記憶素子部からなる第２の記憶部と、
前記第１の記憶部からの読出し時に、前記複数の記憶素子部からの電流値と閾値との比較により各前記記憶素子部が記憶する値を判定するディテクターと、
前記ディテクターへ閾値として所定の電流値の電流を供給する判定回路と、
を備え、
前記第１の記憶部の前記複数の記憶素子部の入力端は、前記複数の記憶素子部へデータを書き込む際の電圧を供給する書込み用電源または前記複数の記憶素子部からデータを読み出す際の電圧を供給する読出し用電源に接続されるように共通接続され、
前記第１の記憶部の前記複数の記憶素子部の出力端は、前記複数の記憶素子部からの電流値により各前記記憶素子部が記憶する値を判定するディテクターの入力端に共通接続され、
前記第１の記憶部からの読出し時に、前記複数の記憶素子部の各々に含まれる前記入力端に、前記読出し用電源の電圧が供給されてから所定期間経過した時点で、前記複数の記憶素子部の各々を選択する選択指示信号が順次入力されることで、選択された前記複数の記憶素子部の前記出力端が前記ディテクターの入力端に接続され、
前記ディテクターによる判定に用いられる前記閾値を設定するデータが、前記第２の記憶部に記憶される、不揮発性メモリ回路。 a first memory unit including a plurality of memory element units each including an element whose state is physically changed by application of a voltage from an outside, thereby storing a value;
a second memory unit including a plurality of memory element units each including the element, the second memory unit storing a value;
a detector that determines a value stored in each of the memory element units by comparing a current value from the plurality of memory element units with a threshold value when reading from the first memory unit;
a determination circuit that supplies a current having a predetermined current value as a threshold value to the detector;
Equipped with
input terminals of the plurality of memory element units of the first memory unit are commonly connected to be connected to a write power supply that supplies a voltage when writing data to the plurality of memory element units or a read power supply that supplies a voltage when reading data from the plurality of memory element units;
an output terminal of the plurality of memory element units of the first memory unit is commonly connected to an input terminal of a detector that determines a value stored in each of the memory element units based on a current value from the plurality of memory element units;
when reading from the first memory unit, when a predetermined period of time has elapsed since the voltage of the read power supply is supplied to the input terminal included in each of the plurality of memory element units, a selection instruction signal for selecting each of the plurality of memory element units is sequentially input, whereby the output terminal of the selected plurality of memory element units is connected to the input terminal of the detector;
A non-volatile memory circuit, wherein data for setting the threshold value used for determination by the detector is stored in the second storage unit.
前記第２の記憶部は、前記データとして、前記ディテクターへ閾値として所定の電流値の電流を流すための抵抗を選択するための選択値を記憶し、
前記第３の記憶部は、前記選択値を反転した反転値を記憶する、請求項１に記載の不揮発性メモリ回路。 A third memory unit including a plurality of memory element units each including the element, the third memory unit storing a value,
the second storage unit stores, as the data, a selection value for selecting a resistance for passing a current having a predetermined current value as a threshold to the detector;
The nonvolatile memory circuit according to claim 1 , wherein the third storage unit stores an inverted value obtained by inverting the selected value.
前記不揮発性メモリ回路を用いてデータの書込み及び読出しの何れか一方又は双方を行なう中央処理装置と、
を備える半導体装置。 A non-volatile memory circuit according to any one of claims 1 to 5,
a central processing unit that uses the non-volatile memory circuit to write and/or read data;
A semiconductor device comprising:
前記素子の１つを含む第１の記憶素子部を選択して該素子に記憶された情報に基づくデータを出力して記憶された情報を読み出し、
前記第１の記憶素子部とは異なる前記素子の１つを含む第２の記憶素子部を選択して、該素子に記憶された情報に基づくデータを出力し、
前記第２の記憶素子部から出力されたデータに基づいて閾値を設定し、
設定された前記閾値に基づいて、前記第１の記憶素子部から出力されたデータの値を判定する、
不揮発性メモリの読出し方法。 A read power supply is supplied to each input terminal of an element whose state changes physically in response to application of an external voltage;
selecting a first memory element unit including one of the elements and outputting data based on information stored in the element to read out the stored information;
selecting a second memory element unit including one of the elements different from the first memory element unit, and outputting data based on information stored in the element;
setting a threshold value based on the data output from the second memory element portion;
determining a value of the data output from the first memory element unit based on the set threshold value;
A method for reading non-volatile memory.
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