JP7603914B2

JP7603914B2 - 半導体装置

Info

Publication number: JP7603914B2
Application number: JP2021044580A
Authority: JP
Inventors: 太郎近藤
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 2021-03-18
Filing date: 2021-03-18
Publication date: 2024-12-23
Anticipated expiration: 2041-03-18
Also published as: JP2022143845A

Description

本発明は、半導体装置に関し、特に、外周部及びその近辺の耐圧を上昇させることができる半導体装置に関する。

大電流のスイッチング動作を行うパワー半導体装置として、トレンチゲート型のパワーＭＯＳＦＥＴが広く用いられている。特許文献１には、ＭＯＳＦＥＴのゲートトレンチ内にゲート電極の下にフィールドプレート電極を設けた半導体装置が開示される。この装置によれば、ドリフト領域の不純物濃度を高めることができるため、オン抵抗を低減することができる。また、ゲート電極の下にフィールド電極を設けているので、ゲート入力電荷量Ｑｇを高めることができる。さらに、ＭＯＳＦＥＴの周りの外周領域にはトレンチ内にフィールド電極を設けたトレンチ外周構造を設ける構造が開示される。
特許文献１に開示された装置においては、特許文献１の図１に示す如く、外周領域３００に複数のトレンチ１１０を有する。複数のトレンチ１１０の内部には、フィールドプレート電極１３０が設けられる。活性領域２００に設けられたトレンチ１００内部には、補助電極５０及びゲート電極６０が設けられている。

特許第６６２４３７０号公報

しかしながら、特許文献１に開示された装置においては、Ｐ型埋込層内の空乏層が広がり難く、耐圧を十分に確保出来ない場合がある。

本発明は上記事情に鑑みてなされたものであり、その目的とするところは、半導体装置の外周部及びその近辺の耐圧を上昇させることができる半導体装置を提供することにある。

上記課題を解決するため、１または複数の実施形態に係る半導体装置は、高不純物濃度の第１の部分と前記第１の部分より不純物濃度が低く前記第１の部分上に設けられた第２の部分とを含む第１導電型の第１半導体領域と、前記第１半導体領域の上部に設けられた第２導電型の第２半導体領域と、前記第２半導体領域の上部に設けられた第１導電型の第３半導体領域と、前記第１半導体領域および前記第２半導体領域と電気的に接続する第１の主電極と、前記第１半導体領域の第１と第２の部分との界面より下方までの深さであって、側面に前記第３半導体領域を有するように活性領域内に形成された複数の第１のトレンチと、前記第１と第２の部分との界面より下方までの深さであって、前記活性領域の外側の外周領域における最も前記活性領域側に設けられた第２のトレンチと、前記第１と第２の部分との界面より下方までの深さであって、前記第２のトレンチとの外側に設けられた第３のトレンチと、前記第２と第３のトレンチの間の半導体領域を含み、前記第１の主電極と接続していないメサ部と、前記第１のトレンチの内部に設けられた第１の絶縁層と、前記第２のトレンチの内部に設けられた第２の絶縁層と、前記第３のトレンチの内部に設けられた第３の絶縁層と、前記第１のトレンチの前記第１の絶縁層内部に設けられた第１のフィールドプレートと、前記第２のトレンチの前記第２の絶縁層内部に設けられた第２のフィールドプレートと、前記第３のトレンチの前記第３の絶縁層内部に設けられた第３のフィールドプレートと、前記第１のフィールドプレートの上方であって前記第１の絶縁層の内部に設けられたゲート電極と前記第２のフィールドプレートの上方であって前記第２の絶縁層の内部に設けられた第２のゲート電極と、前記メサ部に設けられた第２導電型の第４半導体領域とを含み、前記第４半導体領域の下方に前記第１半導体領域の第２の部分が設けられていることを特徴とする。

上記構成によれば、半導体装置の外周部及びその近辺の耐圧を上昇させることができる半導体装置を提供することできる。

図１は、１または複数の実施形態に係る半導体装置の一部を示す断面図である。図２は、１または複数の実施形態に係る半導体装置の変形例の一部を示す断面図である。

図面を参照しながら、１または複数の実施形態について詳細に説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号を付す場合がある。図面の記載は模式的なものであり、厚みと寸法の関係、各層の厚みの比率等は一例であり、発明の技術思想を限定するものではない。また、図面相互間においても互いの寸法の関係や比率が異なる場合がある。以下の実施形態では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明するが、導電型を逆の関係に選択して、第１導電型がｐ型、第２導電型がｎ型の場合としてもよい場合がある。以下の説明で、部材の位置関係を説明する際に、「上部」、「下部」、「右側」、「左側」等は参照する図面の向きに基づいて必要に応じて使用されるが、発明の技術思想を限定するものではない。また、「上部」、「下部」、「右側」、「左側」等の説明は部材が接していなくて用いられる場合がある。

図１は、１または複数の実施形態に係る半導体装置の一部を示す断面図である。この半導体装置は、活性領域にトレンチ１０１が設けられる。さらに、活性領域を取り囲む外周領域において、トレンチ１０１と並行してトレンチ１０２、トレンチ１０２の外側にトレンチ１０２と並行してトレンチ１０３が設けられる。トレンチ１０１、１０２、１０３は、同一の材質でもよい。図１において、トレンチ１０１は右側から３本、トレンチ１０２はトレンチ１０１の左側に１本、トレンチ１０３はトレンチ１０２の左側に１本、後述のトレンチ１０４はトレンチ１０３の左側に１本配置されているが、便宜的に示すものであり、各々のトレンチの数は図１で示すものに限定されるものではない。
実施形態の半導体装置は、平面的に見て、複数のトレンチ１０１の一部または全部を含む活性領域と、活性領域の周囲を囲む外周領域において並行して設けられたトレンチ１０２、１０３を含む。また、トレンチ１０３の周りを全体として外周トレンチ１０４が取り囲んでいる。

図１で示す半導体装置は、ドレイン電極１１２と電気的に接続したドレイン領域１１６の上にドリフト領域１１３が設けられる。ドリフト領域１１３はドレイン領域１１６よりも不純物濃度が低いドリフト領域１１３の第１の部分１１３Ａが設けられている。更に、第１の部分１１３Ａ上にあって第１の部分１１３Ａよりも不純物濃度が低いドリフト領域１１３の第２の部分１１３Ｂが設けられており、第１の部分１１３Ａと第２の部分１１３Ｂとの界面１１３Ｃが設けられている。

ドリフト領域１１３上にはベース領域１１４が設けられる。トレンチ１０１，１０２、及び１０３のトレンチの底部は界面１１３Ｃよりも下方に設けられている。これらのトレンチの内部には、絶縁層１３３が充填される。トレンチ１０１，１０２に設けられた絶縁層１３３の内側には、フィールドプレート１３５及びフィールドプレート１３５と離間したゲート電極１３７が設けられる。フィールドプレート１３５は各トレンチ１０１，１０２の下部に、ゲート電極１３７は各トレンチ１０１，１０２の上部に設けられている。トレンチ１０１はベース領域１１４を貫通している。トレンチ１０１の開口部側にソース領域１１５が設けられている。トレンチ１０１とトレンチ１０２の間のトレンチ開口部側の半導体領域にはソース領域１１５が設けられておらず、ベース領域１１４が設けられており、ベース領域１１４がソース電極１１１と電気的に接続している。

トレンチ１０３に設けられた絶縁層１３３の内側には、フィールドプレート１３６が設けられるが、トレンチ１０３の上部にゲート電極１３７が設けられていない。図１において、フィールドプレート１３６の上面はフィールドプレート１３５の上面からゲート電極１３７の上面のある高さまでの範囲内で記載されており、フィールドプレート１３６はトレンチ１０３の下部だけでなく上部まで延伸するように設けられている。しかし、フィールドプレート１３６はトレンチ１０１のフィールドプレート１３５と同様にトレンチ１０３の下部だけ設けられていても良く、その場合、トレンチ１０３の上部はゲート電極１３７の代わりに絶縁層１３３で埋まっていても良い。

トレンチ１０４に設けられた絶縁層１３３の内側には、フィールドプレート１３６が設けられるが、トレンチ１０４の上部にゲート電極１３７が設けられていない。図１において、フィールドプレート１３６の上面はフィールドプレート１３５の上面からゲート電極１３７の上面のある高さまでの範囲内で記載されており、フィールドプレート１３６はトレンチ１０３の下部だけでなく上部まで延伸するように設けられている。しかし、フィールドプレート１３６はトレンチ１０１のフィールドプレート１３５と同様にトレンチ１０３の下部だけ設けられていても良く、その場合、トレンチ１０３の上部はゲート電極１３７の代わりに絶縁層１３３で埋まっていても良い。図１の半導体装置においてトレンチ１０４は１本しか設けていないが、トレンチ１０４及びトレンチ１０４内のフィールドプレート１３６が複数設けられていても良い。

トレンチ１０２とトレンチ１０３の間のトレンチ開口部側の半導体領域、トレンチ１０３とトレンチ１０４の間のトレンチ開口部側の半導体領域にはベース領域１１４よりも不純物濃度が低い耐圧改善領域１２０が設けられている。ただし、トレンチ１０２とトレンチ１０３の間の耐圧改善領域１２０と、トレンチ１０３とトレンチ１０４の間の耐圧改善領域１２０とは設けられていなくても良い。

ここで、ドリフト領域１１３は、第１導電型半導体でもよく、ベース領域１１４は第２導電型半導体でもよく、ソース領域１１５は第１導電型半導体でもよく、ドレイン領域１１６は第１導電型半導体でもよく、耐圧改善領域１２０は第２導電型半導体でもよい。なお、トレンチ１０２とトレンチ１０３間並びにトレンチ１０３とトレンチ１０４間には、ソース領域１１５は設けられていない。

また、ドリフト領域１１３の第１の部分１１３Ａと第２の部分１１３Ｂとの界面１１３Ｃは、フィールドプレート１３６が設けられている高さの範囲内であることが望ましい。これにより、オン抵抗が低く、耐圧が高い半導体装置を提供することができる。

また、ベース領域１１４が設けられていないドリフト領域１１３の一部の領域、トレンチ１０３内のフィールドプレート１３６、ゲート電極１３７及びベース領域１１４の上部には、層間絶縁膜１１７が設けられる。層間絶縁膜１１７上部には、ソース電極１１１が設けられる。ここで、ソース電極１１１は、ソース領域１１５、ベース領域１１４、及びフィールドプレート１３５と電気的に接続される。フィールドプレート１３６はソース電極１１１と電気的に接続されても良いが、フローティング電位でも良い。ソース電極１１１の上部には、保護膜１１９が設けられる。

ここで、ソース電極１１１が電気的に接続していないトレンチ１０２とトレンチ１０３で挟まれた半導体領域（メサ領域１２１）には、埋込層１１８が設けられている。また、トレンチ１０４の半導体装置の端部（トレンチ１０４から見てトレンチ１０１と反対側。図１において左側）側にも埋込層１１８が設けられている。埋込層１１８はフローティング電位となっており、第２導電型半導体でもよい。

メサ領域１２１の埋込層１１８の下には
ドリフト領域１１３の第２の部分１１３Ｂが設けられている。これにより、半導体装置に逆バイアスが印加された時、埋込層１１８内の空乏層が広がりやすくなり、埋込層１１８と埋込層１１８の下に設けられたドリフト領域１１３の第２の部分１１３ＢとのＰＮジャンクションによる電界緩和効果が高まり、半導体装置の耐圧を向上することができる。

一方、埋込層１１８がドリフト領域１１３の表面よりも下方に形成されるよう、埋込層１１８の上面はゲート電極１３７の底部の高さよりも下側にあることが望ましい。さらに、埋込層１１８の底部はフィールドプレート１３６の上面よりも下側にあることが望ましい。埋込層１１８と埋込層１１８の下に設けられた第２の部分１１３ＢとのＰＮジャンクションによる空乏層の広がりがより下方まで広がり、半導体装置の耐圧を向上することができる。

なお、図１においてメサ領域１２１の埋込層１１８の上側にはドリフト領域１１３の第２の部分１１３Ｂが設けられているが、ドリフト領域１１３の第２の部分１１３Ｂの代わりに耐圧改善領域１２０が設けられ、埋込層１１８と耐圧改善領域１２０が接続しても良い。また、トレンチ１０２又はトレンチ１０３が複数本隣接して設けられている場合、トレンチ１０２とトレンチ１０３で挟まれた半導体領域（メサ領域１２１）がトレンチ１０２とトレンチ１０２で挟まれた半導体領域（メサ領域）並びにトレンチ１０３とトレンチ１０３で挟まれた半導体領域（メサ領域）においてメサ領域１０３と同様に埋込層１１８が設けられていてもよい。

また、埋込層１１８と接するトレンチ１０２とトレンチ１０３との間隔（メサ領域１０３の幅）は活性領域のトレンチ１０１の間隔より広くしても良い。
また、トレンチ１０２とトレンチ１０３の少なくとも何れかが複数本設けられている場合、半導体装置の端部に向かって、段階的にトレンチの間隔より広くしても良い。
また、トレンチ１０２とトレンチ１０３の少なくとも何れかが複数本設けられている場合、半導体装置の端部に向かって、段階的にトレンチの幅が狭くトレンチの深さが浅くなっても良い。また、埋込層１１８の厚み又は不純物濃度が半導体装置の端部に向かって、段階的に薄くなっても良い。例えば、図２で示す半導体装置は、トレンチ１０３がトレンチ１０３Ａとトレンチ１０３Ａよりもトレンチ幅が狭くトレンチ深さが浅いトレンチ１０３Ｂの２本の例である。図２で示す半導体装置によると、トレンチ１０２とトレンチ１０３Ａとの間の埋込層１１８Ａの厚さは、トレンチ１０３Ａとトレンチ１０３Ｂとの間の埋込層１１８Ｂの厚さよりも厚くなっている。さらにトレンチトレンチ１０３Ａとトレンチ１０３Ｂとの間の埋込層１１８Ｂの厚さは、トレンチ１０３Ｂとトレンチ１０４との間の埋込層１１８Ｃの厚さよりも厚くなっている。トレンチ１０２とトレンチ１０３Ａとの間の埋込層１１８Ａの不純物濃度は、トレンチ１０３Ａとトレンチ１０３Ｂとの間の埋込層１１８Ｂの不純物濃度よりも高くなっている。さらにトレンチトレンチ１０３Ａとトレンチ１０３Ｂとの間の埋込層１１８Ｂの不純物濃度は、トレンチ１０３Ｂとトレンチ１０４との間の埋込層１１８Ｃの不純物濃度よりも高くなっている。これにより、半導体装置に広がる空乏層がなだらかとなり、半導体装置の耐圧を向上することができる。
また、埋込層１１８Ｂを含むメサ領域の上部には耐圧改善領域１２０が設けられていない。同様に、トレンチ１０２とトレンチ１０３Ａとの間のメサ部、並びにトレンチ１０３Ａとトレンチ１０３Ｂとの間のメサ部に耐圧改善領域１２０が設けられているが、耐圧改善領域１２０の代わりに第２の部分１１３Ｂが形成されていても良い。

以上説明した通り、上記の１または複数の実施形態においては、ことにより、耐圧を向上させることができる。

上述の１または複数の実施例はＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）やＩＧＢＴ（ＩｎｓｕｌａｔｅＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）を含む半導体装置に適用可能である。

上記のように実施形態を記載したが、この開示の一部をなす論述及び図面は本発明を限定するものではなく、当業者は様々な代替実施形態、実施例及び運用技術が明らかとなろう。このように、本発明はここでは記載されていない様々な実施形態等を含む。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によって定められるものである。

本発明は、特にパワー半導体装置に適用可能である。

１０１，１０２，１０３，１０４トレンチ
１１１ソース電極
１１２ドレイン電極
１１３ドリフト領域
１１４ベース領域
１１５ソース領域
１１６ドレイン領域
１１７層間絶縁膜
１１８埋込層
１１９保護膜
１２０耐圧改善領域
１２１メサ領域
１３３絶縁層
１３５，１３６フィールドプレート
１３７ゲート電極

Claims

高不純物濃度の第１の部分と前記第１の部分より不純物濃度が低く前記第１の部分上に設けられた第２の部分とを含む第１導電型の第１半導体領域と、
前記第１半導体領域の上部に設けられた第２導電型の第２半導体領域と、
前記第２半導体領域の上部に設けられた第１導電型の第３半導体領域と、
前記第１半導体領域および前記第２半導体領域と電気的に接続する第１の主電極と、
前記第１半導体領域の第１と第２の部分との界面より下方までの深さであって、側面に前記第３半導体領域を有するように活性領域内に形成された複数の第１のトレンチと、
前記第１と第２の部分との界面より下方までの深さであって、前記活性領域の外側の外周領域における最も前記活性領域側に設けられた第２のトレンチと、
前記第１と第２の部分との界面より下方までの深さであって、前記第２のトレンチとの外側に設けられた第３のトレンチと、
前記第２と第３のトレンチの間の半導体領域を含み、前記第１の主電極と接続していないメサ部と、
前記第１のトレンチの内部に設けられた第１の絶縁層と、
前記第２のトレンチの内部に設けられた第２の絶縁層と、
前記第３のトレンチの内部に設けられた第３の絶縁層と、
前記第１のトレンチの前記第１の絶縁層内部に設けられた第１のフィールドプレートと、
前記第２のトレンチの前記第２の絶縁層内部に設けられた第２のフィールドプレートと、
前記第３のトレンチの前記第３の絶縁層内部に設けられた第３のフィールドプレートと、
前記第１のフィールドプレートの上方であって前記第１の絶縁層の内部に設けられたゲート電極と
前記第２のフィールドプレートの上方であって前記第２の絶縁層の内部に設けられた第２のゲート電極と、
前記メサ部に設けられた第２導電型の第４半導体領域とを含み、
前記第４半導体領域の下方に前記第１半導体領域の第２の部分が設けられていることを特徴とする半導体装置。
前記第１と第２の部分との界面は前記第２のフィールドプレートがある高さの範囲内であることを特徴とする請求項１に記載の半導体装置。
前記第４半導体領域の上面は前記ゲート電極の底部の高さよりも下側にあることを特徴とする請求項１または２に記載の半導体装置。
前記第２と第３のトレンチとの間隔は前記第１のトレンチの間隔より広いことを特徴とする請求項１乃至請求項３の何れか１項に記載の半導体装置。
前記第３のトレンチの外側に複数の外周トレンチが設けられており、
複数の外周トレンチのトレンチは幅が徐々に狭く、且つ浅く設けられていることを特徴とする請求項１乃至請求項４の何れか１項に記載の半導体装置。