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JP7574134B2 - 半導体装置 - Google Patents

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JP7574134B2
JP7574134B2 JP2021070759A JP2021070759A JP7574134B2 JP 7574134 B2 JP7574134 B2 JP 7574134B2 JP 2021070759 A JP2021070759 A JP 2021070759A JP 2021070759 A JP2021070759 A JP 2021070759A JP 7574134 B2 JP7574134 B2 JP 7574134B2
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Toshiba Electronic Devices and Storage Corp
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Toshiba Corp
Toshiba Electronic Devices and Storage Corp
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    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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Description

本発明の実施形態は、半導体装置に関する。
従来のパワーモジュールは、基板上に半導体素子が搭載されている。半導体素子の電極は、金属細線等の配線で基板上の回路と電気的に接続される。
配線に電流が流れると、インダクタンス（Ｌｓ）が生じる。ターンオフ時に生じるサージ電圧は電流変化率とインダクタンスの積で表されるが、スイッチングの高速化に伴い電流変化率は大きくなるため、サージ電圧が大きくなる。サージ電圧が所定の電圧を超えると半導体素子が破壊される恐れがあるため、インダクタンスを低減することが求められている。
インダクタンスを低減させる一例として、電流の向きが逆である配線を対向させる方法がある。しかし、絶縁回路基板上に形成された２次元的な回路を用いる場合、配線間の対向電流によるインダクタンスを打ち消す効果は小さい。また、１枚の絶縁回路基板上に配線を設ける場合、半導体素子を高密度に集積できない。
特許第５６７８８８４号公報
本発明が解決しようとする課題は、半導体素子の高集積化と、動作時に生じるインダクタンスの低減を可能とする半導体装置を提供することである。
実施形態の半導体装置は、第１基板と、第２基板と、第１金属層と、第２金属層と、第１半導体素子と、第２半導体素子と、第１端子と、第２端子と、第３端子と、第１ゲート端子と、第２ゲート端子と、を有する。第１金属層は、第１基板上に設けられる。第２金属層は、第１基板上に、第１金属層と離間して設けられる。第２基板は、第１方向において、第１基板と離間して設けられ、主配線と、信号配線と、を有する。主配線は、第１金属層と電気的に接続された第１配線層と、第２金属層と電気的に接続された第２配線層と、第１配線層と第２配線層と離間して設けられた第３配線層と、第３配線層と電気的に接続された第４配線層と、を有する。信号配線は、第１方向において、主配線と異なる層に設けられた第１ゲート配線層と、第１方向において、主配線と異なる層に設けられた第２ゲート配線層と、を有する。第１半導体素子は第１金属層上に設けられ、第１電極と、第２電極と、第１ゲート電極と、を有する。第１電極は、第１金属層と電気的に接続され、第１半導体素子の第１面に設けられる。第２電極は、第２配線層と電気的に接続され、第１半導体素子の第１面に対向する第２面に設けられる。第１ゲート電極は、第１ゲート配線層と電気的に接続され、第１半導体素子の第２面に設けられる。第２半導体素子は、第２金属層上に設けられ、第３電極と、第４電極と、第２ゲート電極と、を有する。第３電極は、第２金属層と電気的に接続され、第２半導体素子の第１面に設けられる。第４電極は、第４配線層と電気的に接続され、第２半導体素子の第１面に対向する第２面に設けられる。第２ゲート電極は、第２ゲート配線層と電気的に接続され、第２半導体素子の第２面に設けられる。第１端子は、第１配線層と電気的に接続される。第２端子は、第３配線層と電気的に接続される。第３端子は、第２金属層と電気的に接続される。第１ゲート端子は、第１ゲート配線層と電気的に接続される。第２ゲート端子は、第２ゲート配線層と電気的に接続される。
（ａ）第１の実施形態に係る半導体装置１００の平面図。（ｂ）第１の実施形態に係る半導体装置１００の平面図。 （ａ）図１（ｂ）に示すＡ－Ａ’線による断面図。（ｂ）図１（ｂ）に示すＢ－Ｂ’線による断面図。（ｃ）図１（ｂ）に示すＣ－Ｃ’線による断面図。 （ａ）図１（ｂ）に示すＤ－Ｄ’線による断面図。（ｂ）図１（ｂ）に示すＥ－Ｅ’線による断面図。（ｃ）図１（ｂ）に示すＦ－Ｆ’線による断面図。（ｄ）図１（ｂ）に示すＧ－Ｇ’線による断面図。 第１の実施形態に係る半導体装置１００の等価回路。 第１の実施形態の変形例に係る半導体装置１０１の断面図。 第１の実施形態の変形例に係る半導体装置１０２の断面図。 比較例に係る半導体装置３００の断面図。 第２の実施形態に係る半導体装置２００の断面図。 第１半導体素子３０または第２半導体素子３１の表面と裏面の斜視図。
以下、本発明の実施形態について、図面を参照しながら説明する。この説明に際し、全図にわたり、共通する部分には共通する符号を付す。また、図面の寸法比率は、図示の比率に限定されるものではない。なお、本実施形態は、本発明を限定するものではない。
［第１の実施形態］
（半導体装置１００の構造）
第１の実施形態に係る半導体装置１００の詳細な構造について、図１、図２、図３、及び図４を参照して説明する。図１（ａ）は第１の実施形態に係る半導体装置１００の平面図、図１（ｂ）は第１の実施形態に係る半導体装置１００の平面図を示している。図１（ｂ）は、図１（ａ）から第２基板１２を投影し、第１半導体素子３０や第２半導体素子３１の上面平面図を示している。
図２（ａ）は、図１（ｂ）に示すＡ－Ａ’線による断面図、図２（ｂ）は図１（ｂ）に示すＢ－Ｂ’線による断面図、図２（ｃ）は図１（ｂ）に示すＣ－Ｃ’線による断面図を示している。図３（ａ）は図１（ｂ）に示すＤ－Ｄ’線による断面図、図３（ｂ）は図１（ｂ）に示すＥ－Ｅ’線による断面図、図３（ｃ）は図１（ｂ）に示すＦ－Ｆ’線による断面図、図３（ｄ）は図１（ｂ）に示すＧ－Ｇ’線による断面図を示している。図４は第１の実施形態に係る半導体装置１００の等価回路を示している。
第１の実施形態に係る半導体装置１００は、パワー半導体モジュールである。第１の実施形態に係る半導体装置１００は、図４に示すように、１モジュールでハーフブリッジ回路を構成できる、いわゆる「２ｉｎ１」タイプのモジュールである。
半導体装置１００は、樹脂ケース１と、蓋２と、第１基板１１と、第２基板１２と、第１金属層２１と、第２金属層２２と、第３金属層２３と、第１半導体素子３０と、第２半導体素子３１と、第１導体層４１と、第２導体層４２と、第３導体層４３と、第４導体層４４と、第５導体層４５と、第１ゲート導体層４６と、第２ゲート導体層４７と、第１端子５１と、第２端子５２と、第３端子５３と、第１ゲート端子５４と、第２ゲート端子５５と、第１ソースセンス端子５６と、第２ソースセンス端子５７と、を有する。
第１基板１１から第２基板１２へ向かう方向をＺ方向（第１方向）とする。また、Ｚ方向と直交する方向をＸ方向（第２方向）、Ｘ方向及びＺ方向と直交する方向をＹ方向（第３方向）とする。図１に示す半導体装置１００はＸ－Ｙ平面における平面図、図２（ａ）に示す半導体装置１００はＸ－Ｚ平面における断面図、図２（ｂ）、図２（ｃ）、及び図３に示す半導体装置１００はＹ－Ｚ平面における断面図を示している。なお、Ｘ方向、Ｙ方向、及びＺ方向は本実施形態では直交関係で示しているが直交に限定されず、互いに交差する関係であればよい。また、説明のために、第１基板１１から第２基板１２へ向かう方向を「上」と言い、その反対方向を「下」と言う。
第１基板１１は、第１面と第２面とを有する絶縁性の基板である。第１基板１１の第１面には、第１金属層２１と、第２金属層２２と、第３金属層２３と、が設けられている。第１基板１１の第２面には、放熱板３が接続される。
樹脂ケース１は、第１基板１１の周囲に立設される。樹脂ケース１には蓋２が設けられる。また、樹脂ケース１の内部には、封止材としてシリコーンゲル４が充填されている。樹脂ケース１、蓋２、第１基板１１、及びシリコーンゲル４は、半導体装置１００内の部材を保護又は絶縁する機能を有する。
第１金属層２１、第２金属層２２、及び第３金属層２３は、第１基板１１の第１面の上に、互いに離間して設けられている。第２金属層２２は、Ｘ方向において第１金属層２１と第３金属層２３との間に設けられている。第１金属層２１、第２金属層２２、及び第３金属層２３は、例えば、銅（Ｃｕ）の板で構成されている。
第２基板１２は、Ｚ方向において、第１基板１１の第１面側に第１基板１１と離間して設けられている。第２基板１２は、第１配線層６１と、第２配線層６２と、第３配線層６３と、第４配線層６４と、第５配線層６５と、第１ゲート配線層６６と、第２ゲート配線層６７と、第１ソースセンス配線層６８と、第２ソースセンス配線層６９と、第１ビアコンタクト７１（第１接続部）と、第２ビアコンタクト７２（第２接続部）と、第３ビアコンタクト７３（第３接続部）と、第４ビアコンタクト７４（第４接続部）と、第５ビアコンタクト７５（第５接続部）と、第６ビアコンタクト７６（第６接続部）と、を有する。
第１配線層６１は、図１（ａ）、図２、及び図３（ｄ）に示すように、第２基板１２の上部に設けられ、第１金属層２１の上側に位置する。第１配線層６１はＹ方向に延在して設けられている。また、第５配線層６５は、図２（ａ）、及び図３（ｄ）に示すように、第２基板１２の下部に設けられ、第１配線層６１と第１金属層２１との間に位置する。そして、第１ビアコンタクト７１は、図２（ａ）、及び図３（ｄ）に示すように、第１配線層６１と第５配線層６５との間である第２基板１２内部に複数設けられ、第１配線層６１と第５配線層６５とを電気的に接続する。
第３配線層６３は、図１（ａ）、図２（ａ）、図３（ａ）、及び図３（ｂ）に示すように、第２基板１２の上部に設けられ、第２金属層２２、及び第３金属層２３の上側に位置する。第３配線層６３はＹ方向に延在して設けられており、Ｘ方向において第１配線層６１と隣接している。また、第４配線層６４は、図２（ａ）、及び図３（ｂ）に示すように、第２基板１２の下部に設けられ、第２金属層２２、及び第３金属層２３の上側に位置する。そして、第２ビアコンタクト７２は、図２（ａ）に示すように、第３配線層６３と第４配線層６４との間である第２基板１２内に設けられ、第３配線層６３と第４配線層６４とを電気的に接続する。なお、図面には示していないが、第２ビアコンタクト７２は、第１ビアコンタクト７１と同様にＹ方向において複数設けられていてもよい。
第２配線層６２は、図２（ａ）、図２（ｃ）、及び図３（ｃ）に示すように、第２基板１２の下部に設けられ、第１金属層２１、及び第２金属層２２の上側に位置している。第２配線層６２は、Ｘ方向において、第４配線層６４と第５配線層６５との間に位置している。また、第２配線層６２は、第１配線層６１とＺ方向において離間して設けられている。さらにまた、第２配線層６２の一部は、第１配線層６１の一部と対向するように設けられる。
第１ゲート配線層６６は、図２（ａ）～（ｃ）に示すように、Ｚ方向において、第１配線層６１、及び第２配線層６２と異なる層に設けられる。詳細には、第１ゲート配線層６６は第２基板１２の内部に設けられ、且つＹ方向に延在している。
第２ゲート配線層６７は、図２（ａ）、図３（ａ）、及び図３（ｂ）に示すように、Ｚ方向において、第３配線層６３、及び第４配線層６４と異なる層に設けられる。詳細には、第２ゲート配線層６７は第２基板１２の内部に設けられ、且つＹ方向に延在している。また、第２基板１２の内部において、第１ゲート配線層６６と第２ゲート配線層６７とはＸ方向で隣接している。
第１ソースセンス配線層６８は、図２（ａ）～（ｃ）に示すように、Ｚ方向において、第１配線層６１、及び第２配線層６２と異なる層に設けられる。詳細には、第１ソースセンス配線層６８は第２基板１２の内部に設けられ、且つＹ方向に延在している。
第２ソースセンス配線層６９は、図２（ａ）、図３（ａ）、及び図３（ｂ）に示すように、Ｚ方向において、第３配線層６３、及び第４配線層６４と異なる層に設けられる。詳細には、第２ソースセンス配線層６９は第２基板１２の内部に設けられ、且つＹ方向に延在している。また、第２基板１２の内部において、第１ソースセンス配線層６８と第２ソースセンス配線層６９とはＸ方向で隣接している。
なお、図２（ａ）において、第１ゲート配線層６６、及び第１ソースセンス配線層６８が第１配線層６１と第２配線層６２との間に設けられているように示したが、第１配線層６１、及び第２配線層６２と異なる層に設けられていればよく、例えば、上から第１ゲート配線層６６、第１ソースセンス配線層６８、第１配線層６１、第２配線層６２の順に配置してもよい。同様に、図２（ａ）において、第２ゲート配線層６７、及び第２ソースセンス配線層６９が、第３配線層６３と第４配線層６４との間に設けられているように示したが、第３配線層６３、及び第４配線層６４と異なる層に設けられていればよい。
第１配線層６１、第２配線層６２、第３配線層６３、第４配線層６４、及び第５配線層６５を主配線と定義する。また、第１ゲート配線層６６、第２ゲート配線層６７、第１ソースセンス配線層６８、及び第２ソースセンス配線層６９を信号配線と定義する。
第１配線層６１、第２配線層６２、第３配線層６３、第４配線層６４、第５配線層６５、第１ゲート配線層６６、第２ゲート配線層６７、第１ソースセンス配線層６８、及び第２ソースセンス配線層６９は、例えば、Ｃｕで構成されている。
次に、第１金属層２１または第２金属層２２上に設けられる第１半導体素子３０と第２半導体素子３１について説明する。図９は、第１半導体素子３０または第２半導体素子３１の表面と裏面の斜視図を示している。
第１半導体素子３０は、第１金属層２１と第２基板１２との間に設けられる。第１半導体素子３０は例えば縦型ＭＯＳＦＥＴであり、Ｚ方向における下面（第１面Ｐ１）に第１ドレイン電極３２（第１電極）、上面（第２面Ｐ２）に第１ソース電極３３（第２電極）、及び第１ゲート電極３４が形成される。第１ドレイン電極３２は、第１金属層２１と電気的に接続されている。第１ソース電極３３の上には、第１導体層４１が設けられており、第１導体層４１を介して第１ソース電極３３と第２配線層６２とは電気的に接続されている。また、第２配線層６２は第５ビアコンタクト７５を介して第１ソースセンス配線層６８と電気的に接続されるため、第１ソース電極３３と第１ソースセンス配線層６８とは電気的に接続されることとなる。第１ゲート電極３４の上には、第１ゲート導体層４６が設けられており、第１ゲート導体層４６と第３ビアコンタクト７３を介して第１ゲート電極３４と第１ゲート配線層６６とは接続されている。すなわち、第１ゲート導体層４６は第３ビアコンタクト７３と電気的に接続されている。
第２半導体素子３１は、第２金属層２２と第２基板１２との間に設けられる。第１半導体素子３０と同様、第２半導体素子３１は例えば縦型ＭＯＳＦＥＴであり、Ｚ方向における下面（第１面Ｓ１）に第２ドレイン電極３５（第３電極）、上面（第２面Ｓ２）に第２ソース電極３６（第４電極）と第２ゲート電極３７が形成されている。第２ドレイン電極３５は、第２金属層２２と電気的に接続されている。第２ソース電極３６の上には、第２導体層４２が設けられており、第２導体層４２を介して第２ソース電極３６と第４配線層６４とは電気的に接続されている。また、第４配線層６４は第６ビアコンタクト７６を介して第２ソースセンス配線層６９と電気的に接続されるため、第２ソース電極３６と第２ソースセンス配線層６９とは電気的に接続されることとなる。第２ゲート電極３７の上には、第２ゲート導体層４７が設けられており、第２ゲート導体層４７と第４ビアコンタクト７４を介して第２ゲート電極３７と第２ゲート配線層６７とは接続されている。すなわち、第２ゲート導体層４７は第４ビアコンタクト７４と電気的に接続されている。
第１半導体素子３０、及び第２半導体素子３１は、例えばシリコン（Ｓｉ）、炭化シリコン（ＳｉＣ）、または窒化ガリウム（ＧａＮ）などで構成される。
第３導体層４３は、第２配線層６２と第２金属層２２との間に設けられ、第２配線層６２と第２金属層２２とを電気的に接続する。すなわち、第１半導体素子３０の第１ソース電極３３は、第２配線層６２、第３導体層４３、及び第２金属層２２を介して、第２半導体素子３１の第２ソース電極３６と電気的に接続される。なお、第３導体層４３のＺ方向の高さは、後述する第１半導体素子３０の第１ドレイン電極（第１電極）３２と、第１導体層４１と第２配線層６２との境界部と、の間の高さとほぼ同じ高さである。
第４導体層４４は、第１金属層２１と第５配線層６５との間に設けられ、第１金属層２１と第５配線層６５とを電気的に接続する。なお、第５配線層６５は第２基板１２の下部に設けられている。また、前述したように、第１配線層６１と第５配線層６５とは、第１ビアコンタクト７１を介して電気的に接続されている。すなわち、第１配線層６１と第１金属層２１とは、第１ビアコンタクト７１、第５配線層６５、及び第４導体層４４を介して電気的に接続されている。第５導体層４５は第３金属層２３と第４配線層６４との間に設けられる。
第５導体層４５は、第３配線層６３と第４配線層６４との間に設けられ、第３金属層２３と第４配線層６４とを電気的に接続する。すなわち、第３金属層２３は、第２半導体素子３１の第２ソース電極３６と電気的に接続される。
第１金属層２１乃至第３金属層２３、第１配線層６１乃至第５配線層６５、第１ゲート配線層６６、第２ゲート配線層６７、第１ソースセンス配線層６８、及び第２ソースセンス配線層６９は、Ｙ方向において延在している。また、図１～図３において、第１半導体素子３０、第２半導体素子３１、第１導体層４１乃至第５導体層４５、第１ゲート導体層４６、第２ゲート導体層４７、及び第１ビアコンタクト７１乃至第６ビアコンタクト７６は、Ｙ方向において８個ずつ設けられているように示した。
各電極と各金属層、各電極と各導体層、及び各導体層と各配線層は、例えば、はんだ（不図示）を用いて接続される。
Ｐ電力端子５１（第１端子）は、一端が樹脂ケース１の外部に露出しており、他端は第１配線層６１と電気的に接続されている。Ｎ電力端子５２（第２端子）は、一端が樹脂ケース１の外部に露出しており、他端は第３配線層６３と電気的に接続されている。ＡＣ出力端子５３（第３端子）は、一端が樹脂ケース１の外部に露出しており、他端は第２金属層２２と電気的に接続されている。
第１ゲート端子５４は、一端が樹脂ケース１の外部に露出しており、他端は第１ゲート配線層６６と電気的に接続されている。第２ゲート端子５５は、一端が樹脂ケース１の外部に露出しており、他端は第２ゲート配線層６７と電気的に接続されている。第１ソースセンス端子５６は、一端が樹脂ケース１の外部に露出しており、他端は第１ソースセンス配線層６８と電気的に接続されている。第２ソースセンス端子５７は、一端が樹脂ケース１の外部に露出しており、他端は第２ソースセンス配線層６９と電気的に接続されている。第１ソースセンス端子５６、及び第２ソースセンス端子５７はソース電位であり、第１ゲート電極３４、及び第２ゲート電極３７に電圧を印加する際の基準となる。
なお、第１ゲート配線層６６、及び第２ゲート配線層６７には、受動素子が接続されていてもよい。受動素子は、例えば、抵抗や容量であり、ゲート電圧のノイズを抑制する等の目的で設けられる。
図５は、第１の実施形態の変形例に係る半導体装置１０１の断面図を示している。半導体装置１０１のように、第１ドレイン電極３２と第１金属層２１との間に第６導体層８１を、第２ドレイン電極３５と第２金属層２２との間に第７導体層８２をそれぞれ設けてもよい。それ以外の構成については、半導体装置１００と半導体装置１０１とは同様の構成を有する。
図６は、第１の実施形態の変形例に係る半導体装置１０２の断面図を示している。図６に示すように、第１半導体素子３０は樹脂８３で封止されていてもよい。同様に、第２半導体素子３１は樹脂８３で封止されていてもよい。樹脂８３は、例えば、エポキシ樹脂である。なお、図６においては、樹脂８３の一部を透過し、樹脂８３の内部（第１半導体素子３０、第２半導体素子３１）の構造が見えるように示している。
（半導体装置１００の動作）
半導体装置１００の動作について説明する。
Ｐ電力端子５１から入力された電流は、Ｘ方向、及びＹ方向に第１配線層６１中を流れ、第１ビアコンタクト７１に到達する。その後、電流は第１ビアコンタクト７１、第５配線層６５、第４導体層４４、第１金属層２１の順に通過し、第１半導体素子３０のドレイン電極に到達する。第１ゲート電極３４の電圧が閾値以上のとき、電流は第１半導体素子３０中を縦方向（Ｚ方向）に流れ、第１ソース電極３３、第１導体層４１の順に通過し、第２配線層６２に到達する。電流は第２配線層６２をＸ方向に通過し、第３導体層４３、第２金属層２２を流れたのちＡＣ出力端子５３に到達する。このとき、第１配線層６１中をＸ方向に流れる電流の向きと、第２配線層６２をＸ方向に流れる電流の向きは逆である。
第２ゲート電極３７の電圧が閾値以上のとき、ＡＣ出力端子５３に到達した電流は、第２金属層２２、第２ドレイン電極３５、第２ソース電極３６、第２導体層４２の順に通過し、第４配線層６４をＸ方向に流れる。その後、電流は第２ビアコンタクト７２を通過し、第３配線層６３をＸ方向、及びＹ方向に通過し、Ｎ電力端子５２から出力される。このとき、第４配線層６４中をＸ方向に流れる電流の向きと、第３配線層６３をＸ方向に流れる電流の向きは逆である。
（第１の実施形態の効果）
第１の実施形態に係る半導体装置１００の効果について、比較例に係る半導体装置３００を用いて説明する。図７は、比較例に係る半導体装置３００の断面図を示している。第１の実施形態に係る半導体装置１００と同じ部分については、同一の符号を付している。
比較例の半導体装置３００の構造について説明する。半導体装置３００は、第２基板１２が設けられておらず、第１基板１１上に第３配線層６３、第１ゲート配線層６６、及び第２ゲート配線層６７が設けられている点で第１の実施形態に係る半導体装置１００と異なる。さらに、第１ソース電極３３と第２金属層２２、第１ゲート電極３４と第１ゲート配線層６６、第２ソース電極３６と第３配線層６３、第２ゲート電極３７と第２ゲート配線層６７は、例えば、はんだを用いて金属細線９０で接続されている。
比較例に係る半導体装置３００では、第１基板１１上に第３配線層６３、第１ゲート配線層６６、及び第２ゲート配線層６７を設けるエリアが必要であった。
また、比較例に係る半導体装置３００では、第１半導体素子３０、及び第２半導体素子３１の各電極と各配線層とがそれぞれ金属細線９０で接続されているため、配線層間の対向電流を用いたインダクタンス（Ｌｓ）を打ち消す効果が小さい。また、金属細線９０は細いため、金属細線９０に生じるインダクタンス（Ｌｓ）は大きい。半導体装置のターンオフ時に生じるサージ電圧は電流変化率とインダクタンスの積で表されるが、スイッチングの高速化に伴い電流変化率は大きくなるため、サージ電圧が大きくなる。サージ電圧が所定の電圧を超えると、半導体素子が破壊される恐れがある。
一方、第１の実施形態に係る半導体装置１００は、第１基板１１の上側に第２基板１２が設けられており、主配線、及び信号配線が第２基板１２に設けられている。そのため、第１基板１１に主配線層の一部、及び信号配線層が設けられていた比較例に比べ、第１基板１１上に半導体素子を実装できる面積が増加する。すなわち、第１の実施形態に係る半導体装置１００は、比較例に係る半導体装置３００に比べ単位面積当たりに流すことができる電流を大きくすることができる。
また、前述したように、第１配線層６１中をＸ方向に流れる電流の向きと、第２配線層６２をＸ方向に流れる電流の向きは逆である。同様に、第４配線層６４中をＸ方向に流れる電流の向きと、第３配線層６３をＸ方向に流れる電流の向きは逆である。第１配線層６１と第２配線層６２とは、Ｚ方向において向き合って設けられている。また、第３配線層６３と第４配線層６４とは、Ｚ方向において向き合って設けられている。そのため、第１の実施形態に係る半導体装置１００の動作時に発生するインダクタンス（Ｌｓ）は、逆向きの対向電流によって打ち消される。よって、半導体装置１００はスイッチング時のサージ電圧を小さくすることができ、半導体素子の破壊を抑制できる。
さらに、第２配線層６２と前記第１導体層４１との接合界面と、第２配線層６２と第３導体層４３との接合界面と、第４配線層６４と第２導体層４２との接合界面と、第５配線層６５と第４導体層４４との接合界面とは、同一のＸ－Ｙ平面上に位置している。したがって、第１ドレイン電極３２と第１金属層２１、第１ソース電極３３と、第１導体層４１及び第２配線層６２、第１ゲート導体層４６と、第１ゲート電極３４及び第３ビアコンタクト７３、第２ドレイン電極３５と第２導体層４２、第２ソース電極３６と、第２導体層４２及び第４配線層６４、第２ゲート導体層４７と、第２ゲート電極３７及び第４ビアコンタクト７４、第３導体層４３と、第２金属層２２及び第２配線層６２、第４導体層４４と、第１金属層２１及び第５配線層６５、第５導体層４５と、第３金属層２３及び第４配線層６４とが、はんだ等を用いて接続される際、リフロー炉で同時に接続することができる。そのため、第１半導体素子３０、及び第２半導体素子３１の各電極と各配線とを金属細線９０で接続する際、金属細線９０が１本ずつはんだ等で接続されていた半導体装置３００に比べ、半導体装置１００は製造工程数を減らすことができる。
さらにまた、本実施形態に係る半導体装置１００は、第３金属層２３、及び第５導体層４５を有する。第３金属層２３、及び第５導体層４５を設けることによって、半導体装置１００のオン動作時に発生する熱をより効率的に放出することができる。また、第３金属層２３、及び第５導体層４５を設けることによって、半導体装置１００のオン動作時の電流分布を均一にすることができる。しかしながら、第３金属層２３、及び第５導体層４５を設けなくても半導体装置１００は実施可能である。
［第２の実施形態］
（半導体装置２００の構造）
第２の実施形態に係る半導体装置２００について、図８を参照して説明する。図８は第２の実施形態に係る半導体装置２００の断面図である。図８に示す断面図は、図１（ｂ）におけるＡ－Ａ’線による断面位置に該当する。
第２の実施形態に係る半導体装置２００は、第２基板１２にシールド層８４が設けられている点で、第１の実施形態に係る半導体装置１００と異なる。より詳細には、シールド層８４は、主配線（第１配線層６１、第２配線層６２、第３配線層６３、第４配線層６４、第５配線層６５）と、信号配線（第１ゲート配線層６６、第２ゲート配線層６７、第１ソースセンス配線層６８、第２ソースセンス配線層６９）との間に設けられる。シールド層８４は、例えば、銅から構成され、フローティング電位となるように設けられる。第１の実施形態に係る半導体装置１００と重複する点については、記載を省略する。
主配線に流れる電流の大きさは時間によって変化する。電流の大きさの経時変化は電磁ノイズを発生させ、信号配線に影響を与える。
第２の実施形態に係る半導体装置２００には、主配線と信号配線との間にシールド層８４が設けられている。そのため、半導体装置２００は、主回路の電流変化によって発生した電磁ノイズが信号配線層へ与える影響を小さくすることができるため、誤動作の発生を抑制することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１００、１０１、１０２、２００、３００ 半導体装置
１ 樹脂ケース
２ 蓋
３ 放熱板
４ シリコーンゲル
１１ 第１基板
１２ 第２基板
２１ 第１金属層
２２ 第２金属層
２３ 第３金属層
３０ 第１半導体素子
３１ 第２半導体素子
３２ 第１ドレイン電極（第１電極）
３３ 第１ソース電極（第２電極）
３４ 第１ゲート電極
３５ 第２ドレイン電極（第３電極）
３６ 第２ソース電極（第４電極）
３７ 第２ゲート電極
４１ 第１導体層
４２ 第２導体層
４３ 第３導体層
４４ 第４導体層
４５ 第５導体層
４６ 第１ゲート導体層
４７ 第２ゲート導体層
５１ Ｐ電力端子（第１端子）
５２ Ｎ電力端子（第２端子）
５３ ＡＣ出力端子（第３端子）
５４ 第１ゲート端子
５５ 第２ゲート端子
５６ 第１ソースセンス端子
５７ 第２ソースセンス端子
６１ 第１配線層
６２ 第２配線層
６３ 第３配線層
６４ 第４配線層
６５ 第５配線層
６６ 第１ゲート配線層
６７ 第２ゲート配線層
６８ 第１ソースセンス配線層
６９ 第２ソースセンス配線層
７１ 第１ビアコンタクト（第１接続部）
７２ 第２ビアコンタクト（第２接続部）
７３ 第３ビアコンタクト（第３接続部）
７４ 第４ビアコンタクト（第４接続部）
７５ 第５ビアコンタクト（第５接続部）
７６ 第６ビアコンタクト（第６接続部）
８１ 第６導体層
８２ 第７導体層
８３ 樹脂
８４ シールド層
９０ 金属細線
Ｐ１、Ｓ１ 第１面
Ｐ２、Ｓ２ 第２面

Claims (10)

  1. 第１基板と、
    前記第１基板上に設けられた第１金属層と、
    前記第１基板上に、前記第１金属層と離間して設けられた第２金属層と、
    第１方向において、前記第１基板と離間して設けられた第２基板であって、
    前記第１金属層と電気的に接続された第１配線層と、
    前記第２金属層と電気的に接続された第２配線層と、
    前記第１配線層と前記第２配線層と離間して設けられた第３配線層と、
    前記第３配線層と電気的に接続された第４配線層と、
    を有する主配線と、
    前記第１方向において、前記主配線と異なる層に設けられた第１ゲート配線層と、
    前記第１方向において、前記主配線と異なる層に設けられた第２ゲート配線層と、
    を有する信号配線と、
    を有する前記第２基板と、
    前記第１金属層上に設けられた第１半導体素子であって、
    前記第１金属層と電気的に接続され、前記第１半導体素子の第１面に設けられた第１電極と、
    前記第２配線層と電気的に接続され、前記第１半導体素子の前記第１面に対向する第２面に設けられた第２電極と、
    前記第１ゲート配線層と電気的に接続され、前記第１半導体素子の前記第２面に設けられた第１ゲート電極と、
    を有する前記第１半導体素子と、
    前記第２金属層上に設けられた第２半導体素子であって、
    前記第２金属層と電気的に接続され、前記第２半導体素子の第１面に設けられた第３電極と、
    前記第４配線層と電気的に接続され、前記第２半導体素子の前記第１面に対向する第２面に設けられた第４電極と、
    前記第２ゲート配線層と電気的に接続され、前記第２半導体素子の前記第２面に設けられた第２ゲート電極と、
    を有する前記第２半導体素子と、
    前記第１配線層と電気的に接続された第１端子と、
    前記第３配線層と電気的に接続された第２端子と、
    前記第２金属層と電気的に接続された第３端子と、
    前記第１ゲート配線層と電気的に接続された第１ゲート端子と、
    前記第２ゲート配線層と電気的に接続された第２ゲート端子と、
    を有する半導体装置。
  2. 前記信号配線は、前記第２電極と電気的に接続された第１ソースセンス配線層と、前記第４電極と電気的に接続された第２ソースセンス配線層と、をさらに有し、
    前記第１ソースセンス配線層と電気的に接続された第１ソースセンス端子と、
    前記第２ソースセンス配線層と電気的に接続された第２ソースセンス端子と、
    をさらに有する請求項１に記載の半導体装置。
  3. 前記第２電極と前記第２配線層との間に設けられた第１導体層と、
    前記第１ゲート電極と前記第１ゲート配線層との間に設けられた第１ゲート導体層と、
    前記第４電極と前記第４配線層との間に設けられた第２導体層と、
    前記第２ゲート電極と前記第２ゲート配線層との間に設けられた第２ゲート導体層と、
    前記第２金属層と前記第２配線層との間に設けられる第３導体層と、
    前記第１配線層と第１接続部を介して電気的に接続された第４導体層と、
    前記第２基板に設けられ、前記第１配線層と前記第４導体層との間に設けられた第５配線層と、
    をさらに有する請求項１または２に記載の半導体装置。
  4. 前記第１方向と交わる第２方向において前記第２金属層と隣接するように前記第１基板上に設けられた第３金属層と、
    前記第３金属層と前記第４配線層との間に設けられた第５導体層と、
    をさらに有する請求項１乃至３いずれか１つに記載の半導体装置。
  5. 前記第１配線層の一部は、前記第１方向において前記第２配線層の一部と対向して設けられ、前記第３配線層の一部は、前記第１方向において前記第４配線層の一部と対向して設けられている請求項１乃至４いずれか１つに記載の半導体装置。
  6. 前記主配線と、前記信号配線との間にシールド層が設けられている請求項１乃至５いずれか１つに記載の半導体装置。
  7. 前記第１電極と前記第１金属層との間に設けられた第６導体層と、
    前記第３電極と前記第２金属層との間に設けられた第７導体層と、
    をさらに有する請求項１乃至６いずれか１つに記載の半導体装置。
  8. 前記第２配線層と前記第１導体層との接合界面と、
    前記第２配線層と前記第３導体層との接合界面と、
    前記第４配線層と前記第２導体層との接合界面と、
    前記第５配線層と前記第４導体層との接合界面とは、前記第１方向と交わる第２方向において同一平面上に位置する請求項３に記載の半導体装置。
  9. 前記信号配線には、受動素子が接続されている請求項１乃至８いずれか１つに記載の半導体装置。
  10. 前記第１配線層に流れる電流の向きと、前記第２配線層に流れる電流の向きは前記第１方向と交わる第２方向において逆向きであり、
    前記第３配線層に流れる電流の向きと、前記第４配線層に流れる電流の向きは前記第２方向において逆向きである請求項１乃至３、５乃至７、又は９いずれか１つに記載の半導体装置。
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