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JP7533197B2 - 半導体装置、及び半導体モジュール - Google Patents

半導体装置、及び半導体モジュール Download PDF

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JP7533197B2
JP7533197B2 JP2020210053A JP2020210053A JP7533197B2 JP 7533197 B2 JP7533197 B2 JP 7533197B2 JP 2020210053 A JP2020210053 A JP 2020210053A JP 2020210053 A JP2020210053 A JP 2020210053A JP 7533197 B2 JP7533197 B2 JP 7533197B2
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Japan
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semiconductor device
electronic circuit
circuit
metal pattern
interlayer insulating
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聡 後藤
将之 青池
美紀子 深澤
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Murata Manufacturing Co Ltd
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Murata Manufacturing Co Ltd
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Description

本発明は、半導体装置及び半導体モジュールに関する。
移動体通信や衛星通信等に用いられる電子機器に、高周波信号の送受信機能を一体化したＲＦフロントエンドモジュールが組み込まれている。ＲＦフロントエンドモジュールは、高周波増幅機能を持つモノリシックマイクロ波集積回路素素子（ＭＭＩＣ）、高周波増幅回路を制御する制御ＩＣ、スイッチＩＣ、デュプレクサ等を備えている。
ＲＦフロントエンドモジュールの小型化を図るために、ＭＭＩＣの上に制御ＩＣを積み重ねた構造が公知である。また、下側の半導体チップに再配線層を形成し、この再配線層に上側の半導体チップをフリップチップボンディングした半導体装置が、下記の特許文献１に開示されている。下側の半導体装置がモジュール基板に実装され、再配線層とモジュール基板とがボンディングワイヤによって電気的に接続される。
特開２００２－１５１６４４号公報
ＭＭＩＣの上に制御ＩＣを積み重ねた構造では、ＭＭＩＣに形成されている高周波回路と、モジュール基板上の電子回路や制御ＩＣに形成されている電子回路との間で不要な高周波干渉が生じやすい。本発明の目的は、積み重ね構造を採用し、かつ高周波干渉を抑制することが可能な半導体装置を提供することである。
本発明の一観点によると、
半導体素子を含む第１電子回路が形成されている第１部材と、
前記第１部材の一つの表面である第１面の一部の領域に接合され、前記第１電子回路の半導体素子とは異なる半導体材料からなる半導体素子を含む第２電子回路が形成されている第２部材と、
前記第１面のうち前記第２部材が接合されていない領域、及び前記第２部材を覆う層間絶縁膜と、
前記層間絶縁膜の上に配置され、前記層間絶縁膜に設けられた開口を通って前記第１電子回路と前記第２電子回路とを接続する部材間接続配線と、
前記層間絶縁膜の上に配置された第１金属パターンを含み、前記第１電子回路の一部である被シールド回路を高周波的にシールドするシールド構造と
を備えた半導体装置が提供される。
本発明の他の観点によると、
モジュール基板と、
前記モジュール基板の実装面に実装された半導体装置と
を備え、
前記半導体装置は、
半導体素子を含む第１電子回路が形成されている第１部材と、
前記第１部材の一つの表面である第１面の一部の領域に接合され、前記第１電子回路の半導体素子とは異なる半導体材料からなる半導体素子を含む第２電子回路が形成されている第２部材と、
前記第１面及び前記第２部材を覆う層間絶縁膜と、
前記層間絶縁膜の上に配置され、前記層間絶縁膜に設けられた開口を通って前記第１電子回路と前記第２電子回路とを接続する部材間接続配線と、
前記層間絶縁膜の上に配置された第１金属パターンを含み、前記第１電子回路の一部である被シールド回路を高周波的にシールドするシールド構造と、
前記第１金属パターンから突出する第１導体突起と、
前記第２部材の、前記モジュール基板に対向する面に設けられ、前記第２電子回路のグランドに接続された第２導体突起と
を含み、
前記モジュール基板は、
グランド導体と、
前記グランド導体に接続された第１ランド及び第２ランドと
を含み、
前記第１ランド及び前記第２ランドは、それぞれ前記第１導体突起及び前記だ２導体突起に接続されている半導体モジュールが提供される。
被シールド回路がシールド構造によって高周波的にシールドされることにより、第２部材の第２電子回路と、被シールド回路との高周波干渉を抑制することができる。
図１は、第１実施例による半導体装置の各構成要素の平面的な位置関係を示す図である。 図２は、第１実施例による半導体装置の断面構造を模式的に示す図である。 図３Ａは、第２部材に形成されたパワー段増幅回路を構成する１つのセルの等価回路図であり、図３Ｂは、第２部材に形成されたパワー段増幅回路を構成する１つのセルの断面図である。 図４は、第１実施例による半導体装置及びモジュール基板を含む半導体モジュールの断面構造を示す模式的な図である。 図５Ａから図５Ｆまでの図面は、製造途中段階における半導体装置の断面図である。 図６Ａから図６Ｃまでの図面は、製造途中段階における半導体装置の断面図であり、図６Ｄは、完成した半導体装置の断面図である。 図７は、第２実施例による半導体モジュールの断面構造を示す模式図である。 図８は、第３実施例による半導体装置の各構成要素の平面的な位置関係を示す図である。 図９は、第３実施例による半導体装置の断面構造を模式的に示す図である。 図１０は、第４実施例による半導体装置の各構成要素の平面的な位置関係を示す図である。 図１１は、第４実施例による半導体装置の断面構造を模式的に示す図である。 図１２は、第４実施例による半導体装置及びモジュール基板を含む半導体モジュールの断面構造を模式的に示す図である。 図１３は、第５実施例による半導体装置の各構成要素の平面的な位置関係を示す図である。 図１４は、第５実施例による半導体装置の断面構造を模式的に示す図である。 図１５は、第５実施例による半導体装置及びモジュール基板を含む半導体モジュールの断面構造を模式的に示す図である。 図１６Ａ及び図１６Ｂは、それぞれ第６実施例による半導体モジュールの各構成要素の平面視における位置関係を示す図、及び断面構造を模式的に示す図である。 図１７は、第６実施例による半導体モジュールの半導体装置が実装された部分の断面構造を拡大した図である。 図１８は、第６実施例の変形例による半導体モジュールの各構成要素の平面視における位置関係を示す図である。
［第１実施例］
図１から図６Ｄまでの図面を参照して、第１実施例による半導体装置について説明する。
図１は、第１実施例による半導体装置２０の各構成要素の平面的な位置関係を示す図である。第１部材３０の表面に第２部材４０が面接触することにより接合されている。第１部材３０の、第２部材４０が接合されている面を第１面３０Ａということとする。平面視において第２部材４０は第１部材３０に包含される。
第１部材３０は、単体半導体系の半導体基板、及び半導体基板上に形成された第１電子回路等を含む。半導体基板として、例えばシリコン等の単体半導体からなる単結晶基板、シリコンオンインシュレータ（ＳＯＩ）基板等が用いられる。第１電子回路は、単体半導体系のＭＯＳＦＥＴ、バイポーラトランジスタ等の半導体素子を含む。第１電子回路には、制御回路３１、被シールド回路３２、及び入力スイッチ３３が含まれる。入力スイッチ３３が形成されている領域の一部は、平面視において第２部材４０と重なっている。
被シールド回路３２は、スプリアスの発生源となり得る回路、または外乱ノイズの影響を受けやすい回路である。例えば、スプリアスの発生源となり得る回路の例として、チャージポンプが挙げられる。外乱ノイズの影響を受けやすい回路の例として、ローノイズアンプが挙げられる。図１において、第１電子回路に含まれるそれぞれの回路が形成されている領域を、破線で囲んで示している。
第２部材４０は、第１部材３０の第１面３０Ａのうち、平面視において被シールド回路３２に重ならない領域に接合されている。第２部材４０は、化合物半導体層からなる下地半導体層と、及びその上に形成された第２電子回路とを含む。第２電子回路は、ヘテロ接合型バイポーラトランジスタ（ＨＢＴ）、受動素子等を含む。第２電子回路に含まれる半導体素子は、第１電子回路に含まれる半導体素子とは異なる半導体材料で形成されている。
第２電子回路には、バイアス回路４１、高調波終端回路４２、ドライバ段増幅回路４３、入力整合回路４４、段間整合回路４５、及びパワー段増幅回路４６が含まれる。図１において、第２電子回路に含まれるそれぞれの回路が形成されている領域を破線で囲んで示している。
平面視において第１部材３０及び第２部材４０と重なる領域に再配線層が配置されている。再配線層には、第１金属パターン６０及び複数の部材間接続配線６１が含まれる。図１において、第１金属パターン６０及び複数の部材間接続配線６１にハッチングを付している。第１金属パターン６０は、平面視において被シールド回路３２を包含する金属膜である。複数の部材間接続配線６１は、第１部材３０に形成されている第１電子回路と第２部材４０に形成されている第２電子回路とを、再配線層の下の層間絶縁膜に設けられた開口６３Ａを通って接続する。例えば、２本の部材間接続配線６１が、第１部材３０に形成された制御回路３１と第２部材４０に形成されたバイアス回路４１とを接続する。他の１本の部材間接続配線６１が、第１部材３０に形成されている入力スイッチ３３と第２部材４０に形成されている入力整合回路４４とを接続する。
平面視において第１金属パターン６０に包含される領域に、再配線層の下の層間絶縁膜を厚さ方向に貫通する複数の開口６３Ｂが設けられている。第１金属パターン６０は、これらの開口６３Ｂを通って第１部材３０まで達する。
再配線層から複数の第１導体突起６５Ａ、複数の第２導体突起６５Ｂ、複数の第３導体突起６５Ｃ、及び複数の第４導体突起６５Ｄ等の複数の導体突起が突出している。これらの導体突起は、第１電子回路または第２電子回路に電気的に接続されている。第１導体突起６５Ａは第１金属パターン６０に接続されている。第２導体突起６５Ｂ及び第４導体突起６５Ｄは第２電子回路のグランドに接続されている。第３導体突起６５Ｃはパワー段増幅回路４６の出力ポートに接続されている。複数の第４導体突起６５Ｄに代えて、平面視において一方向に長いストライプ状の導体突起を配置してもよい。同様に、複数の第３導体突起６５Ｃに代えて、ストライプ状の導体突起を配置してもよい。
次に、第１電子回路及び第２電子回路の機能について説明する。入力スイッチ３３は、複数の入力ポートから１つを選択する。入力スイッチ３３で選択された入力ポートに入力される高周波信号が、入力整合回路４４を介してドライバ段増幅回路４３に入力される。ドライバ段増幅回路４３で増幅された高周波信号が、段間整合回路４５を介してパワー段増幅回路４６に入力される。パワー段増幅回路４６で増幅された高周波信号が外部に出力される。ここで、外部とは、例えば、半導体装置２０が実装されているモジュール基板に設けられている電子回路を意味する。
外部に出力された高周波信号は、アンテナに供給され、アンテナから電波として放射される。高調波終端回路４２は、パワー段増幅回路４６から出力される高周波信号のインピーダンス整合回路としての役割を持つとともに、高周波信号に含まれる不要な高調波を終端する機能を持つ。バイアス回路４１は、ドライバ段増幅回路４３及びパワー段増幅回路４６にバイアス電流を供給する。
制御回路３１は、バイアス回路４１を制御する。被シールド回路３２に含まれるチャージポンプは、外部から与えられる電源電圧を昇圧または降圧して第１電子回路及び第２電子回路に供給する。被シールド回路３２に含まれるローノイズアンプは、アンテナで受信された受信信号を増幅する。
図２は、第１実施例による半導体装置２０の断面構造を模式的に示す図である。なお、図２は第１実施例による半導体装置２０の特定の断面を表しているわけではなく、電気的な接続に着目して各構成要素を表した図である。
第１部材３０の第１面３０Ａ側の表層部に、被シールド回路３２及び入力スイッチ３３が形成されている。さらに、第１面３０Ａに複数のパッド３５が設けられている。第１部材３０の第１面３０Ａに、第２部材４０が接合されている。被シールド回路３２が配置された領域の上には第２部材４０が配置されていない。
第１部材３０の第１面３０Ａのうち第２部材４０が接合されていない領域、及び第２部材４０を、層間絶縁膜５０が覆っている。層間絶縁膜５０は、例えばポリイミド等の有機絶縁材料で形成される。層間絶縁膜５０を厚さ方向に貫通する複数のビア５１Ａ、５１Ｂ、５１Ｃが設けられている。層間絶縁膜５０の上に再配線層が配置されている。再配線層に含まれる部材間接続配線６１が、ビア５１Ａを介して入力スイッチ３３と入力整合回路４４とを接続している。再配線層に含まれる第１金属パターン６０が、ビア５１Ｂを介して第１部材３０のパッド３５に接続されている。
層間絶縁膜５０の上に、さらに複数のパッド６２が配置されている。複数のパッド６２は、それぞれビア５１Ｃを介して、第２部材４０の第２電子回路、例えば段間整合回路４５、パワー段増幅回路４６等に接続されている。なお、図２には現れていないが、一部のパッド６２は、第１部材３０の第１電子回路、例えば制御回路３１（図１）等にも接続されている。
第１金属パターン６０の上に複数の第１導体突起６５Ａが配置されている。また、複数のパッド６２のそれぞれの上に、第２導体突起６５Ｂ、第３導体突起６５Ｃ、第４導体突起６５Ｄが配置されている。第１導体突起６５Ａ、第２導体突起６５Ｂ、第３導体突起６５Ｃ、第４導体突起６５Ｄのそれぞれの天面にハンダ７０が載せられている。これらの導体突起は、例えば銅で形成されている。銅からなる導体突起の天面にハンダ層を載せた構造物は、「Ｃｕピラーバンプ」といわれる。なお、導体突起として、Ａｕバンプのようにハンダを載せない構造のものを採用してもよい。このような構造の突起は、「ピラー」ともいわれる。導体突起として、パッド上に導体柱を立てた構造のものを採用してもよい。このような構造の導体突起は、「ポスト」ともいわれる。また、導体突起として、ハンダをリフローさせてボール状にしたボールバンプを採用してもよい。導体突起として、これらの種々の構造のものの他にも、基板から突出した導体を含む種々の構造のものを用いることができる。なお、図２では、第１金属パターン６０や部材間接続配線６１を覆う保護膜の記載が省略されている。
図３Ａは、第２部材４０に形成されたパワー段増幅回路４６（図１）を構成する１つのセルの等価回路図である。パワー段増幅回路４６は、相互に並列接続された複数のセルを含む。各セルは、トランジスタ４０２、入力キャパシタＣｉｎ、及びバラスト抵抗素子Ｒｂを含む。トランジスタ４０２のベースが入力キャパシタＣｉｎを介して高周波信号入力配線４０５ＲＦに接続されている。さらに、トランジスタ４０２のベースが、バラスト抵抗素子Ｒｂを介してベースバイアス配線４０４ＢＢに接続されている。トランジスタ４０２のエミッタが接地されている。トランジスタ４０２のコレクタに電源電圧が印加されるとともに、増幅された高周波信号がコレクタから出力される。
図３Ｂは、第２部材４０に形成されたパワー段増幅回路４６を構成する１つのセルの断面図である。第１部材３０は、シリコン基板、ＳＯＩ基板等の半導体領域を持つ基板３０１と、その上に配置された多層配線構造３０２とを含む。図３Ｂには示されていないが、基板３０１の他の領域に、制御回路３１、被シールド回路３２、入力スイッチ３３（図１）等の第１電子回路が形成されている。多層配線構造３０２の表面を覆う保護膜を配置してもよい。この場合には、第２部材４０が保護膜の表面に面接触することにより、第１部材３０に接合される。
第２部材４０は下地半導体層４０１を含む。下地半導体層４０１が第１部材３０に面接触することにより、第２部材４０が第１部材３０に接合されている。下地半導体層４０１は、導電領域４０１Ａと素子分離領域４０１Ｂとに区分されている。下地半導体層４０１には、例えばＧａＡｓが用いられる。導電領域４０１Ａはｎ型ＧａＡｓで形成されており、素子分離領域４０１Ｂはｎ型ＧａＡｓ層に絶縁化不純物をイオン注入することにより形成される。
導電領域４０１Ａの上に、トランジスタ４０２が配置されている。トランジスタ４０２は、導電領域４０１Ａから順番に積層されたコレクタ層４０２Ｃ、ベース層４０２Ｂ、及びエミッタ層４０２Ｅを含む。エミッタ層４０２Ｅは、ベース層４０２Ｂの一部の領域の上に配置されている。一例として、コレクタ層４０２Ｃはｎ型ＧａＡｓで形成され、ベース層４０２Ｂはｐ型ＧａＡｓで形成され、エミッタ層４０２Ｅはｎ型ＩｎＧａＰで形成される。すなわち、トランジスタ４０２は、ヘテロ接合型バイポーラトランジスタである。
ベース層４０２Ｂの上にベース電極４０３Ｂが配置されており、ベース電極４０３Ｂがベース層４０２Ｂに電気的に接続されている。エミッタ層４０２Ｅの上にエミッタ電極４０３Ｅが配置されており、エミッタ電極４０３Ｅがエミッタ層４０２Ｅに電気的に接続されている。導電領域４０１Ａの上にコレクタ電極４０３Ｃが配置されている。コレクタ電極４０３Ｃは、導電領域４０１Ａを介してコレクタ層４０２Ｃに電気的に接続されている。
トランジスタ４０２、ベース電極４０３Ｂ、エミッタ電極４０３Ｅ、及びコレクタ電極４０３Ｃを覆うように、下地半導体層４０１の上に１層目の層間絶縁膜４０６が配置されている。１層目の層間絶縁膜４０６は、例えばＳｉＮ等の無機絶縁材料で形成される。層間絶縁膜４０６に複数の開口が設けられている。
層間絶縁膜４０６の上に、１層目のエミッタ配線４０４Ｅ、コレクタ配線４０４Ｃ、ベース配線４０４Ｂ、ベースバイアス配線４０４ＢＢ、及びバラスト抵抗素子Ｒｂが配置されている。エミッタ配線４０４Ｅは、層間絶縁膜４０６に設けられた開口を通ってエミッタ電極４０３Ｅに接続されている。コレクタ配線４０４Ｃは、層間絶縁膜４０６に設けられた他の開口を通ってコレクタ電極４０３Ｃに接続されている。ベース配線４０４Ｂは、層間絶縁膜４０６に設けられた他の開口を通ってベース電極４０３Ｂに接続されている。
ベース配線４０４Ｂは、トランジスタ４０２が配置されていない領域まで延びており、その先端がバラスト抵抗素子Ｒｂの一方の端部に重なっている。重なり部分において、ベース配線４０４Ｂとバラスト抵抗素子Ｒｂとが電気的に接続されている。バラスト抵抗素子Ｒｂの他方の端部がベースバイアス配線４０４ＢＢに重なっている。重なり部分において、バラスト抵抗素子Ｒｂとベースバイアス配線４０４ＢＢとが電気的に接続されている。
１層目のエミッタ配線４０４Ｅ、コレクタ配線４０４Ｃ、ベース配線４０４Ｂ、バラスト抵抗素子Ｒｂ、及びベースバイアス配線４０４ＢＢを覆うように、層間絶縁膜４０６の上に２層目の層間絶縁膜４０７が配置されている。２層目の層間絶縁膜４０７も、ＳｉＮ等の無機絶縁材料で形成される。
層間絶縁膜４０７の上に、２層目のエミッタ配線４０５Ｅ及び高周波信号入力配線４０５ＲＦが配置されている。２層目のエミッタ配線４０５Ｅは、層間絶縁膜４０７に設けられた開口を通って１層目のエミッタ配線４０４Ｅに接続されている。高周波信号入力配線４０５ＲＦの一部分は、平面視において１層目のベース配線４０４Ｂと重なっている。両者の重なり領域に入力キャパシタＣｉｎが形成される。
２層目のエミッタ配線４０５Ｅ及び高周波信号入力配線４０５ＲＦを覆うように、３層目の層間絶縁膜４０８が配置されている。３層目の層間絶縁膜４０８は、例えばポリイミド等の有機絶縁材料で形成される。
図４は、第１実施例による半導体装置２０及びモジュール基板１００を含む半導体モジュールの断面構造を示す模式的な図である。モジュール基板１００の実装面に半導体装置２０がフェイスダウンでフリップチップ実装されている。モジュール基板１００の実装面に、第１ランド１１０Ａ、第２ランド１１０Ｂ、及び第３ランド１１０Ｃ等の複数のランドが配置されている。モジュール基板１００に、グランド導体１１７が設けられている。グランド導体１１７は、モジュール基板１００の内層及び実装面とは反対側の下面に配置された複数層のグランドプレーン１１５、及び複数層のグランドプレーン１１５を相互に接続する複数のグランドビア１１６を含む。グランド導体１１７は、第１ランド１１０Ａ及び第２ランド１１０Ｂに接続されている。
モジュール基板１００の内層においては、第１ランド１１０Ａに接続されたグランドプレーン１１５と第２ランド１１０Ｂに接続されたグランドプレーン１１５とが相互に分離されている。モジュール基板１００の下面に配置されたグランドプレーン１１５は、第１ランド１１０Ａに接続された部分から第２ランド１１０Ｂに接続された部分まで連続している。
半導体装置２０の第１導体突起６５Ａが、ハンダ７０を介して第１ランド１１０Ａに固着され、電気的に接続されている。第２導体突起６５Ｂ及び第４導体突起６５Ｄが、ハンダ７０を介して第２ランド１１０Ｂに固着され、電気的に接続されている。第３導体突起６５Ｃが、ハンダ７０を介して第３ランド１１０Ｃに固着され、電気的に接続されている。第２導体突起６５Ｂ及び第４導体突起６５Ｄを介して第２部材４０に形成された第２電子回路にグランド電位が提供される。第１金属パターン６０が第１導体突起６５Ａを介してモジュール基板１００のグランド導体１１７に接続される。
次に、図５Ａから図６Ｄまでの図面を参照して第１実施例による半導体装置２０の製造方法について説明する。図５Ａから図６Ｃまでの図面は、製造途中段階における半導体装置２０の断面図であり、図６Ｄは、完成した半導体装置２０の断面図である。
図５Ａに示すように、ＧａＡｓ等の化合物半導体の単結晶の母基板２００の上に剥離層２０１をエピタキシャル成長させ、剥離層２０１の上に素子形成層２０２を形成する。素子形成層２０２には、図２及び図３Ｂに示した第２部材４０の素子構造が形成されている。これらの素子構造は、一般的な半導体プロセスにより形成される。図５Ａでは、素子形成層２０２に形成されている素子構造については記載を省略している。この段階では、素子形成層２０２に複数の半導体装置２０に相当する素子構造が形成されており、個々の半導体装置２０に分離されていない。
次に、図５Ｂに示すように、レジストパターン（図示せず）をエッチングマスクとして、素子形成層２０２（図５Ａ）及び剥離層２０１をパターニングする。この段階で、素子形成層２０２は第２部材４０ごとに分離される。
次に、図５Ｃに示すように、分離された第２部材４０の上に連結支持体２０４を貼り付ける。これにより、複数の第２部材４０が、連結支持体２０４を介して相互に連結される。なお、図５Ｂのパターニング工程でエッチングマスクとして用いたレジストパターンを残しておき、第２部材４０と連結支持体２０４との間にレジストパターンを介在させてもよい。
次に、図５Ｄに示すように、母基板２００及び第２部材４０に対して剥離層２０１を選択的にエッチングする。これにより、第２部材４０及び連結支持体２０４が母基板２００から剥離される。剥離層２０１を選択的にエッチングするために、剥離層２０１として、母基板２００及び第２部材４０のいずれともエッチング耐性の異なる化合物半導体が用いられる。
図５Ｅに示すように、第１部材３０の第１電子回路（図２）、多層配線構造３０２（図３）等が形成された基板２１０を準備する。この段階で、基板２１０は個々の半導体装置２０に分離されていない。
図５Ｆに示すように、第２部材４０を基板２１０に接合する。第２部材４０と基板２１０との接合は、ファンデルワールス結合または水素結合による。その他に、静電気力、共有結合、共晶合金結合等によって第２部材４０を基板２１０に接合してもよい。例えば、基板２１０の表面の一部がＡｕで形成されている場合、第２部材４０をＡｕ領域に密着させて加圧することにより、両者を接合してもよい。
次に、図６Ａに示すように、第２部材４０から連結支持体２０４を剥離する。連結支持体２０４を剥離した後、図６Ｂに示すように、基板２１０及び第２部材４０の上に層間絶縁膜５０及び再配線層を形成する。再配線層には、部材間接続配線６１及びパッド６２が含まれる。なお、図６Ｂには示されていないが、この再配線層に、第１金属パターン６０（図２）も含まれる。なお、図２では、層間絶縁膜５０の上面が平坦化されている構成を示しているが、図６Ｂでは、層間絶縁膜５０の上面が平坦化されていない例を示している。
次に、図６Ｃに示すように、再配線層の上に保護膜５５を形成し、保護膜５５に複数の開口を形成する。複数の開口は、それぞれ、図２に示した第１導体突起６５Ａ、第２導体突起６５Ｂ、及び第３導体突起６５Ｃが配置される領域に形成される。その後、これらの開口内及び保護膜５５の上に、第１導体突起６５Ａ、第２導体突起６５Ｂ、及び第３導体突起６５Ｃを形成する。図６Ｃには、第３導体突起６５Ｃのみが現れている。さらに、これらの導体突起の天面にハンダ７０を載せてリフロー処理を行う。
最後に、図６Ｄに示すように、基板２１０をダイシングする。これにより、個片化された半導体装置２０が得られる。個片化された半導体装置２０のそれぞれの第１部材３０は、平面視において第２部材４０より大きい。個片化された半導体装置２０は、モジュール基板１００（図４）にフリップチップ実装される。
次に、第１実施例の優れた効果について説明する。
第１実施例では、図４に示すように第１金属パターン６０が第１導体突起６５Ａを介してモジュール基板１００のグランド導体１１７に接続される。このため、第１金属パターン６０が、被シールド回路３２を高周波的にシールドするシールド構造として機能する。ここで、高周波的にシールドするとは、無線周波数の帯域において電磁気的にシールドすることを意味する。これにより、被シールド回路３２と、第２部材４０に形成されている第２電子回路や、モジュール基板１００に設けられる他の電子回路等との高周波干渉を抑制することができる。
また、第１実施例では、第１ランド１１０Ａに接続されたグランドプレーン１１５と第２ランド１１０Ｂに接続されたグランドプレーン１１５とが、モジュール基板１００の内層においては相互に分離されている。相互に分離された内層のグランドプレーン１１５は、モジュール基板１００の下面に配置されたグランドプレーン１１５によって相互に接続されている。このため、第１ランド１１０Ａから第２ランド１１０Ｂまでのグランド導体１１７を経由する電流経路が長くなる。このため、第２部材４０の第２電子回路のグランドと、第１金属パターン６０との間の高周波ノイズの伝達が抑制される。これにより、被シールド回路３２を高周波的にシールドする効果を高めることができる。なお、第１ランド１１０Ａと第２ランド１１０Ｂとは、モジュール基板１００の下面のグランドプレーン１１５によって相互に接続されているため、直流的には同一電位に保たれる。
さらに、第１実施例では、シールド構造として機能する第１金属パターン６０（図１、図２）を、部材間接続配線６１が配置された再配線層に含めているため、新たなプロセスを追加することなく、シールド構造を形成することができる。
次に、第１実施例の変形例について説明する。
第１実施例では、第１金属パターン６０として、平面視において被シールド回路３２を包含する金属膜を用いているが、第１金属パターン６０を格子パターン、縞状パターン等にしてもよい。また、第１実施例では、層間絶縁膜５０の上に１層の再配線層を配置しているが、２層以上の複数層の再配線層を配置してもよい。この場合、第１金属パターン６０を、複数の再配線層に配置するとよい。
第１実施例においては、図４に示したように、第１ランド１１０Ａに接続されたグランドプレーン１１５と、第２ランド１１０Ｂに接続されたグランドプレーン１１５とを、モジュール基板１００の内層において相互に分離している。その他の構成として、実装面から見てモジュール基板１００の厚さ方向の第１位置よりも浅い位置においては、第１ランド１１０Ａに接続されたグランドプレーン１１５と、第２ランド１１０Ｂに接続されたグランドプレーンと１１５とを相互に分離し、第１位置よりも深い位置においては、第１ランド１１０Ａに接続されたグランドプレーン１１５を、第２ランド１１０Ｂに接続されたグランドプレーンに１１５連続させてもよい。
［第２実施例］
次に、図７を参照して第２実施例による半導体モジュールについて説明する。以下、図１から図６Ｄまでの図面を参照して説明した第１実施例による半導体装置及び半導体モジュールと共通の構成については説明を省略する。
図７は、第２実施例による半導体モジュールの断面構造を示す模式図である。第２実施例においては、第１部材３０が、第２部材４０との界面に金属領域３０２Ｃを含んでいる。金属領域３０２Ｃは、多層配線構造３０２（図３Ｂ）に含まれる。金属領域３０２Ｃは、層間絶縁膜５０を厚さ方向に貫通するビア５１Ｂを介して第１金属パターン６０に電気的に接続されている。第１金属パターン６０は第１導体突起６５Ａを介してモジュール基板１００のグランド導体１１７に電気的に接続されているため、金属領域３０２Ｃもグランド導体１１７に電気的に接続される。
次に、第２実施例の優れた効果について説明する。
第２実施例では、金属領域３０２Ｃがシールド構造として機能するため、第２部材４０に形成されている第２電子回路から、または第２電子回路への、基板３０１を介した高周波ノイズの伝達が抑制される。これにより、高周波干渉を抑制する効果を高めることができる。
［第３実施例］
次に、図８及び図９を参照して第３実施例による半導体装置について説明する。以下、図１から図６Ｄまでの図面を参照して説明した第１実施例による半導体装置及び半導体モジュールと共通の構成については説明を省略する。
図８は、第３実施例による半導体装置２０の各構成要素の平面的な位置関係を示す図である。第１実施例（図１）では、第１金属パターン６０が、平面視において被シールド回路３２を包含している。これに対して第３実施例では、第１金属パターン６０が、被シールド回路３２が配置された領域と、第２部材４０に形成されている第２電子回路が配置された領域、及び第１部材３０に形成されている他の第１電子回路が配置された領域との間に配置されている。さらに、被シールド回路３２が配置された領域と、第２部材４０の第２電子回路が配置された領域との間、及び被シールド回路３２が配置された領域と、第１部材３０の他の第１電子回路が配置された領域との間に、複数の開口６３Ｂ、及び開口６３Ｂにそれぞれ充填されたビア５１Ｂ（図９）が配置されている。
図９は、第３実施例による半導体装置２０の断面構造を模式的に示す図である。第２部材４０に形成された入力整合回路４４、段間整合回路４５、パワー段増幅回路４６等を含む第２電子回路と被シールド回路３２との間に、第１金属パターン６０及び複数のビア５１Ｂが配置されている。複数のビア５１Ｂの各々は、層間絶縁膜５０を厚さ方向に貫通し、第１部材３０の第１面に設けられているパッド３５と第１金属パターン６０とを接続する。第１金属パターン６０から第１導体突起６５Ａが突出している。第１導体突起６５Ａは、モジュール基板１００のグランド導体１１７（図４）に電気的に接続される。
次に、第３実施例の優れた効果について説明する。
第３実施例では、被シールド回路３２が配置された領域と第２部材の第２電子回路が配置された領域との間に配置された複数のビア５１Ｂ及び第１金属パターン６０がシールド構造（シールド壁構造）として機能する。これにより、被シールド回路３２と、第２部材４０の第２電子回路との間の高周波干渉を抑制することができる。例えば、被シールド回路３２で発生したスプリアスが第２電子回路に与える影響を軽減することができる。また、逆にパワー段増幅回路４６で発生した電磁ノイズが、被シールド回路３２に与える影響を軽減することができる。
同様に、被シールド回路３２と、第１部材３０の他の第１電子回路、例えば制御回路３１（図８）、入力スイッチ３３（図８）との間の高周波干渉を抑制することができる。
［第４実施例］
次に、図１０、図１１、及び図１２を参照して第４実施例による半導体装置について説明する。以下、図１から図６Ｄまでの図面を参照して説明した第１実施例による半導体装置及び半導体モジュールと共通の構成については説明を省略する。
図１０は、第４実施例による半導体装置２０の各構成要素の平面的な位置関係を示す図である。第１実施例（図１）では、第１金属パターン６０が平面視において被シールド回路３２を包含している。これに対して第４実施例では、第１金属パターン６０が、平面視において被シールド回路３２が配置された領域の周縁部と重なる領域、及び被シールド回路３２が配置された領域の外側に配置されている。
さらに、複数の金属ワイヤ６６が、平面視において被シールド回路３２が配置された領域を通過するように配置されている。より具体的には、第１金属パターン６０が保護膜で覆われており、この保護膜に、平面視において第１金属パターン６０に包含される開口が設けられている。保護膜に設けられた開口内に露出した第１金属パターン６０が、ワイヤボンディング用のパッド６０Ｐとして利用される。複数の金属ワイヤ６６の各々の両端が、パッド６０Ｐにボンディングされている。
図１１は、第４実施例による半導体装置２０の断面構造を模式的に示す図である。複数の金属ワイヤ６６が、一つの第１金属パターン６０から、層間絶縁膜５０の上方を通過して他の第１金属パターン６０まで達している。少なくとも一つの第１金属パターン６０から第１導体突起６５Ａが突出している。
図１２は、第４実施例による半導体装置２０及びモジュール基板１００を含む半導体モジュールの断面構造を模式的に示す図である。第１導体突起６５Ａが、モジュール基板１００のグランド導体１１７に電気的に接続されている。このため、複数の金属ワイヤ６６が、第１金属パターン６０及び第１導体突起６５Ａを介して、モジュール基板１００のグランド導体１１７に電気的に接続される。
次に、第４実施例の優れた効果について説明する。
第４実施例では、複数の金属ワイヤ６６がシールド構造として機能する。このため第１実施例と同様に、被シールド回路３２と、第２部材４０に形成されている第２電子回路や、モジュール基板１００に設けられる他の電子回路等との間の高周波干渉を抑制することができる。
また、複数の金属ワイヤ６６の端部以外の部分は、層間絶縁膜５０の表面から間隔を隔てて配置される。すなわち、複数の金属ワイヤ６６は、層間絶縁膜５０の表面に設けられる金属パターンと比べて、被シールド回路３２から遠い位置に配置される。このため、複数の金属ワイヤ６６を含むシールド構造と被シールド回路３２との間の寄生容量が低減されるという優れた効果も得られる。
［第５実施例］
次に、図１３、図１４、及び図１５を参照して第５実施例による半導体装置について説明する。以下、図１から図６Ｄまでの図面を参照して説明した第１実施例による半導体装置及び半導体モジュールと共通の構成については説明を省略する。
図１３は、第５実施例による半導体装置２０の各構成要素の平面的な位置関係を示す図である。第１実施例（図１）では、平面視において第１金属パターン６０が被シールド回路３２を包含している。これに対して第５実施例では、平面視において、第１金属パターン６０が被シールド回路３２の周辺に配置されており、第１金属パターン６０の代わりに第２金属パターン３１１が被シールド回路３２を包含している。第１金属パターン６０は、開口６３Ｂを通って第２金属パターン３１１に電気的に接続されている。
図１４は、第５実施例による半導体装置２０の断面構造を模式的に示す図である。第１部材３０の多層配線構造３０２内に、第２金属パターン３１１が配置されている。
第２金属パターン３１１は、層間絶縁膜５０を厚さ方向に貫通するビア５１Ｂを介して第１金属パターン６０に電気的に接続されている。第１金属パターン６０から第１導体突起６５Ａが突出している。
部材間接続配線６１は、層間絶縁膜５０を厚さ方向に貫通するビア５１Ａ、及び多層配線構造３０２に配置されたビア３１２を介して入力スイッチ３３に電気的に接続される。
図１５は、第５実施例による半導体装置２０及びモジュール基板１００を含む半導体モジュールの断面構造を模式的に示す図である。第１導体突起６５Ａが、モジュール基板１００のグランド導体１１７に電気的に接続されている。このため、第２金属パターン３１１が、層間絶縁膜５０を厚さ方向に貫通するビア５１Ｂ、第１金属パターン６０、第１導体突起６５Ａ、及びハンダ７０を介してモジュール基板１００のグランド導体１１７に電気的に接続される。
次に、第５実施例の優れた効果について説明する。第５実施例では、第２金属パターン３１１がシールド構造として機能する。平面視において第２金属パターン３１１が被シールド回路３２を包含しているため、第１実施例と同様に、被シールド回路３２と、第２部材４０に形成されている第２電子回路や、モジュール基板１００に設けられる他の電子回路等との間の高周波干渉を抑制することができる。
次に、第５実施例の変形例について説明する。
第５実施例では、平面視において第２金属パターン３１１が被シールド回路３２を包含している。その他の構成として、第２金属パターン３１１を格子状または縞状のパターンとし、平面視において被シールド回路３２と重なるように配置してもよい。また、第２金属パターン３１１を、多層配線構造３０２内の複数の配線層に配置してもよい。
［第６実施例］
次に、図１６Ａから図１７までの図面を参照して第６実施例による半導体モジュールについて説明する。第６実施例による半導体モジュールは、第１実施例による半導体装置（図１、図２、図３）を搭載している。なお、第１実施例による半導体装置に代えて、第２実施例から第５実施例までのいずれかの実施例、またはその変形例による半導体装置２０を搭載してもよい。
図１６Ａ及び図１６Ｂは、それぞれ第６実施例による半導体モジュールの各構成要素の平面視における位置関係を示す図、及び断面構造を模式的に示す図である。モジュール基板１００に、半導体装置２０、バンド選択スイッチ８２、複数のデュプレクサ８３、ローノイズアンプ８４、及びアンテナスイッチ８５が実装されている。さらに、モジュール基板１００に、配線パターン等で形成された出力整合回路８１が設けられている。なお、出力整合回路８１を、集積化受動素子（ＩＰＤ）または複数の表面実装部品で形成してもよい。
モジュール基板１００に実装された複数の電子部品が、樹脂部材９０で封止されている。樹脂部材９０は、モジュール基板１００の実装面、半導体装置２０、及びその他の実装部品を覆っている。樹脂部材９０は、モジュール基板１００の実装面と同一方向を向く天面と、天面に連続する側面とを有する。樹脂部材９０の天面と側面、及びモジュール基板１００の側面に、金属シールド膜９１が形成されている。モジュール基板１００に設けられている複数のグランドプレーン１１５の端面がモジュール基板１００の側面に露出している。モジュール基板１００の側面において、金属シールド膜９１がグランドプレーン１１５に接続されている。金属シールド膜９１は、例えばスパッタリング法により形成される。
平面視において半導体装置２０を取り囲むように、樹脂部材９０内にシールド壁９２が設けられている。シールド壁９２は、樹脂部材９０の天面からモジュール基板１００の実装面まで達しており、金属シールド膜９１及びモジュール基板１００のグランド導体１１７に電気的に接続されている。
次に、モジュール基板１００に実装されている各電子部品の機能について説明する。半導体装置２０のパワー段増幅回路４６（図１）から出力された高周波信号が、バンド選択スイッチ８２に入力される。バンド選択スイッチ８２は、入力される高周波信号が属するバンドに応じて、複数のデュプレクサ８３から１つを選択し、選択したデュプレクサ８３に高周波信号を伝送する。デュプレクサ８３を通過した高周波信号が、アンテナスイッチ８５を介して、外部のアンテナに出力される。
アンテナで受信された受信信号が、アンテナスイッチ８５を介して１つのデュプレクサ８３に入力される。デュプレクサ８３を通過した受信信号がローノイズアンプ８４で増幅されて、外部に出力される。
図１７は、第６実施例による半導体モジュールの半導体装置２０が実装された部分の断面構造を拡大した図である。モジュール基板１００の実装面に、第１ランド１１０Ａ、第２ランド１１０Ｂ、及び第３ランド１１０Ｃの他に、第４ランド１１０Ｄが配置されている。第４ランド１１０Ｄは、モジュール基板１００のグランド導体１１７に接続されている。シールド壁９２は、第１ランド１１０Ａ及び第４ランド１１０Ｄに接続されている。
次に、第６実施例の優れた効果について説明する。
金属シールド膜９１及びシールド壁９２が、高周波的にシールド構造として機能する。このため、半導体装置２０と外界との間の高周波干渉を抑制できるとともに、モジュール基板１００に実装されている他の電子部品や、モジュール基板１００に形成されている出力整合回路８１と、半導体装置２０との間の高周波干渉を抑制することができる。
次に、図１８を参照して第６実施例の変形例について説明する。
図１８は、第６実施例の変形例による半導体モジュールの各構成要素の平面視における位置関係を示す図である。第６実施例（図１６Ａ）では、シールド壁９２が半導体装置２０を連続的に取り囲んでいるが、本変形例では、シールド壁９２が、半導体装置２０を断続的に取り囲んでいる。例えば、シールド壁９２は、樹脂部材９０を厚さ方向に貫通する柱状の複数の導電部材、例えば導体ピンで構成される。複数の導電部材は、平面視において、相互に間隔を隔てて半導体装置２０を取り囲むように配置されている。
このように、シールド壁９２が半導体装置２０を断続的に取り囲む構成としても、高周波干渉を抑制する効果が得られる。
次に、第６実施例の他の変形例について説明する。
第６実施例では、シールド壁９２（図１６Ａ）が半導体装置２０の四方を取り囲んでいるが、半導体装置２０の三方または二方を取り囲む構成としてもよい。例えば、半導体装置２０と、モジュール基板１００に実装されている他の電子部品や電子回路とを仕切るようにシールド壁９２を配置すればよい。
また、第６実施例では、モジュール基板１００として片面実装基板を用いたが、両面実装基板を用いてもよい。また、複数のデュプレクサ８３のうち少なくとも一つを、送信用フィルタと受信用フィルタとに置き換えてもよい。
上述の各実施例は例示であり、異なる実施例で示した構成の部分的な置換または組み合わせが可能であることは言うまでもない。複数の実施例の同様の構成による同様の作用効果については実施例ごとには逐次言及しない。さらに、本発明は上述の実施例に制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
２０ 半導体装置
３０ 第１部材
３０Ａ 第１面
３１ 制御回路
３２ 被シールド回路
３３ 入力スイッチ
３５ パッド
４０ 第２部材
４１ バイアス回路
４２ 高調波終端回路
４３ ドライバ段増幅回路
４４ 入力整合回路
４５ 段間整合回路
４６ パワー段増幅回路
５０ 層間絶縁膜
５１Ａ、５１Ｂ、５１Ｃ ビア
５５ 保護膜
６０ 第１金属パターン
６０Ｐ パッド
６１ 部材間接続配線
６２ パッド
６３Ａ、６３Ｂ 開口
６５Ａ 第１導体突起
６５Ｂ 第２導体突起
６５Ｃ 第３導体突起
６５Ｄ 第４導体突起
６６ 金属ワイヤ
７０ ハンダ
８１ 出力整合回路
８２ バンド選択スイッチ
８３ デュプレクサ
８４ ローノイズアンプ
８５ アンテナスイッチ
９０ 樹脂部材
９１ 金属シールド膜
９２ シールド壁
１００ モジュール基板
１１０Ａ 第１ランド
１１０Ｂ 第２ランド
１１０Ｃ 第３ランド
１１０Ｄ 第４ランド
１１５ 導体プレーン
１１６ グランドビア
２００ 母基板
２０１ 剥離層
２０２ 素子形成層
２０４ 連結支持体
２１０ 基板
３０１ 基板
３０２ 多層配線構造
３０２Ｃ 金属領域
３１１ 第２金属パターン
３１２ ビア
４０１ 下地半導体層
４０１Ａ 導電領域
４０１Ｂ 素子絶縁領域
４０２ トランジスタ
４０２Ｂ ベース層
４０２Ｃ コレクタ層
４０２Ｅ エミッタ層
４０３Ｂ ベース電極
４０３Ｃ コレクタ電極
４０３Ｅ エミッタ電極
４０４Ｂ １層目のベース配線
４０４ＢＢ ベースバイアス配線
４０４Ｃ １層目のコレクタ配線
４０４Ｅ １層目のエミッタ配線
４０５Ｅ ２層目のエミッタ配線
４０５ＲＦ 高周波信号入力配線
４０６ １層目の層間絶縁膜
４０７ ２層目の層間絶縁膜
４０８ ３層目の層間絶縁膜

Claims (11)

  1. 半導体素子を含む第１電子回路が形成されている第１部材と、
    前記第１部材の一つの表面である第１面の一部の領域に接合され、前記第１電子回路の半導体素子とは異なる半導体材料からなる半導体素子を含む第２電子回路が形成されている第２部材と、
    前記第１面のうち前記第２部材が接合されていない領域、及び前記第２部材を覆う層間絶縁膜と、
    前記層間絶縁膜の上に配置され、前記層間絶縁膜に設けられた開口を通って前記第１電子回路と前記第２電子回路とを接続する部材間接続配線と、
    前記層間絶縁膜の上に配置された第１金属パターンを含み、前記第１電子回路の一部である被シールド回路を高周波的にシールドするシールド構造と
    を備えた半導体装置。
  2. さらに、前記第１金属パターンから突出する第１導体突起を、さらに備えた請求項１に記載の半導体装置。
  3. 前記シールド構造は、平面視において前記被シールド回路が配置された領域と前記第２電子回路が配置された領域との間に配置された複数のビアを、さらに含み、
    前記複数のビアは、前記層間絶縁膜を厚さ方向に貫通し、前記第１金属パターンに接続されている請求項１または２に記載の半導体装置。
  4. 前記第１金属パターンは、平面視において前記被シールド回路と重なるように配置されている請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 前記第１金属パターンは、平面視において前記被シールド回路を包含する金属膜である請求項１乃至４のいずれか１項に記載の半導体装置。
  6. 前記シールド構造は、平面視において前記被シールド回路が配置された領域を通過するように配置された複数の金属ワイヤをさらに含み、前記複数の金属ワイヤは、前記第１金属パターンに固着されている請求項１乃至３のいずれか１項に記載の半導体装置。
  7. 前記第１部材は、前記第２部材との界面に金属領域をさらに備えており、前記金属領域は、前記第１金属パターンに電気的に接続されている請求項１乃至６のいずれか１項に記載の半導体装置。
  8. 前記第１部材は、前記第１電子回路の上に配置された多層配線構造を含み、
    前記多層配線構造は、平面視において前記被シールド回路が配置された領域と重なる第２金属パターンを含み、
    前記層間絶縁膜は前記多層配線構造の上に配置されており、前記第１金属パターンは、前記層間絶縁膜に設けられた開口を通って前記第２金属パターンに接続されている請求項１乃至７のいずれか１項に記載の半導体装置。
  9. モジュール基板と、
    前記モジュール基板の実装面に実装された半導体装置と
    を備え、
    前記半導体装置は、
    半導体素子を含む第１電子回路が形成されている第１部材と、
    前記第１部材の一つの表面である第１面の一部の領域に接合され、前記第１電子回路の半導体素子とは異なる半導体材料からなる半導体素子を含む第２電子回路が形成されている第２部材と、
    前記第１面及び前記第２部材を覆う層間絶縁膜と、
    前記層間絶縁膜の上に配置され、前記層間絶縁膜に設けられた開口を通って前記第１電子回路と前記第２電子回路とを接続する部材間接続配線と、
    前記層間絶縁膜の上に配置された第１金属パターンを含み、前記第１電子回路の一部である被シールド回路を高周波的にシールドするシールド構造と、
    前記第１金属パターンから突出する第１導体突起と、
    前記第２部材の、前記モジュール基板に対向する面に設けられ、前記第２電子回路のグランドに接続された第２導体突起と
    を含み、
    前記モジュール基板は、
    グランド導体と、
    前記グランド導体に接続された第１ランド及び第２ランドと
    を含み、
    前記第１ランド及び前記第２ランドは、それぞれ前記第１導体突起及び前記第２導体突起に接続されている半導体モジュール。
  10. 前記グランド導体は、
    前記モジュール基板の内層または前記実装面とは反対側の下面に配置された複数層のグランドプレーンと、
    前記複数層のグランドプレーンを前記モジュール基板の厚さ方向に接続する複数のグランドビアと
    を含み、
    前記実装面から見て前記モジュール基板の厚さ方向の第１位置よりも浅い位置においては、前記第１ランドに接続されたグランドプレーンと、前記第２ランドに接続されたグランドプレーンとが相互に分離されており、前記第１位置よりも深い位置においては、前記第１ランドに接続されたグランドプレーンが、前記第２ランドに接続されたグランドプレーンに連続している請求項９に記載の半導体モジュール。
  11. 前記モジュール基板の前記実装面及び前記半導体装置を覆う樹脂部材と、
    前記樹脂部材の、前記実装面と同一方向を向く面に配置された金属シールド膜と、
    前記樹脂部材を厚さ方向に貫通し、平面視において前記半導体装置を断続的にまたは連続的に取り囲み、前記金属シールド膜及び前記グランド導体に電気的に接続されたシールド壁と
    をさらに備えた請求項９または１０に記載の半導体モジュール。
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