JP7528558B2 - 回路装置、電気光学装置及び電子機器 - Google Patents

Description

本発明は、回路装置、電気光学装置及び電子機器等に関する。

特許文献１には、基準電圧生成回路とＤ／Ａ変換回路と電圧駆動回路とを備える表示ドライバーが記載されている。基準電圧生成回路は、抵抗分圧により複数の階調電圧を出力するラダー抵抗である。Ｄ／Ａ変換回路は、複数の階調電圧のなかから、表示データに対応した階調電圧を選択する。電圧駆動回路は、選択された階調電圧に基づいてデータ電圧を出力することで、電気光学パネルのデータ線を駆動する。Ｄ／Ａ変換回路と電圧駆動回路は複数設けられており、各Ｄ／Ａ変換回路が、入力された表示データに対応した階調電圧を選択する。

特開２０１６－９０８８１号公報

上記のような表示ドライバーでは、基準電圧生成回路が複数の出力線に複数の階調電圧を出力しており、その各出力線には複数のＤ／Ａ変換回路が共通接続されている。このため、多くのＤ／Ａ変換回路が同じ階調電圧を選択した場合には、その階調電圧の出力線に多くの電圧駆動回路の入力ノードが接続されることになる。そうすると、出力線の負荷が大きくなるため階調電圧が変動し、その階調電圧の変動によってデータ電圧に誤差が生じるという課題がある。

本開示の一態様は、第１～第ｍ階調電圧（ｍは３以上の整数）を生成する階調電圧生成回路と、第１～第ｎ入力表示データ（ｎは３以上の整数）の第ｉ入力表示データ（ｉは１以上ｎ以下の整数）に対して補正処理を行うことで、第１～第ｎ補正後表示データの第ｉ補正後表示データを出力する補正処理回路と、第ｉ駆動回路が、前記第１～第ｍ階調電圧に基づいて、前記第ｉ補正後表示データに対応した階調電圧を出力することで、電気光学パネルの駆動を行う第１～第ｎ駆動回路と、を含み、前記第１～第ｍ階調電圧が第１～第ｋグループ（ｋは２以上ｍ未満の整数）にグループ分けされているとき、前記補正処理回路は、前記第１～第ｎ入力表示データの各入力表示データが前記第１～第ｋグループのいずれのグループに属するかの解析を行うことで、前記第１～第ｋグループの各グループに属する入力表示データの個数を求め、求めた前記個数に基づいて前記補正処理を行う回路装置に関係する。

また本開示の他の態様は、上記に記載の回路装置と、前記電気光学パネルと、を含む電気光学装置に関係する。
また本開示の更に他の態様は、上記に記載の回路装置を含む電子機器に関係する。

デマルチプレクス駆動される１走査ライン分の画素を示す模式図。 デマルチプレクス駆動される１走査ライン分の画素を示す模式図。 アンプ回路が出力するデータ電圧の例。 本実施形態における回路装置の構成例。 回路装置により駆動される電気光学パネルの構成例。 階調電圧生成回路と駆動回路の第１詳細構成例。 処理回路が行う処理のフローチャート。 補正処理回路が行う補正処理を説明する図。 階調電圧生成回路と駆動回路の第２詳細構成例。 入力表示データとグループの関係を説明する図。 アンプ回路の詳細構成例。 階調電圧の変動が生じやすい画像の一例。 走査ラインＧＬ１の画素を駆動する際の個数テーブル及び増加数テーブル。 走査ラインＧＬ３の画素を駆動する際の個数テーブル及び増加数テーブル。 ローテーションが行われる場合の個数テーブル及び増加数テーブル。 データ電圧の波形例。 電気光学装置の構成例。 電子機器の構成例。

以下、本開示の好適な実施形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された内容を不当に限定するものではなく、本実施形態で説明される構成の全てが必須構成要件であるとは限らない。

１．回路装置
まず、図１～図３を用いて比較技術の課題を説明する。図１と図２には、駆動期間Ｇｓ１～Ｇｓ８においてデマルチプレクス駆動される１走査ライン分の画素ＰＸを示す。表示は２５６階調で行われるとし、階調電圧をＧＶＡ１～ＧＶＡ２５６とする。ハッチングが施された画素ＰＸは、ハッチングが施されていない画素よりも相対的に暗い画素である。ハッチングが施された画素には、階調電圧ＧＶＡ６０が書き込まれ、ハッチングが施されていない画素ＰＸには階調電圧ＧＶＡ２３０が書き込まれるものとする。

階調電圧生成回路１５１は、階調電圧ＧＶＡ１～ＧＶＡ２５６を出力する。ここでは、階調電圧ＧＶＡ６０とＧＶＡ２３０のみ図示している。図１に示すように、駆動期間Ｇｓ１ではＤ／Ａ変換回路ＤＡＣＡ１、ＤＡＣＡ２が階調電圧ＧＶＡ６０の出力線とアンプ回路ＡＭＡ１、ＡＭＡ２の入力ノードとを接続し、アンプ回路ＡＭＡ１、ＡＭＡ２は階調電圧ＧＶＡ６０をデータ電圧ＶＱＡ１、ＶＱＡ２として出力する。図２に示すように、駆動期間Ｇｓ１の次の駆動期間Ｇｓ２ではＤ／Ａ変換回路ＤＡＣＡ１、ＤＡＣＡ２が階調電圧ＧＶＡ２３０の出力線とアンプ回路ＡＭＡ１、ＡＭＡ２の入力ノードとを接続し、アンプ回路ＡＭＡ１、ＡＭＡ２は階調電圧ＧＶＡ２３０をデータ電圧ＶＱＡ１、ＶＱＡ２として出力する。即ち、駆動期間Ｇｓ１においてアンプ回路ＡＭＡ１、ＡＭＡ２の入力ノードの寄生容量は階調電圧ＧＶＡ６０で充電されており、駆動期間Ｇｓ２に切り替わったとき、その入力ノードが階調電圧ＧＶＡ２３０の出力線に接続されることになる。

図１と図２には２つのアンプ回路によって駆動される画素のみ図示しているが、実際の表示ドライバーには、数１０～数１００個のアンプ回路が設けられている。このため、図３に示すように、駆動期間Ｇｓ１からＧｓ２に切り替わったとき、階調電圧ＧＶＡ６０に充電された多数のアンプ回路の入力ノードが階調電圧ＧＶＡ２３０の出力線に接続されるので、その出力線の電圧を変動させてしまう。駆動期間Ｇｓ２において階調電圧ＧＶＡ２３０の出力線に接続されるアンプ回路の数は、表示画像に応じて異なるが、その数が多いほど階調電圧ＧＶＡ２３０の変動は大きくなる。そして、階調電圧ＧＶＡ２３０の変動が大きいと、駆動期間Ｇｓ２における画素書き込み終了時においても階調電圧ＧＶＡ２３０が理想値に対して誤差を有し、その誤差は、データ電圧ＶＱＡ１、ＶＱＡ２に誤差を生じさせるという課題がある。図３には、アンプ回路ＡＭＡ１が出力するデータ電圧ＶＱＡ１を例に示し、階調電圧ＧＶＡ２３０が変動しない場合の理想的なデータ電圧をＩＶＱＡ１で示す。Δｖは、駆動期間Ｇｓ２の終了時における電圧誤差を示す。

図４は、本実施形態における回路装置１００の構成例である。回路装置１００は、処理回路１３０と、インターフェース回路１４０と、階調電圧生成回路１５０と、選択信号出力回路１６０と、第１～第ｎ駆動回路である駆動回路ＤＲ１～ＤＲｎと、選択信号出力端子ＴＳＱ１～ＴＳＱ８と、データ信号出力端子ＴＱ１～ＴＱｎと、第１～第ｋ＋１外部電源入力端子である外部電源入力端子ＴＰ１～ＴＰｋ＋１と、を含む。ｎは３以上の整数であり、ｋは１以上の整数である。なお以下ではデマルチプレクス駆動におけるデマルチ数を８とするが、デマルチ数は２以上の任意の数であってよい。

回路装置１００は電気光学パネルを駆動する表示ドライバーである。回路装置１００は、例えば、半導体プロセスにより製造される集積回路装置である。集積回路装置はＩＣとも呼ばれ、半導体基板上に回路素子が形成された半導体チップである。選択信号出力端子ＴＳＱ１～ＴＳＱ８とデータ信号出力端子ＴＱ１～ＴＱｎと外部電源入力端子ＴＰ１～ＴＰｋ＋１は、集積回路装置の端子であり、例えば半導体チップに形成されたパッドである。

インターフェース回路１４０は、表示コントローラー等の外部処理装置から表示データ及び表示制御信号を受信する。表示制御信号は、クロック信号と同期信号等である。インターフェース回路１４０としては、ＲＧＢインターフェース方式又はＬＶＤＳ（Low Voltage Differential Signal）方式等の種々の画像データインターフェースが採用される。

処理回路１３０は、インターフェース回路１４０が受信した表示データ及び表示制御信号に基づいて表示制御を行う。具体的には、処理回路１３０は制御回路１２０と補正処理回路１１０とを含む。制御回路１２０は、表示制御信号に基づいて選択信号出力回路１６０に選択信号ＳＥＬ１～ＳＥＬ８を出力させることで、デマルチプレクス駆動の制御を行う。また制御回路１２０は、第１～第ｎ入力表示データである入力表示データＤＩ１～ＤＩｎを表示データに基づいて出力する。補正処理回路１１０は、入力表示データＤＩ１～ＤＩｎに対する補正処理を行い、第１～第ｎ補正後表示データである補正後表示データＤＱ１～ＤＱｎを駆動回路ＤＲ１～ＤＲｎに出力する。補正処理回路１１０は、階調電圧ＧＶ１～ＧＶｍが複数グループに分割されているとき各グループに属する階調電圧がいくつ選択されるかに応じて表示データを補正することで、図３の電圧誤差Δｖを補正する。この補正処理の詳細については後述する。処理回路１３０はロジック回路であり、例えば自動配置配線により構成されるゲートアレイ、或いは自動配線により構成されるスタンダードセルアレイ等である。なお、処理回路１３０と、インターフェース回路１４０の一部又は全部と、選択信号出力回路１６０の一部又は全部が、一体のゲートアレイ又はスタンダードセルアレイとして構成されてもよい。

選択信号出力回路１６０は、制御回路１２０からの制御に基づいて選択信号出力端子ＴＳＱ１～ＴＳＱ８から電気光学パネルに選択信号ＳＥＬ１～ＳＥＬ８を出力する。選択信号出力回路１６０は例えばバッファー回路である。

階調電圧生成回路１５０は、外部電源回路等から外部電源入力端子ＴＰ１～ＴＰｋ＋１に入力される外部電源電圧ＰＷ１～ＰＷｋ＋１に基づいて、階調電圧ＧＶ１～ＧＶｍを生成する。ｍは３以上の整数である。階調電圧生成回路１５０は、後述するようにラダー抵抗回路である。

ｉを１以上ｎ以下の整数とする。駆動回路ＤＲｉは、階調電圧ＧＶ１～ＧＶｍのうち、補正後表示データＤＱｉに対応した階調電圧を選択し、その選択した階調電圧をバッファリング又は増幅することでデータ信号出力端子ＴＱｉからデータ電圧ＶＱｉを出力する。後述するように、駆動回路ＤＲｉは、Ｄ／Ａ変換回路とアンプ回路を含む。

図５は、回路装置１００により駆動される電気光学パネル２００の構成例である。電気光学パネル２００は、ここでは駆動回路ＤＲｉにより駆動される部分を図示するが、各駆動回路に対応して同様な構成が設けられている。

電気光学パネル２００は、アクティブマトリクス型の表示パネルであり、例えば液晶表示パネル或いはＥＬ（Electro Luminescence）表示パネルである。電気光学パネル２００は、データ信号入力端子ＴＤＩｉとデータ信号供給線ＳＬｉと選択信号入力端子ＴＳＩ１～ＴＳＩ８と選択信号線ＬＬ１～ＬＬ４とスイッチ回路２１０とデータ線ＤＬ１～ＤＬ８と走査ラインＧＬ１～ＧＬｑと複数の画素ＰＸとを含む。ｑは２以上の整数である。

選択信号入力端子ＴＳＩ１～ＴＳＩ８は、回路装置１００の選択信号出力端子ＴＳＱ１～ＴＳＱ８に接続される。選択信号線ＬＬ１～ＬＬ８の一端は選択信号入力端子ＴＳＩ１～ＴＳＩ８に接続される。データ信号入力端子ＴＤＩｉは、回路装置１００のデータ信号出力端子ＴＱｉに接続される。データ信号供給線ＳＬｉの一端はデータ信号入力端子ＴＤＩｉに接続される。

スイッチ回路２１０は、トランジスターＳＤ１～ＳＤ８を含む。トランジスターＳＤ１～ＳＤ８は、スイッチとして動作し、例えばＴＦＴ（Thin Film Transistor）で構成されたＮ型トランジスターである。トランジスターＳＤ１～ＳＤ８のドレインはデータ信号供給線ＳＬｉの他端に共通接続される。トランジスターＳＤ１～ＳＤ８のソースはデータ線ＤＬ１～ＤＬ８の一端に接続される。トランジスターＳＤ１～ＳＤ８のゲートは選択信号線ＬＬ１～ＬＬ８に接続される。

データ線ＤＬ１～ＤＬ８と走査ラインＧＬ１～ＧＬｑの各交点に画素ＰＸが設けられる。即ち、１つの画素ＰＸには、データ線ＤＬ１～ＤＬ８のうち１つのデータ線と、走査ラインＧＬ１～ＧＬｑのうち１つの走査信号線とが接続される。なお、電気光学パネル２００は、走査ラインＧＬ１～ＧＬｑに走査信号を出力する不図示の走査ドライバーを含んでもよい。或いは、走査ドライバーは回路装置１００に設けられてもよい。

１水平走査期間におけるデマルチプレクス駆動について説明する。ここでは走査ラインＧＬ１が選択されているとする。

プリチャージ期間において、処理回路１３０は選択信号ＳＥＬ１～ＳＥＬ８を全てハイレベルにし、トランジスターＳＤ１～ＳＤ８は全てオンになる。処理回路１３０は、プリチャージ電圧に対応した補正後表示データＤＱｉを出力し、駆動回路ＤＲｉはプリチャージ電圧を出力する。これにより、データ線ＤＬ１～ＤＬ８と、走査ラインＧＬ１に接続される画素ＰＸとがプリチャージされる。

画素の駆動期間をＧｓ１～Ｇｓ８とする。ここではデータ線ＤＬ１～ＤＬ８を順に駆動する例を説明するが、データ線ＤＬ１～ＤＬ８の駆動順は任意であってよい。データ線ＤＬ１～ＤＬ８に接続された画素ＰＸに書き込まれるデータ電圧を、第１～第８データ電圧とする。駆動期間Ｇｓ１において、処理回路１３０は選択信号ＳＥＬ１をハイレベルにし、選択信号ＳＥＬ２～ＳＥＬ８をローレベルにする。トランジスターＳＤ１はオンになり、トランジスターＳＤ２～ＳＤ８はオフになる。処理回路１３０は、第１データ電圧に対応した補正後表示データＤＱｉを出力し、駆動回路ＤＲｉは第１データ電圧を出力する。これにより、データ線ＤＬ１と走査ラインＧＬ１に接続される画素ＰＸに第１データ電圧が書き込まれる。同様に、駆動期間Ｇｓ２～Ｇｓ８において処理回路１３０は選択信号ＳＥＬ２～ＳＥＬ８を順次にハイレベルにし、駆動回路ＤＲｉは第２～第８データ電圧を出力する。これにより、データ線ＤＬ２～ＤＬ８と走査ラインＧＬ１に接続される画素ＰＸに第２～第８データ電圧が書き込まれる。

図６は、階調電圧生成回路１５０と駆動回路ＤＲ１～ＤＲｎの第１詳細構成例である。ここでは、ｋ＝８とし、ｍ＝２５６とし、表示データは８ビットであるとする。

階調電圧生成回路１５０は、抵抗ＲＶ１～ＲＶ８が直列接続されたラダー抵抗回路である。抵抗ＲＶ１の一端は外部電源入力端子ＴＰ１に接続され、他端は外部電源入力端子ＴＰ２に接続される。同様に、抵抗ＲＶ２～ＲＶ８の一端は外部電源入力端子ＴＰ２～ＴＰ８に接続され、他端は外部電源入力端子ＴＰ３～ＴＰ９に接続される。図６では図示を省略しているが、抵抗ＲＶ１～ＲＶ８の各々もラダー抵抗となっており、外部電源電圧を分圧して階調電圧を出力する。

具体的には、外部電源入力端子ＴＰ１、ＴＰ２、・・・、ＴＰ８に入力される外部電源電圧ＰＷ１、ＰＷ２、・・・、ＰＷ８は、それぞれ階調電圧ＧＶ１、ＧＶ３３、・・・、ＧＶ２２５となる。抵抗ＲＶ１は、ＰＷ１＝ＧＶ１とＰＷ２＝ＧＶ３３の間を分圧することで階調電圧ＧＶ２～ＧＶ３２を出力する。このＰＷ１とＰＷ２の間の階調電圧ＧＶ２～ＧＶ３２を第１グループＫＧ１とする。同様に、抵抗ＲＶ２、・・・、ＲＶ８は、階調電圧ＧＶ３４～ＧＶ６４、・・・、ＧＶ２２６～ＧＶ２５６を出力する。この階調電圧ＧＶ３４～ＧＶ６４、・・・、ＧＶ２２６～ＧＶ２５６を、第２グループＫＧ２、・・・、第８グループＫＧ８とする。このようなグループ分けは、後述する補正処理に用いられる。

駆動回路ＤＲ１はＤ／Ａ変換回路ＤＡＣ１とアンプ回路ＡＭ１とを含む。同様に、駆動回路ＤＲ２～ＤＲｎはＤ／Ａ変換回路ＤＡＣ２～ＤＡＣｎとアンプ回路ＡＭ２～ＡＭｎとを含む。以下、駆動回路ＤＲ１を例に動作を説明するが、駆動回路ＤＲ２～ＤＲｎの動作も同様である。

Ｄ／Ａ変換回路ＤＡＣ１は、補正後表示データＤＱ１［７：０］をＤ／Ａ変換する。Ｄ／Ａ変換回路ＤＡＣ１は、アナログスイッチにより構成される電圧選択回路である。ＤＱ１［７：０］＝０ｄのときＤ／Ａ変換回路ＤＡＣ１は階調電圧ＧＶ１を選択し、その階調電圧ＧＶ１を電圧ＶＤＡ１として出力する。ｄは１０進数を意味する。同様に、ＤＱ１［７：０］＝１ｄ～２５５ｄのときＤ／Ａ変換回路ＤＡＣ１は階調電圧ＧＶ２～ＧＶ２５６を選択し、その階調電圧ＧＶ２～ＧＶ２５６を電圧ＶＤＡ１として出力する。なお、上記のグループＫＧ１、ＫＧ２、・・・、ＫＧ８には、ＤＱ１［７：０］＝１ｄ～３１ｄ、３３ｄ～６３ｄ、・・・、２２５ｄ～２５５ｄが対応することになる。

アンプ回路ＡＭ１は、Ｄ／Ａ変換回路ＤＡＣ１からの電圧ＶＤＡ１をバッファリング又は増幅することで、データ電圧ＶＱ１を出力する。アンプ回路ＡＭ１は、例えば演算増幅器の出力と反転入力が接続され且つ演算増幅器の非反転入力に電圧ＶＤＡ１が入力されるボルテージフォロア回路である。或いは、アンプ回路ＡＭ１は、演算増幅器及び抵抗等で構成された正転増幅回路又は反転増幅回路であってもよい。

図７は、処理回路１３０が行う処理のフローチャートである。また図８は、補正処理回路１１０が行う補正処理を説明する図である。

ステップＳ１とＳ２において、制御回路１２０は１走査ライン分の入力表示データと、その走査ラインにおける駆動順情報を補正処理回路１１０に出力する。ステップＳ３において、補正処理回路１１０は１走査ライン分の入力表示データに基づいて個数テーブルを生成する。

図８の上段に個数テーブルを示す。ＰＸ１～ＰＸ８は１水平走査期間において各駆動回路が駆動する画素であり、その順に水平走査方向に並んでいるとする。α、βを１以上８以下の整数としたとき、Ｎαβは、画素ＰＸβを駆動するときにグループＫＧαに属する階調電圧を選択する駆動回路の個数である。例えばＮ１１は、駆動回路ＤＲ１～ＤＲｎのうち、グループＫＧ１に属する階調電圧を選択する駆動回路の個数である。補正処理回路１１０は、入力表示データに基づいて上記個数をカウントする。入力表示データは、例えば駆動回路ＤＲ１が駆動する画素ＰＸ１、ＰＸ２、・・・、ＰＸ８の画素データ、駆動回路ＤＲ２が駆動する画素ＰＸ１、ＰＸ２、・・・、ＰＸ８の画素データ、・・・、駆動回路ＤＲｎが駆動する画素ＰＸ１、ＰＸ２、・・・、ＰＸ８の画素データの順に並んでいる。補正処理回路１１０は、その順に入力される画素データがどのグループに属するかを判定し、Ｎαβをカウントしていき、１走査ライン分の入力表示データが終了したとき、その走査ラインの個数テーブルの生成を終了する。

ステップＳ４において、補正処理回路１１０は、駆動順情報に基づいて個数テーブルを駆動順に振り分ける。ステップＳ５において、補正処理回路１１０は、駆動順に振り分けられた個数テーブルから増減数テーブルを生成する。ステップＳ６において、補正処理回路１１０は、増減数テーブルから補正値を求める。

図８の中上段に、駆動順に振り分けられた個数テーブルを示す。ここでは駆動期間Ｇｓ１～Ｇｓ８において画素ＰＸ６、ＰＸ７、ＰＸ８、ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４、ＰＸ５の順に駆動されるとする。補正処理回路１１０は、この駆動順に従って個数テーブルを並べ替える。Ｐｒｅはプリチャージ期間を示し、Ｎα０は、プリチャージ時において、グループＫＧαに属する階調電圧を選択する駆動回路の個数である。プリチャージ電圧は予め決められており、それに対応してＮα０も予め決まっている。なおプリチャージ期間を考慮しない場合にはＮα０＝０としてもよい。

図８の中下段に、増加数テーブルを示す。γを１以上８以下の整数としたとき、Ｚαγは、前回の駆動期間Ｇｓ(γ-1)におけるグループＫＧαの個数から、今回の駆動期間ＧｓγにおけるグループＫＧαの個数への増加数である。Ｚ１２を例にとると、Ｎ１７－Ｎ１６≧０のときＺ１２＝Ｎ１７－Ｎ１６であり、Ｎ１７－Ｎ１６＜０のときＺ１２＝０である。なおＧｓ０はプリチャージ期間を示すものとする。

図８の下段に、補正値テーブルを示す。Ｃαγは、駆動期間Ｇｓγにおいて駆動される画素の入力表示データがグループＫＧαに属する際に用いられる補正値である。補正処理回路１１０は、増加数Ｚαγに基づいて補正値Ｃαγを演算する。具体的には、補正処理回路１１０は、増加数Ｚαγが大きいほど補正値Ｃαγを大きくする。より具体的には、補正処理回路１１０は下式（１）により補正値Ｃαγを演算する。Ｐｒｍは係数である。極性反転駆動を行う場合には駆動極性に応じて係数Ｐｒｍが異なってもよい。また各駆動期間で係数Ｐｒｍが異なってもよい。例えばＧｓ１の係数ＰｒｍとＧｓ２～Ｇｓ８の係数Ｐｒｍが異なってもよい。Ｄｉｒは向きを示し、Ｄｉｒ＝＋１又は－１である。Ｄｉｒは、前回の駆動期間から今回の駆動期間への階調変動方向を意味している。即ち、ある駆動回路の選択階調が低階調から高階調へ変動したときＤｉｒ＝＋１であり、選択階調が高階調から低階調へ変動したときＤｉｒ＝－１である。下式（１）ではＤｉｒが＋１又は－１の一方である場合を記載しているが、Ｄｉｒ＝＋１と－１の各々に対してＺαγ×Ｐｒｍ×Ｄｉｒが求められ、加算される。
Ｃαγ＝Ｚαγ×Ｐｒｍ×Ｄｉｒ ・・・（１）

ステップＳ７とＳ８において、補正処理回路１１０は、入力表示データに補正値を加算することで補正後表示データを生成する。即ち補正処理回路１１０は、駆動期間Ｇｓγにおいて駆動される画素の入力表示データがグループＫＧαに属するとき、その入力表示データに補正値Ｃαγを加算する。ステップＳ９とＳ１０において、処理回路１３０は、駆動順情報に基づいて補正後表示データをマルチプレクス処理した後、その補正後表示データを駆動回路に出力する。

以上の本実施形態によれば、階調電圧ＧＶ１～ＧＶ２５６がグループＫＧ１～ＫＧ８にグループ分けされている。このとき、補正処理回路１１０は、入力表示データＤＩ１～ＤＩｎの各入力表示データがグループＫＧ１～ＫＧ８のいずれのグループに属するかの解析を行うことで、各グループに属する入力表示データの個数Ｎαβを求め、その個数Ｎαβに基づいて入力表示データＤＩ１～ＤＩｎに対する補正処理を行う。

このようにすれば、各グループに属する階調電圧を選択した駆動回路の個数、即ち各グループに属する階調電圧の出力線に接続されるアンプ回路の個数が求められ、その個数に応じて入力表示データが補正される。図１～図３で説明したように、階調電圧の出力線に接続されるアンプ回路の個数に応じてデータ電圧の誤差が異なるが、本実施形態によれば、その個数に応じてデータ側で補正することで結果的にデータ電圧の誤差を理想値に近づけることができる。また階調電圧をグループＫＧ１～ＫＧ８に分けたことで、補正処理の演算負荷を低減できる。即ち、補正において図８のような個数テーブル等を求める必要があるが、グループ分けすることでテーブルの要素数が低減され、演算負荷が低減される。

また本実施形態では、回路装置１００は、外部電源電圧ＰＷ１～ＰＷ９が入力される外部電源入力端子ＴＰ１～ＴＰ９を含む。階調電圧生成回路１５０は、第ｐ外部電源電圧ＰＷｐと第ｐ＋１外部電源電圧ＰＷｐ＋１の間を抵抗分圧することで、第ｐグループＫＧｐの階調電圧を生成する。

外部電源電圧に対応した階調電圧ＧＶ１、ＧＶ３３、・・・、ＧＶ２２５は、負荷が大きくても電圧変動が小さいと考えられる。一方、その間の階調電圧ＧＶ２～ＧＶ３２、ＧＶ３４～ＧＶ６４、・・・、ＧＶ２２６～ＧＶ２５６は、抵抗を介して外部電源に接続されるため負荷が大きいと電圧変動が生じる。本実施形態では、外部電源電圧の間を抵抗分圧した階調電圧をグループとすることで、その階調電圧の変動によるデータ電圧誤差を補正する。

また本実施形態では、補正処理回路１１０は、第ｐグループＫＧｐに属する入力表示データの階調値が、第ｐ外部電源電圧ＰＷｐ及び第ｐ＋１外部電源電圧ＰＷｐ＋１に対応する階調値を超えないように補正処理を行う。

グループＫＧ２の階調電圧ＧＶ３４～ＧＶ６４に対応する階調値３３～６３を例にとる。外部電源電圧ＰＷ２、ＰＷ３には階調値３２、６５が対応するが、補正処理回路１１０は、補正後の階調値が３２以上６５以下の範囲となるように補正処理する。例えば入力表示データの階調値が６０であるとき、補正処理回路１１０は当初の補正値として＋７を求めたとしても、入力表示データの階調値を６５に補正する。

例えば階調電圧ＧＶ６１が高くなる方に変動したとしても、外部電源電圧ＰＷ３に対応した階調電圧ＧＶ６５はほぼ固定されているので、階調電圧ＧＶ６５以下の範囲で補正すればよいと考えられる。本実施形態では、外部電源電圧に対応した階調値を超えないように入力表示データが補正されるので、外部電源電圧を超えた補正が行われないようになっている。またグループを超えた補正を行うと、グループの選択数が変わってしまい、その結果から再度個数テーブルを計算する必要があるが、本実施形態ではグループを超えた補正は行われない。

また本実施形態では、補正処理回路１１０は、グループＫＧ１～ＫＧ８のうち、前回の解析で求めた個数よりも今回の解析で求めた個数が規定値以上増加したグループに属する入力表示データに対して、補正処理を行う。

「今回」は演算対象となっている駆動期間であり、「前回」は「今回」の１つ前の駆動期間である。図８において、例えば増加数Ｚ２２を例にとると、「前回の解析で求めた個数」はＮ２６であり、「今回の解析で求めた個数」はＮ２７である。補正処理回路１１０は、Ｚ２２＝Ｎ２７－Ｎ２６≧Ｎｔｈｒのとき、補正値Ｃ２２を用いた補正処理を行う。Ｎｔｈｒは既定値である。例えば、補正処理回路１１０は、Ｚ２２＝Ｎ２７－Ｎ２６＜ＮｔｈｒのときＺ２２の値に関わらずＣ２２＝０とし、Ｚ２２＝Ｎ２７－Ｎ２６≧ＮｔｈｒのときＺ２２に基づいてＣ２２を求める。

増加数が少ないグループに属する階調電圧は負荷が小さいため電圧変動も小さく、そのデータ電圧への影響を無視してもよい。本実施形態によれば、増加数が既定値より小さいグループに属する階調値は補正されないので、階調電圧の変動が小さいグループに属する階調値については補正されない。

また本実施形態では、補正処理回路１１０は、グループＫＧ１及びグループＫＧ８に属する入力表示データ対して補正処理を行わず、グループＫＧ２～ＫＧ７の少なくとも１つのグループに属する入力表示データに対して補正処理を行う。

例えば、補正処理回路１１０はグループＫＧ２～ＫＧ７に属する入力表示データに対して補正処理を行ってもよい。或いは、補正処理回路１１０は、グループＫＧ１、ＫＧ２、ＫＧ７及びＫＧ８に属する入力表示データ対して補正処理を行わず、グループＫＧ３～ＫＧ６に属する入力表示データに対して補正処理を行ってもよい。補正処理回路１１０は、例えば、補正処理の対象でないグループについては個数テーブル、増加数テーブル及び補正値テーブルを生成しない。

回路装置１００が駆動する電気光学パネル２００が液晶表示パネルである場合、中間階調において液晶の電圧－透過率特性の傾きが大きいので、データ電圧の誤差が視覚的に見えやすくなる。本実施形態によれば、データ電圧の誤差が視覚的に見えにくいグループＫＧ１、ＫＧ８に属する入力表示データの補正処理を省略することで、補正処理の演算負荷を低減できる。

また本実施形態では、補正処理回路１１０は、前回の駆動において各グループに属する入力表示データの個数に対する、今回の駆動において各グループに属する入力表示データの個数の増加数Ｚαγを求め、その増加数Ｚαγに基づいて補正処理を行う。

図８において、例えば増加数Ｚ２２を例にとると、「前回の駆動においてグループに属する入力表示データの個数」はＮ２６であり、「今回の駆動においてグループに属する入力表示データの個数」はＮ２７である。補正処理回路１１０は、Ｎ２６に対するＮ２７の増加数Ｚ２２に基づいて補正処理を行う。

グループに属する入力表示データの個数が増加するほど、そのグループに属する階調電圧の出力線に対する負荷が大きくなるので、その階調電圧の電圧変動が大きくなる。本実施形態では、グループに属する入力表示データの個数の増加数に基づいて補正処理されるので、その増加数による電圧変動に応じた補正値を決定できる。

また本実施形態では、補正処理回路１１０は、各グループに対応した補正値Ｃαγを増加数Ｚαγに基づいて求め、各グループに属する入力表示データを補正値Ｃαγで補正する。

このようにすれば、グループに属する入力表示データが、そのグループの増加数から求められた補正値によって補正される。これにより、グループ単位での補正が実現され、上述のように補正処理の演算負荷が低減される。

また本実施形態では、駆動回路ＤＲｉは、１走査ラインにおいて８個の画素を順次に駆動するデマルチプレクス駆動を行う。補正処理回路１１０は、１走査ライン分の入力表示データＤＩｉとして８個の画素データが入力され、その８個の画素データとデマルチプレクス駆動の駆動順に基づいて増加数Ｚαγを求める。

「前回の駆動において各グループに属する入力表示データの個数に対する、今回の駆動において各グループに属する入力表示データの個数の増加数」は、デマルチプレクス駆動の駆動順によって決まる。このため本実施形態では、デマルチプレクス駆動の駆動順に基づいて増加数Ｚαγを求める。

また本実施形態では、補正処理回路１１０は、各走査ラインで駆動順を変更するローテーション処理により決定された駆動順に基づいて、増加数Ｚαγを求める。

デマルチプレクス駆動のローテーションを行う場合には、各走査ラインにおける駆動順はローテーション処理によって決まる。本実施形態では、ローテーション処理により決定された駆動順を用いて、各走査ラインにおける増加数Ｚαγが求められる。なお、ローテーションを行わない場合には駆動順は固定であってもよい。ローテーションを行うか否かに関わらず、ある走査ラインにおける増加数Ｚαγを求める際には、その走査ラインにおける駆動順が分かっていればよい。

２．第２詳細構成例
図９は、階調電圧生成回路１５０と駆動回路ＤＲ１～ＤＲｎの第２詳細構成例である。ここでは、ｋ＝８とし、ｍ＝１２９とし、表示データは１２ビットであるとする。なお、既に説明した構成要素には同一の符号を付し、その構成要素についての説明を適宜に省略する。

第２詳細構成例では、外部電源電圧ＰＷ１、ＰＷ２、・・・、ＰＷ８は、それぞれ階調電圧ＧＶ１、ＧＶ１７、・・・、ＧＶ１１３となる。抵抗ＲＶ１は、ＰＷ１＝ＧＶ１とＰＷ２＝ＧＶ１７の間を分圧することで階調電圧ＧＶ２～ＧＶ１６を出力する。階調電圧ＧＶ１～ＧＶ１６を第１グループＫＧ１とする。同様に、抵抗ＲＶ２、・・・、ＲＶ８は、階調電圧ＧＶ１８～ＧＶ３２、・・・、ＧＶ１１４～ＧＶ１２８を出力する。階調電圧ＧＶ１７～ＧＶ３２、・・・、ＧＶ１１３～ＧＶ１２８を、第２グループＫＧ２、・・・、第８グループＫＧ８とする。本構成例では２つの階調電圧の間を更にアンプ回路で刻むことから、外部電源電圧に対応した階調電圧もグループに含まれる。

駆動回路ＤＲ１～ＤＲｎについて説明する。本構成例では、補正後表示データＤＱｉ［１１：０］の上位ビットデータＤＱｉ［１１：５］がＤ／Ａ変換回路ＤＡＣｉに入力され、下位ビットデータＤＱｉ［４：０］がアンプ回路ＡＭｉに入力される。ｉは１以上ｎ以下の整数である。

Ｄ／Ａ変換回路ＤＡＣｉは、下位ビットデータＤＱｉ［１１：５］をＤ／Ａ変換し、２つの電圧ＶＡｉ、ＶＢｉを出力する。電圧ＶＡｉ、ＶＢｉは、階調電圧ＧＶ１～ＧＶ１２８のうち隣り合う２つの階調電圧である。またＶＡｉ＜ＶＢｉである。具体的には、ＤＱｉ［１１：５］＝０ｄのときＤ／Ａ変換回路ＤＡＣｉは階調電圧ＧＶ１、ＧＶ２を選択し、電圧ＶＡｉ、ＶＢｉとして出力する。同様に、ＤＱｉ［１１：５］＝１ｄ～１２７ｄのときＤ／Ａ変換回路ＤＡＣｉは階調電圧ＧＶ２～ＧＶ１２８、ＧＶ３～ＧＶ１２９を選択し、電圧ＶＡｉ、ＶＢｉとして出力する。

アンプ回路ＡＭｉは、電圧ＶＡｉ、ＶＢｉの間を下位ビットデータＤＱｉ［４：０］に基づいて刻むことで、下位ビットデータＤＱｉ［４：０］をＤ／Ａ変換し、データ電圧ＶＱｉを出力する。アンプ回路ＡＭｉの詳細は後述する。

図１０は、入力表示データＤＩｉ［１１：０］とグループＫＧ１～ＫＧ８の関係を説明する図である。

外部電源電圧ＰＷ１、ＰＷ２に対応する階調電圧ＧＶ１、ＧＶ１７は、入力表示データＤＩｉ［１１：０］＝０００ｈ、２００ｈに対応する。ｈは１６進数を示す。ＤＩｉ［１１：０］＝０００ｈ～１ＦＦｈのとき、Ｄ／Ａ変換回路ＤＡＣ１は、グループＫＧ１に属する階調電圧ＧＶ１～ＧＶ１６のいずれかを、電圧ＶＡ１として選択する。このような入力表示データＤＩｉ［１１：０］＝０００ｈ～１ＦＦｈを、グループＫＧ１に属する入力表示データとする。同様に、入力表示データＤＩｉ［１１：０］＝２００ｈ～３ＦＦｈ、・・・、Ｅ００ｈ～ＦＦＦｈを、グループＫＧ２、・・・、ＫＧ８に属する入力表示データとする。なお、ＤＩｉ［１１：０］＝０００ｈ、２００ｈ、・・・、Ｅ００ｈをグループＫＧ１、ＫＧ２、・・・、ＫＧ８から除いてもよい。

図１１は、アンプ回路ＡＭｉの詳細構成例である。アンプ回路ＡＭｉは、演算増幅器ＯＰとスイッチＳＷ０～ＳＷ４とを含む。スイッチＳＷ０～ＳＷ４は、トランジスターで構成されたアナログスイッチである。

演算増幅器ＯＰの入力端子Ｉ０～Ｉ５は正極入力端子に相当する。スイッチＳＷ０は、ＤＱｉ［０］＝０のとき入力端子Ｉ０と電圧ＶＡｉのノードとを接続し、ＤＱｉ［０］＝１のとき入力端子Ｉ０と電圧ＶＢｉのノードとを接続する。同様に、スイッチＳＷ１～ＳＷ４は、ＤＱｉ［１］～ＤＱｉ［４］＝０のとき入力端子Ｉ１～Ｉ４と電圧ＶＡｉのノードとを接続し、ＤＱｉ［１］～ＤＱｉ［４］＝１のとき入力端子Ｉ１～Ｉ４と電圧ＶＢｉのノードとを接続する。入力端子Ｉ５は電圧ＶＡｉのノードに接続される。

演算増幅器ＯＰは差動対を有し、その差動対の正側では、サイズが２^０、２^１、２^２、２^３、２^４、２^０で重み付けされたトランジスターが並列接続されている。サイズはトランジスターのチャネル幅であり、例えばユニットトランジスターの個数によってサイズが重み付けされている。入力端子Ｉ０、Ｉ１、Ｉ２、Ｉ３、Ｉ４は、２^０、２^１、２^２、２^３、２^４で重み付けされたトランジスターのゲートに接続される。また入力端子Ｉ５は、２^０で重み付けされたトランジスターのゲートに接続される。演算増幅器ＯＰの負極入力端子と出力端子が接続され、ボルテージフォロア回路が構成されている。ＤＱ１［４：０］＝００ｈのとき入力端子Ｉ０～Ｉ５に電圧ＶＡｉが入力されるので、ボルテージフォロア回路が出力するデータ電圧はＶＱｉ＝ＶＡｉとなる。ＤＱ１［４：０］＝０１ｈのとき入力端子Ｉ０に電圧ＶＢｉが入力され、入力端子Ｉ１～Ｉ５に電圧ＶＡｉが入力されるので、ＶＱｉ＝ＶＡｉ＋（１／３２）×（ＶＢｉ－ＶＡｉ）となる。以下、ＤＱ１［４：０］が１ずつ増えるに従って、ＶＱｉは（１／３２）×（ＶＢｉ－ＶＡｉ）ずつ刻まれていき、ＤＱ１［４：０］＝１ＦｈのときＶＱｉ＝ＶＡｉ＋（３１／３２）×（ＶＢｉ－ＶＡｉ）となる。

図１２は、階調電圧の変動が生じやすい画像の一例として、市松パターンの中にウィンドウが設けられた画像を示す。以下、この画像例を用いて第２詳細構成例の動作を説明する。

図１２ではｎ＝２４４とし、デマルチプレクス数を８とする。マトリックス状に配置された矩形の各々は画素を示している。ここではローテーションを考慮しない駆動順を示している。即ち図１２では、アンプ回路ＡＭ１～ＡＭ２４４は、駆動期間Ｇｓ１～Ｇｓ８において、水平走査方向に順に並ぶ８画素を順に駆動する。黒い画素の階調値を０００ｈとし、それよりも薄くハッチングされた画素の階調値をＢ００ｈとする。図１０で説明したように、階調値０００ｈはグループＫＧ１に属し、階調値Ｂ００ｈはグループＫＧ６に属する。

なお図１２ではアンプ回路ＡＭ１、ＡＭ４２、ＡＭ４３、ＡＭ２０２、ＡＭ２０３、ＡＭ２４４が駆動する領域のみ図示している。省略部分においては同様のパターンが繰り返されている。即ち、アンプ回路ＡＭ２～ＡＭ４１が駆動する領域は、アンプ回路ＡＭ１、ＡＭ４２が駆動する領域と同じ画像パターンである。アンプ回路ＡＭ４４～ＡＭ２０１が駆動する領域は、アンプ回路ＡＭ４３、ＡＭ２０２が駆動する領域と同じ画像パターンである。アンプ回路ＡＭ２０４～ＡＭ２４３が駆動する領域は、アンプ回路ＡＭ２０３、ＡＭ２４４が駆動する領域と同じ画像パターンである。

図１３は、図１２において走査ラインＧＬ１に接続された画素を駆動する際の個数テーブル及び増加数テーブルである。ＰＸ１～ＰＸ８は１水平走査期間において各駆動回路が駆動する画素であり、その順に水平走査方向に並んでいるとする。ここではローテーションが行われず、駆動期間Ｇｓ１～Ｇｓ８において画素ＰＸ１～ＰＸ８が順に駆動されるとする。

図１３の上段に個数テーブルを示す。走査ラインＧＬ１では、階調値Ｂ００ｈの画素と階調値０００ｈの画素が交互に並んでいるので、駆動期間Ｇｓ１、Ｇｓ３、Ｇｓ５、Ｇｓ７ではグループＫＧ６の個数が２４４となり、駆動期間Ｇｓ２、Ｇｓ４、Ｇｓ６、Ｇｓ８ではグループＫＧ１の個数が２４４となる。プリチャージ電圧に対応した階調値を７００ｈとする。７００ｈはＫＧ４に属する。

図１３の下段に増加数テーブルを示す。駆動期間Ｇｓ１からＧｓ２でグループＫＧ１の個数が０から２４４に増加しているので、駆動期間Ｇｓ２におけるグループＫＧ１の増加数は２４４となる。一方、駆動期間Ｇｓ１からＧｓ２でグループＫＧ６の個数が２４４から０に減少しているので、駆動期間Ｇｓ２におけるグループＫＧ６の増加数は０となる。駆動期間Ｇｓ２ではグループＫＧ１の増加数が２４４であり、補正処理回路１１０は、階調値０００ｈに対する補正後の階調値を下式（２）により求める。１／３２は上式（１）の係数Ｐｒｍであり、＋１は上式（１）の向きＤｉｒである。
補正後の階調値＝０００ｈ＋（２４４×（１／３２）×（－１））＝－００８ｈ ・・・（２）

補正処理回路１１０は、補正後の階調値が０００ｈをアンダーフローした場合、又はＦＦＦｈをオーバーフローした場合には、補正後の階調値を０００ｈ又はＦＦＦｈにクリップする。即ち、補正処理回路１１０は、上式（２）の補正後の階調値－００８ｈを０００ｈにクリップする。

図１３において、駆動期間Ｇｓ２からＧｓ３でグループＫＧ１の個数が２４４から０に減少しているので、駆動期間Ｇｓ３におけるグループＫＧ１の増加数は０となる。駆動期間Ｇｓ２からＧｓ３でグループＫＧ６の個数が０から２４４に増加しているので、駆動期間Ｇｓ２におけるグループＫＧ６の増加数は２４４となる。駆動期間Ｇｓ３ではグループＫＧ６の増加数が２４４であり、補正処理回路１１０は、補正後の階調値を下式（３）により求める。１／３２は上式（１）の係数Ｐｒｍであり、＋１は上式（１）の向きＤｉｒである。
補正後の階調値＝Ｂ００ｈ＋（２４４×（１／３２）×（＋１））＝Ｂ０８ｈ ・・・（３）

但し、補正処理回路１１０は、補正量を－３１ｄ～＋３１ｄの範囲内とする。即ち、補正処理回路１１０は、補正値のビット数を、下位ビットデータＤＱｉ［４：０］と同じビット数に制限する。また、補正処理回路１１０は、上位ビットデータＤＱ１［１１：５］を変化させない範囲、つまり下位ビットデータＤＱｉ［４：０］のみ変化させる範囲に補正量を制限する。例えば、上式（３）では下位ビットデータＤＱｉ［４：０］＝００ｈである。このとき、補正処理回路１１０は、補正前後で上位ビットデータＤＱ１［１１：５］が変化しないように補正するので、補正量は００ｈ～＋１Ｆｈの範囲に制限される。補正量が００ｈより小さいときは下限の００ｈに制限され、補正量が＋１Ｆより大きいときは上限の＋１Ｆｈに制限される。上式（３）では補正量が＋０８ｈであり、００ｈ～＋１Ｆｈの範囲内なので、補正処理回路１１０は補正量＋０８ｈをそのまま採用し、補正後の階調値をＢ０８ｈとする。もう一例として、下位ビットデータＤＱｉ［４：０］＝０８ｈのとき、補正処理回路１１０は、補正前後で上位ビットデータＤＱ１［１１：５］が変化しないように補正するので、補正量は－８ｈ～＋１７ｈの範囲に制限される。補正量が－８ｈより小さいときは下限の－８ｈに制限され、補正量が＋１７ｈより大きいときは上限の＋１７ｄに制限される。

図１４は、図１２において走査ラインＧＬ３の画素を駆動する際の個数テーブル及び増加数テーブルである。図１３と同様にローテーションは行われない。

図１４の上段に個数テーブルを示す。走査ラインＧＬ３はウィンドウを通るので、市松のみの走査ラインＧＬ１とは個数テーブルが異なる。ウィンドウ部分は階調値０００ｈでアンプ回路１６０個に相当し、０００ｈとＢ００ｈの市松はアンプ回路８４個に相当する。このため、駆動期間Ｇｓ１、Ｇｓ３、Ｇｓ５、Ｇｓ７ではグループＫＧ６の個数が８４となり、グループＫＧ１の個数が１６０となる。駆動期間Ｇｓ２、Ｇｓ４、Ｇｓ６、Ｇｓ８ではグループＫＧ１の個数が２４４となる。

増加数テーブルは図１３と同様な計算によって求められるが、ウィンドウ部分は増加数に寄与しないので図１３に比べて増加数が小さくなる。例えば、駆動期間Ｇｓ３では、階調値Ｂ００ｈが属するグループＫＧ６の増加数が８４である。補正処理回路１１０は、階調値Ｂ００ｈに対する補正後の階調値を下式（４）により求める。増加数が図１３における２４４よりも小さいので、補正量も少なくなる。
補正後の階調値＝Ｂ００ｈ＋（８４×（１／３２）×（＋１））＝Ｂ０２ｈ ・・・（４）

図１５は、ローテーションが行われる場合の個数テーブル及び増加数テーブルである。ここでは、駆動期間Ｇｓ１～Ｇｓ８において画素ＰＸ６、ＰＸ７、ＰＸ８、ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４、ＰＸ５の順に駆動される例を示す。この駆動順に従って、図１４の個数テーブルが並び替えられている。増加数テーブルの計算規則及び補正値の計算手法は図１３、図１４と同様である。

図１６は、データ電圧ＶＱｉの波形例である。補正前ＶＱｉは、本実施形態の補正処理を適用しない場合のデータ電圧ＶＱｉの波形であり、補正後ＶＱｉは本実施形態の補正処理を適用した場合のデータ電圧ＶＱｉの波形である。Ｖ_000hは、表示データの階調値が０００ｈであるときの理想的なデータ電圧であり、Ｖ_B00hは、表示データの階調値がＢ００ｈであるときの理想的なデータ電圧である。補正前ＶＱｉでは、各駆動期間の終了時点において理想的なデータ電圧に対して誤差があるが、補正後ＶＱｉでは、各駆動期間の終了時点において理想的なデータ電圧に対して誤差が小さくなっている。

以上の第２詳細構成例によれば、駆動回路ＤＲｉは、Ｄ／Ａ変換回路ＤＡＣｉとアンプ回路ＡＭｉとを含む。Ｄ／Ａ変換回路ＤＡＣｉは、補正後表示データの上位ビットデータＤＱｉ［１１：５］をＤ／Ａ変換することで、階調電圧ＧＶ１～ＧＶ１２９のうち隣り合う２つの階調電圧を出力する。アンプ回路ＡＭｉは、その２つの階調電圧の間を補正後表示データの下位ビットデータＤＱｉ［４：０］で刻むことで、補正後表示データの下位ビットデータＤＱｉ［４：０］をＤ／Ａ変換する。補正処理回路１１０は、入力表示データＤＩｉ［１１：０］に対する補正値を下位ビットデータＤＱｉ［４：０］と同じビット数に制限する。

本構成例では、補正値は５ビットに制限されるので、上述のように－３１ｄ～＋３１ｄに制限されることになる。このようにすれば、上位ビットデータＤＱ１［１１：５］は最大で±１ｄの変動となるので、その階調値が属するグループが変化しない。グループを超えた補正は行われないことで、グループの選択数が変わらないので個数テーブルを再度計算する必要がなく、計算コストが削減される。

３．電気光学装置及び電子機器
図１７は、回路装置１００を含む電気光学装置３５０の構成例である。電気光学装置３５０は、回路装置１００と電気光学パネル２００とを含む。

回路装置１００は例えばフレキシブル基板に実装され、そのフレキシブル基板が電気光学パネル２００に接続され、フレキシブル基板に形成された配線によって回路装置１００のデータ信号出力端子と電気光学パネル２００のデータ信号入力端子とが接続される。或いは、回路装置１００はリジッド基板に実装され、リジッド基板と電気光学パネル２００とがフレキシブル基板により接続され、リジッド基板及びフレキシブル基板に形成された配線によって回路装置１００のデータ電圧出力端子と電気光学パネル２００のデータ電圧入力端子とが接続されてもよい。

図１８は、回路装置１００を含む電子機器３００の構成例である。電子機器３００は、処理装置３１０、回路装置１００、電気光学パネル２００、記憶装置３３０、データインターフェース３４０、ユーザーインターフェース３６０を含む。電子機器３００の具体例としては、例えばプロジェクターやヘッドマウントディスプレイ、携帯情報端末、車載装置、携帯型ゲーム端末、情報処理装置等の、表示装置を搭載する種々の電子機器を想定できる。車載装置は、例えばメーターパネル、カーナビゲーションシステム等である。

ユーザーインターフェース３６０は、ユーザーからの種々の操作を受け付ける。ユーザーインターフェース３６０は、例えば、ボタンやマウスやキーボード、電気光学パネル２００に装着されたタッチパネル等である。データインターフェース３４０は、画像データや制御データの入出力を行う。データインターフェース３４０は、例えば無線ＬＡＮや近距離無線通信等の無線通信インターフェース、或いは有線ＬＡＮやＵＳＢ等の有線通信インターフェースである。記憶装置３３０は、例えばデータインターフェース３４０から入力されたデータを記憶したり、或いは、処理装置３１０のワーキングメモリーとして機能したりする。記憶装置３３０は、例えばＲＡＭやＲＯＭ等のメモリー、或いはＨＤＤ等の磁気記憶装置、或いはＣＤドライブ、ＤＶＤドライブ等の光学記憶装置等である。処理装置３１０は、電子機器３００の制御処理や、種々の信号処理等を行う。処理装置３１０は、例えばＣＰＵやＭＰＵ等のプロセッサー、或いはＡＳＩＣ等である。或いは、処理装置３１０は、表示コントローラーであってもよいし、プロセッサーと表示コントローラーの両方により構成されていてもよい。処理装置３１０は、データインターフェース３４０から入力された或いは記憶装置３３０に記憶された画像データを処理して回路装置１００に転送する。回路装置１００は、表示コントローラー３２０から転送された画像データに基づいて電気光学パネル２００に画像を表示させる。

例えば電子機器３００がプロジェクターである場合、電子機器３００は更に光源と光学系とを含む。光学系は、例えばレンズ、プリズム、ミラー等である。電気光学パネル２００が透過型である場合、光学装置が光源からの光を電気光学パネル２００に入射させ、電気光学パネル２００を透過した光をスクリーンに投影させる。電気光学パネル２００が反射型である場合、光学装置が光源からの光を電気光学パネル２００に入射させ、電気光学パネル２００から反射された光をスクリーンに投影させる。

以上に説明した本実施形態の回路装置は、階調電圧生成回路と補正処理回路と第１～第ｎ駆動回路とを含む。階調電圧生成回路は、第１～第ｍ階調電圧を生成する。ｍは３以上の整数である。補正処理回路は、第１～第ｎ入力表示データの第ｉ入力表示データに対して補正処理を行うことで、第１～第ｎ補正後表示データの第ｉ補正後表示データを出力する。ｎは３以上の整数である。ｉは１以上ｎ以下の整数である。第１～第ｎ駆動回路の第ｉ駆動回路は、第１～第ｍ階調電圧に基づいて、第ｉ補正後表示データに対応した階調電圧を出力することで、電気光学パネルの駆動を行う。第１～第ｍ階調電圧が第１～第ｋグループにグループ分けされている。ｋは２以上ｍ未満の整数である。このとき、補正処理回路は、第１～第ｎ入力表示データの各入力表示データが第１～第ｋグループのいずれのグループに属するかの解析を行うことで、第１～第ｋグループの各グループに属する入力表示データの個数を求め、求めた個数に基づいて補正処理を行う。

このようにすれば、各グループに属する階調電圧を選択した駆動回路の個数が求められ、その個数に応じて入力表示データが補正される。階調電圧の出力線に接続されるアンプ回路の個数に応じてデータ電圧の誤差が異なるが、本実施形態によれば、その個数に応じてデータ側で補正することで結果的にデータ電圧の誤差を理想値に近づけることができる。

また本実施形態では、回路装置は、第１～第ｋ＋１外部電源電圧が入力される第１～第ｋ＋１外部電源入力端子を含んでもよい。階調電圧生成回路は、第１～第ｋ＋１外部電源電圧の第ｐ外部電源電圧と第ｐ＋１外部電源電圧の間を抵抗分圧することで、第１～第ｋグループの第ｐグループに属する階調電圧を生成してもよい。ｐは１以上ｋ以下の整数である。

外部電源電圧に対応した階調電圧は、負荷が大きくても電圧変動が小さいと考えられる。一方、その間の階調電圧は、抵抗を介して外部電源に接続されるため負荷が大きいと電圧変動が生じる。本実施形態では、外部電源電圧の間を抵抗分圧した階調電圧をグループとすることで、そのグループ単位でデータ電圧変動を補正できる。

また本実施形態では、補正処理回路は、第ｐグループに属する入力表示データの階調値が、第ｐ外部電源電圧及び第ｐ＋１外部電源電圧に対応する階調値を超えないように補正処理を行ってもよい。

外部電源電圧に対応した階調電圧はほぼ変動しないので、外部電源電圧に対応した階調電圧を超えない範囲で補正すればよいと考えられる。本実施形態では、外部電源電圧に対応した階調値を超えないように入力表示データが補正されるので、外部電源電圧を超えた補正が行われないようになっている。

また本実施形態では、補正処理回路は、第１～第ｋグループのうち、前回の解析で求めた個数よりも今回の解析で求めた個数が規定値以上増加したグループに属する入力表示データに対して、補正処理を行ってもよい。

増加数が少ないグループに属する階調電圧は負荷が小さいため電圧変動も小さく、そのデータ電圧への影響を無視してもよい。本実施形態によれば、増加数が既定値より小さいグループに属する階調値は補正されないので、階調電圧の変動が小さいグループに属する階調値については補正されない。

また本実施形態では、補正処理回路は、第１～第ｋグループの第１グループ及び第ｋグループに属する入力表示データ対して補正処理を行わず、第１～第ｋグループの第２～第ｋ－１グループのうち少なくとも１つのグループに属する入力表示データに対して補正処理を行ってもよい。

回路装置が駆動する電気光学パネルが液晶表示パネルである場合、中間階調において液晶の電圧－透過率特性の傾きが大きいので、データ電圧の誤差が視覚的に見えやすくなる。本実施形態によれば、データ電圧の誤差が視覚的に見えにくい第１グループと第ｋグループに属する入力表示データの補正処理が省略される。これにより、補正処理の演算負荷を低減できる。

また本実施形態では、第ｉ駆動回路は、Ｄ／Ａ変換回路とアンプ回路とを含んでもよい。Ｄ／Ａ変換回路は、第ｉ補正後表示データの上位ビットデータをＤ／Ａ変換することで、第１～第ｍ階調電圧のうち隣り合う２つの階調電圧を出力してもよい。アンプ回路は、２つの階調電圧の間を第ｉ補正後表示データの下位ビットデータで刻むことで、下位ビットデータをＤ／Ａ変換してもよい。補正処理回路は、第ｉ入力表示データに対する補正値を下位ビットデータと同じビット数に制限してもよい。

このようにすれば、下位ビットデータと同じビット数に補正値が制限されるので、補正前後における上位ビットデータの変動は、最大で±１ｄとなる。これにより、補正前後において階調値が属するグループが変化しない。グループを超えた補正は行われないことで、グループの選択数が変わらないので個数テーブルを再度計算する必要がなく、計算コストが削減される。

また本実施形態では、補正処理回路は、前回の駆動において各グループに属する入力表示データの個数に対する、今回の駆動において各グループに属する入力表示データの個数の増加数を求め、増加数に基づいて補正処理を行ってもよい。

グループに属する入力表示データの個数が増加するほど、そのグループに属する階調電圧の出力線に対する負荷が大きくなるので、その階調電圧の電圧変動が大きくなる。本実施形態では、グループに属する入力表示データの個数の増加数に基づいて補正処理されるので、その増加数による電圧変動に応じた補正値を決定できる。

また本実施形態では、補正処理回路は、各グループに対応した補正値を増加数に基づいて求め、各グループに属する入力表示データを補正値で補正してもよい。

このようにすれば、グループに属する入力表示データが、そのグループの増加数から求められた補正値によって補正される。これにより、グループ単位での補正が実現され、上述のように補正処理の演算負荷が低減される。

また本実施形態では、第ｉ駆動回路は、１走査ラインにおいてｍ個の画素を順次に駆動するデマルチプレクス駆動を行ってもよい。補正処理回路は、１走査ライン分の第ｉ入力表示データとしてｍ個の画素データが入力され、ｍ個の画素データとデマルチプレクス駆動の駆動順に基づいて増加数を求めてもよい。

前回の駆動において各グループに属する入力表示データの個数に対する、今回の駆動において各グループに属する入力表示データの個数の増加数は、デマルチプレクス駆動の駆動順によって決まる。このため本実施形態では、デマルチプレクス駆動の駆動順に基づいて増加数を求める。

また本実施形態では、補正処理回路は、各走査ラインで駆動順を変更するローテーション処理により決定された駆動順に基づいて、増加数を求めてもよい。

デマルチプレクス駆動のローテーションを行う場合には、各走査ラインにおける駆動順はローテーション処理によって決まる。本実施形態では、ローテーション処理により決定された駆動順を用いて、各走査ラインにおける増加数が求められる。

また本実施形態の電気光学装置は、上記のいずれかに記載の回路装置と、電気光学パネルと、を含む。
また本実施形態の電子機器は、上記のいずれかに記載の回路装置を含む。

なお、上記のように本実施形態について詳細に説明したが、本開示の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本開示の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本開示の範囲に含まれる。また回路装置、電気光学パネル、電気光学装置及び電子機器の構成及び動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１００…回路装置、１１０…補正処理回路、１２０…制御回路、１３０…処理回路、１４０…インターフェース回路、１５０，１５１…階調電圧生成回路、１６０…選択信号出力回路、２００…電気光学パネル、２１０…スイッチ回路、３００…電子機器、３１０…処理装置、３２０…表示コントローラー、３３０…記憶装置、３４０…データインターフェース、３５０…電気光学装置、３６０…ユーザーインターフェース、ＡＭ１～ＡＭｎ…アンプ回路、ＤＡＣ１～ＤＡＣｎ…Ｄ／Ａ変換回路、ＤＩ１～ＤＩｎ…入力表示データ、ＤＱ１～ＤＱｎ…補正後表示データ、ＤＲ１～ＤＲｎ…駆動回路、ＧＶ１～ＧＶｍ…階調電圧、ＫＧ１～ＫＧ８…グループ、ＰＷ１～ＰＷ９…外部電源電圧、ＰＸ…画素、ＴＰ１～ＴＰ９…外部電源入力端子、ＶＱ１～ＶＱｎ…データ電圧

Claims (10)

1. 第１～第ｍ階調電圧（ｍは３以上の整数）を生成する階調電圧生成回路と、
   第１～第ｎ入力表示データ（ｎは３以上の整数）の第ｉ入力表示データ（ｉは１以上ｎ
   以下の整数）に対して補正処理を行うことで、第１～第ｎ補正後表示データの第ｉ補正後
   表示データを出力する補正処理回路と、
   第ｉ駆動回路が、前記第１～第ｍ階調電圧に基づいて、前記第ｉ補正後表示データに対
   応した階調電圧を出力することで、電気光学パネルの駆動を行う第１～第ｎ駆動回路と、
   を含み、
   前記第１～第ｍ階調電圧が第１～第ｋグループ（ｋは２以上ｍ未満の整数）にグループ
   分けされているとき、
   前記補正処理回路は、
   前記第１～第ｎ入力表示データの各入力表示データが前記第１～第ｋグループのいずれ
   のグループに属するかの解析を行うことで、前記第１～第ｋグループの各グループに属す
   る入力表示データの個数を求め、求めた前記個数に基づいて前記補正処理を行い、
   前記補正処理回路は、
   前回の前記駆動において前記各グループに属する入力表示データの個数に対する、今回
   の前記駆動において前記各グループに属する入力表示データの個数の増加数を求め、前記
   増加数に基づいて前記補正処理を行い、
   前記補正処理回路は、
   前記各グループに対応した補正値を前記増加数に基づいて求め、前記各グループに属す
   る入力表示データを前記補正値で補正することを特徴とする回路装置。
2. 請求項１に記載の回路装置において、
   第１～第ｋ＋１外部電源電圧が入力される第１～第ｋ＋１外部電源入力端子を含み、
   前記階調電圧生成回路は、
   前記第１～第ｋ＋１外部電源電圧の第ｐ外部電源電圧と第ｐ＋１外部電源電圧（ｐは１
   以上ｋ以下の整数）の間を抵抗分圧することで、前記第１～第ｋグループの第ｐグループ
   に属する階調電圧を生成することを特徴とする回路装置。
3. 請求項２に記載の回路装置において、
   前記補正処理回路は、
   前記第ｐグループに属する入力表示データの階調値が、前記第ｐ外部電源電圧及び前記
   第ｐ＋１外部電源電圧に対応する階調値を超えないように前記補正処理を行うことを特徴
   とする回路装置。
4. 請求項１乃至３のいずれか一項に記載の回路装置において、
   前記補正処理回路は、
   前記第１～第ｋグループのうち、前回の前記解析で求めた前記個数よりも今回の前記解
   析で求めた前記個数が規定値以上増加したグループに属する入力表示データに対して、前
   記補正処理を行うことを特徴とする回路装置。
5. 請求項１乃至４のいずれか一項に記載の回路装置において、
   前記補正処理回路は、
   前記第１～第ｋグループの第１グループ及び第ｋグループに属する入力表示データに対
   して前記補正処理を行わず、前記第１～第ｋグループの第２～第ｋ－１グループのうち少
   なくとも１つのグループに属する入力表示データに対して前記補正処理を行うことを特徴
   とする回路装置。
6. 請求項１乃至５のいずれか一項に記載の回路装置において、
   前記第ｉ駆動回路は、
   前記第ｉ補正後表示データの上位ビットデータをＤ／Ａ変換することで、前記第１～第
   ｍ階調電圧のうち隣り合う２つの階調電圧を出力するＤ／Ａ変換回路と、
   前記２つの階調電圧の間を前記第ｉ補正後表示データの下位ビットデータで刻むことで
   、前記下位ビットデータをＤ／Ａ変換するアンプ回路と、
   を含み、
   前記補正処理回路は、
   前記第ｉ入力表示データに対する補正値を前記下位ビットデータと同じビット数に制限
   することを特徴とする回路装置。
7. 請求項１乃至６のいずれか一項に記載の回路装置において、
   前記第ｉ駆動回路は、
   １走査ラインにおいてｍ個の画素を順次に駆動するデマルチプレクス駆動を行い、
   前記補正処理回路は、
   前記１走査ライン分の前記第ｉ入力表示データとしてｍ個の画素データが入力され、前
   記ｍ個の画素データと前記デマルチプレクス駆動の駆動順に基づいて前記増加数を求める
   ことを特徴とする回路装置。
8. 請求項７に記載の回路装置において、
   前記補正処理回路は、
   各走査ラインで前記駆動順を変更するローテーション処理により決定された前記駆動順
   に基づいて、前記増加数を求めることを特徴とする回路装置。
9. 前記請求項１乃至８のいずれか一項に記載の回路装置と、
   前記電気光学パネルと、
   を含むことを特徴とする電気光学装置。
10. 前記請求項１乃至８のいずれか一項に記載の回路装置を含むことを特徴とする電子機器
    。

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