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JP7527256B2 - 半導体装置及び半導体装置の制御方法 - Google Patents

半導体装置及び半導体装置の制御方法 Download PDF

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Description

本開示は、半導体装置及び半導体装置の制御方法に関する。
汎用インバータ及びＡＣサーボモータ等の分野では、三相モータの可変速制御を行なうパワーモジュール等に、ＩＧＢＴ（Insulated Gate Bipolar Transistor）及びダイオードが、省エネの観点から使用されている。インバータ損失を減らすために、スイッチング損失及びオン電圧が低いＩＧＢＴ及びダイオードが求められている。
なお、ＩＧＢＴ及びダイオードを１チップに集積化したデバイスとして逆導通型ＩＧＢＴ（ＲＣ－ＩＧＢＴ）が提案されている。また、例えば特許文献１には、スプリットゲート構造が有する上側電極及び下側電極に別々の制御信号を入力する技術が提案されている。
特許第５７６８３９５号公報
しかしながら従来技術では、ダイオードのリカバリータイミングやキャリアライフタイムに基づいて、上側電極及び下側電極に対応する第１ゲート電極及び第２ゲート電極に電圧を印加するため、電圧印加の制御が複雑であるという問題があった。
そこで、本開示は、上記のような問題点に鑑みてなされたものであり、半導体装置における電圧印加の制御を容易化可能な技術を提供することを目的とする。
本開示に係る半導体装置は、第１主面と、前記第１主面と逆側の第２主面とを有する半導体基板を備え、前記半導体基板は、前記第１主面と前記第２主面との間に設けられた第１導電型のドリフト層と、前記ドリフト層の前記第１主面側に設けられた第１導電型のキャリア蓄積層と、前記キャリア蓄積層の前記第１主面側に設けられた第２導電型のベース層と、前記ベース層の前記第１主面側に選択的に設けられた第１導電型のエミッタ層と、前記ドリフト層の前記第２主面側に設けられた第１導電型のバッファ層と、前記バッファ層の前記第２主面側に設けられた第２導電型のコレクタ層及び第１導電型のカソード層とを含み、前記第１主面側から、前記エミッタ層、前記ベース層及び前記キャリア蓄積層を貫通して前記ドリフト層に達するトレンチの内壁に設けられたゲート絶縁膜と、前記第１主面側の前記内壁に前記ゲート絶縁膜を介して設けられ、前記ベース層の前記第１主面側の端部よりも前記第２主面に近い端部を有する第１ゲート電極と、前記第１ゲート電極と絶縁され、前記第２主面側の前記内壁に前記ゲート絶縁膜を介して設けられ、前記ベース層の前記第２主面側の端部よりも前記第１主面に近い端部を有する第２ゲート電極と、前記第１主面に設けられたエミッタ電極と、前記第２主面に設けられたコレクタ電極と、前記第１ゲート電極及び前記第２ゲート電極のうちの一方のゲート電極に正のゲート電圧を印加し、かつ、前記コレクタ電極から前記エミッタ電極に電流が流れる場合には、前記第１ゲート電極及び前記第２ゲート電極のうちの他方のゲート電極に正のゲート電圧を印加するが、前記一方のゲート電極に正のゲート電圧を印加し、かつ、前記エミッタ電極から前記コレクタ電極に電流が流れる場合には、前記他方のゲート電極に基準電圧以下の電圧を印加する制御部とをさらに備える。
本開示によれば、一方のゲート電極に正のゲート電圧を印加し、かつ、コレクタ電極からエミッタ電極に電流が流れる場合には、他方のゲート電極に正のゲート電圧を印加する。また、一方のゲート電極に正のゲート電圧を印加し、かつ、エミッタ電極からコレクタ電極に電流が流れる場合には、他方のゲート電極に基準電圧以下の電圧を印加する。このような構成によれば、半導体装置における電圧印加の制御を容易化することができる。
実施の形態１に係る半導体装置の構成を示す断面図である。 実施の形態１に係る半導体素子の接続例を示す回路図である。 実施の形態１に係る半導体装置の動作を示すタイミングチャートである。 実施の形態２に係る半導体装置の動作を示すタイミングチャートである。 実施の形態２に係る半導体装置の動作を示すタイミングチャートである。 実施の形態３に係る半導体装置の構成を示す断面図である。 実施の形態３に係る半導体装置の構成を示す断面図である。 実施の形態４に係る半導体装置の構成を示す平面図である。 実施の形態４に係る半導体装置の構成を示す平面図である。 実施の形態５に係る半導体装置の構成を示す平面図である。 実施の形態５に係る半導体装置の構成を示す平面図である。 実施の形態６に係る半導体装置の構成を示す平面図である。 実施の形態６に係る半導体装置の構成を示す平面図である。 実施の形態７に係る半導体装置の構成を示す平面図である。 実施の形態７に係る半導体装置の構成を示す平面図である。 実施の形態８に係る半導体装置の構成を示す断面図である。 実施の形態９に係る半導体装置の構成を示す断面図である。 実施の形態９に係る半導体装置の構成を示す断面図である。 実施の形態１０に係る半導体装置の構成を示す断面図である。 実施の形態１１に係る半導体装置の構成を示す断面図である。 実施の形態１２に係る半導体装置の構成を示す断面図である。 実施の形態１３に係る半導体装置の構成を示す断面図である。 実施の形態１４に係る半導体装置の構成を示す断面図である。 実施の形態１５に係る半導体装置の構成を示す断面図である。
以下、添付される図面を参照しながら実施の形態について説明する。以下の各実施の形態で説明される特徴は例示であり、すべての特徴は必ずしも必須ではない。また、以下に示される説明では、複数の実施の形態において同様の構成要素には同じまたは類似する符号を付し、異なる構成要素について主に説明する。また、以下に記載される説明において、「上」、「下」、「左」、「右」、「表」または「裏」などの特定の位置及び方向は、実際の実施時の位置及び方向とは必ず一致しなくてもよい。また、ある部分が別部分よりも濃度が高いことは、例えば、ある部分の濃度の平均が、別部分の濃度の平均よりも高いことを意味するものとする。逆に、ある部分が別部分よりも濃度が低いことは、例えば、ある部分の濃度の平均が、別部分の濃度の平均よりも低いことを意味するものとする。また、以下では第１導電型がｎ型であり、第２導電型がｐ型であるとして説明するが、第１導電型がｐ型であり、第２導電型がｎ型であってもよい。
＜実施の形態１＞
図１は、本実施の形態１に係る半導体装置が備える半導体素子の構成を示す断面図である。以下では、半導体素子がＲＣ－ＩＧＢＴである場合を例にして説明する。
図１の半導体素子は、半導体基板５０を備える。半導体基板５０は、第１主面５０ａと、第１主面５０ａと逆側の第２主面５０ｂとを有する。半導体基板５０は、第１導電型のドリフト層１と、第１導電型のキャリア蓄積層２と、第２導電型のベース層１５と、第１導電型のエミッタ層１３と、第２導電型のコンタクト層１４と、第１導電型のバッファ層３と、第２導電型のコレクタ層１６と、第１導電型のカソード層２６とを含む。
ドリフト層１は、第１主面５０ａ及び第２主面５０ｂとの間に設けられている。キャリア蓄積層２は、ドリフト層１の第１主面５０ａ側に設けられている。例えば、キャリア蓄積層２の第１導電型の不純物濃度は、ドリフト層１の第１導電型の不純物濃度よりも高い。
ベース層１５は、キャリア蓄積層２の第１主面５０ａ側に設けられている。エミッタ層１３は、ベース層１５の第１主面５０ａ側に選択的に設けられている。コンタクト層１４は、ベース層１５の第１主面５０ａ側に選択的に設けられ、エミッタ層１３と隣接している。例えば、コンタクト層１４の第２導電型の不純物濃度は、ベース層１５の第２導電型の不純物濃度よりも高い。なお、図１のコンタクト層１４の部分はベース層１５であってもよい。
バッファ層３は、ドリフト層１の第２主面５０ｂ側に設けられている。例えば、バッファ層３の第１導電型の不純物濃度は、ドリフト層１の第１導電型の不純物濃度よりも高い。コレクタ層１６は、バッファ層３の第２主面５０ｂ側に選択的に設けられている。カソード層２６は、バッファ層３の第２主面５０ｂ側に選択的に設けられ、コレクタ層１６と隣接している。例えば、カソード層２６の第１導電型の不純物濃度は、バッファ層３の第１導電型の不純物濃度よりも高い。
図１の半導体素子は、ゲート絶縁膜１１ａと、第１ゲート電極１１ｂと、第２ゲート電極１１ｃと、層間絶縁膜４と、エミッタ電極６と、コレクタ電極７とを備える。なお、ゲート絶縁膜１１ａ、第１ゲート電極１１ｂ、及び、第２ゲート電極１１ｃは、アクティブトレンチ１１を構成している。
ゲート絶縁膜１１ａは、第１主面５０ａ側から、エミッタ層１３、ベース層１５及びキャリア蓄積層２を貫通してドリフト層１に達するトレンチの内壁に設けられている。
第１ゲート電極１１ｂは、トレンチの第１主面５０ａ側の内壁にゲート絶縁膜１１ａを介して設けられている。第１ゲート電極１１ｂは、ベース層１５の第１主面５０ａ側の端部よりも第２主面５０ｂに近い端部を有している。
第２ゲート電極１１ｃは、トレンチの第２主面５０ｂ側の内壁にゲート絶縁膜１１ａを介して設けられている。第２ゲート電極１１ｃは、例えばゲート絶縁膜１１ａによって第１ゲート電極１１ｂと絶縁されている。第２ゲート電極１１ｃは、ベース層１５の第２主面５０ｂ側の端部よりも第１主面５０ａに近い端部を有している。
層間絶縁膜４は、半導体基板５０の第１主面５０ａに設けられ、コンタクト層１４を露出する開口部が設けられている。エミッタ電極６は、半導体基板５０の第１主面５０ａ及び層間絶縁膜４に設けられ、層間絶縁膜４の開口部においてコンタクト層１４と電気的に接続されている。コレクタ電極７は、半導体基板５０の第２主面５０ｂに設けられている。
１組以上のエミッタ層１３、ゲート絶縁膜１１ａ、第１ゲート電極１１ｂ、及び、第２ゲート電極１１ｃが第１主面５０ａ側に設けられ、平面視のコレクタ層１６に対応するＩＧＢＴ領域１０に設けられている。ＩＧＢＴ領域１０では、ドリフト層１、エミッタ電極６、コレクタ電極７、ゲート絶縁膜１１ａ、第１ゲート電極１１ｂ、第２ゲート電極１１ｃ、エミッタ層１３、ベース層１５、コレクタ層１６などによって、ＩＧＢＴが実現されている。平面視のカソード層２６に対応するダイオード領域２０では、ドリフト層１、コレクタ電極７、コンタクト層１４、ベース層１５、カソード層２６などによって、ダイオードが実現されている。
図２は、図１の半導体素子の接続例を示す回路図である。図２では、電源Ｖｃｃに対し、それぞれが図１の半導体素子である２つのＲＣ－ＩＧＢＴがフルブリッジ接続されており、負荷Ｌｏａｄであるインダクタに負荷電流を流す例が示されている。
以下では、図１の２つの半導体素子を区別するために、Ｐ側の半導体素子を半導体素子ＲＣｐと記し、Ｎ側の半導体素子を半導体素子ＲＣｎと記す。また、半導体素子ＲＣｐ，ＲＣｎにそれぞれ流れるコレクタ電流は、コレクタ電極７からエミッタ電極６に向かって電流が流れる方向を正とする。半導体素子ＲＣｐのコレクタ電流、第１ゲート電極電圧、第２ゲート電極電圧をそれぞれＩｃｐ、Ｖｇｅｐ１、Ｖｇｅｐ２と記し、半導体素子ＲＣｎのコレクタ電流、第１ゲート電極電圧、第２ゲート電極電圧をそれぞれＩｃｎ、Ｖｇｅｎ１、Ｖｇｅｎ２と記す。
本実施の形態１に係る半導体装置は制御部５１を備える。制御部５１は、例えば電流検出装置及びＣＰＵ（Central Processing Unit）などによって実現される。制御部５１は、第１ゲート電極１１ｂ及び第２ゲート電極１１ｃのうちの一方のゲート電極に正のゲート電圧を印加する。また、制御部５１は、エミッタ電極６及びコレクタ電極７の間に流れる電流の方向に基づいて、第１ゲート電極１１ｂ及び第２ゲート電極１１ｃのうちの他方のゲート電極に正のゲート電圧を印加したり、基準電圧以下の電圧を印加したりする。ここでいう基準電圧以下の電圧は、負のゲート電圧または基準電圧（０Ｖに対応）を含む。
以下、一方のゲート電極が第１ゲート電極１１ｂであり、他方のゲート電極が第２ゲート電極１１ｃであるものとして説明するが、一方のゲート電極が第２ゲート電極１１ｃであり、他方のゲート電極が第１ゲート電極１１ｂであってもよい。なお、図２の２つの制御部５１は１つの制御部によって実現されてもよい。
図３は、本実施の形態１に係る制御部５１の印加制御を示すタイミングチャートである。図３には、半導体素子ＲＣｎ，ＲＣｐの第１ゲート電極１１ｂに制御信号（例えばＰＷＭ信号など）が入力され、Ｎ側の半導体素子ＲＣｎがＩＧＢＴとして動作し、Ｐ側の半導体素子ＲＣｐがダイオードとして動作する例が示されている。
制御部５１は、Ｖｇｅｐ１及びＶｇｅｎ１のように、半導体素子ＲＣｐ，ＲＣｎの第１ゲート電極１１ｂに、正のゲート電圧である正のゲート制御信号電圧を異なるタイミングで入力する。なお、Ｖｇｅｎ１及びＶｇｅｐ１のように、正のゲート制御信号電圧の入力に関して、半導体素子ＲＣｐと半導体素子ＲＣｎとの間でデッドタイムｔ１の遅延が設けられてもよい。
Ｎ側の半導体素子ＲＣｎでは、第１ゲート電極１１ｂに正のゲート制御信号電圧を入力し、かつ、コレクタ電流が正方向である（つまりＩｃｎ＞０）ときに、制御部５１は、Ｖｇｅｎ２のように、第２ゲート電極１１ｃに正のゲート制御信号電圧を入力する。このような制御により、第１ゲート電極１１ｂ及び第２ゲート電極１１ｃの隣のベース層１５に第１導電型の反転層が形成され、エミッタ層１３とキャリア蓄積層２及びドリフト層１とが電気的に導通するため、Ｎ側の半導体素子ＲＣｎはＩＧＢＴとして動作する。なお、Ｖｇｅｎ１及びＶｇｅｎ２のように、第２ゲート電極１１ｃへの正のゲート制御信号電圧の入力と、第１ゲート電極１１ｂへの正のゲート制御信号電圧の入力との間で、時間ｔ２の遅延が設けられてもよい。
Ｐ側の半導体素子ＲＣｐでは、第１ゲート電極１１ｂに正のゲート制御信号電圧を入力し、かつ、コレクタ電流が負方向である（つまりＩｃｐ＜０）ときに、制御部５１は、Ｖｇｅｐ２のように、第２ゲート電極１１ｃに基準電圧以下の電圧を入力する。このような制御により、第２ゲート電極１１ｃの隣のベース層１５には第１導電型の反転層が形成されず、エミッタ層１３とキャリア蓄積層２及びドリフト層１とが電気的に導通しないため、Ｐ側の半導体素子ＲＣｐはダイオードとして動作する。なお、このような電気的な非導通により、カソード層２６から供給されたキャリアがドリフト層１中に蓄積されるため、ダイオードのオン電圧ＶＦを低減することができる。
なお、図示しないが、Ｎ側の半導体素子ＲＣｎに関して、第１ゲート電極１１ｂに正のゲート制御信号電圧を入力し、かつ、コレクタ電流が負方向である（つまりＩｃｎ＜０）ときには、制御部５１は、第２ゲート電極１１ｃに基準電圧以下の電圧を入力する。このため、このときにはＮ側の半導体素子ＲＣｎはダイオードとして動作する。Ｐ側の半導体素子ＲＣｐに関して、第１ゲート電極１１ｂに正のゲート制御信号電圧を入力し、かつ、コレクタ電流が正方向である（つまりＩｃｐ＞０）ときには、制御部５１は、第２ゲート電極１１ｃに正のゲート制御信号電圧を入力する。このため、このときにはＰ側の半導体素子ＲＣｐはＩＧＢＴとして動作する。
＜実施の形態１のまとめ＞
本実施の形態１に係る半導体装置によれば、制御部５１は、第１ゲート電極１１ｂに正のゲート電圧を印加し、かつ、コレクタ電極７からエミッタ電極６に電流が流れる場合には、第２ゲート電極１１ｃに正のゲート電圧を印加する。一方、制御部５１は、第１ゲート電極１１ｂに正のゲート電圧を印加し、かつ、エミッタ電極６からコレクタ電極７に電流が流れる場合には、第２ゲート電極１１ｃに基準電圧以下の電圧を印加する。
このような構成によれば、第２ゲート電極１１ｃに入力される電圧は、第１ゲート電極１１ｂに入力される電圧と、コレクタ電流の正負とのみで一意に決定される。このため、ダイオードのリカバリータイミングやキャリアライフタイムに基づいて電圧印加の制御を行う必要がないため、半導体装置における電圧印加の制御を容易化することができる。また、半導体素子がダイオードとして動作する際に、カソード層２６から供給されたキャリアがドリフト層１中に蓄積されるため、ダイオードのオン電圧ＶＦを低減することができる。
＜実施の形態２＞
図４は、本実施の形態２に係る制御部５１の印加制御を示すタイミングチャートである。本実施の形態２に係る制御部５１は、実施の形態１に係る制御部５１と同様の印加制御を行う。ただし本実施の形態２に係る制御部５１は、コレクタ電流の正負に関わらず、第１ゲート電極１１ｂに印加される電圧が、正のゲート電圧から基準電圧以下の電圧に切り替わる前に、第１ゲート電極１１ｂ及び第２ゲート電極１１ｃの両方に正のゲート電圧を印加する。
図４の例では、Ｖｇｅｐ１及びＶｇｅｐ２のように、Ｐ側の半導体素子ＲＣｐのリカバリー前の一定期間ｔ３において、Ｐ側の半導体素子ＲＣｐの第１ゲート電極１１ｂ及び第２ゲート電極１１ｃに正のゲート制御信号電圧が入力される。これにより、一定期間ｔ３では、Ｐ側の半導体素子ＲＣｐの第１ゲート電極１１ｂ及び第２ゲート電極１１ｃの隣のベース層１５に、第１導電型の反転層が形成され、エミッタ層１３とキャリア蓄積層２及びドリフト層１とが電気的に導通する。
このような制御を行う本実施の形態２に係る半導体装置によれば、ドリフト層１中のキャリアをエミッタ電極６に排出することができるため、リカバリー損失を低減することができる。なお、リカバリー損失とオン電圧ＶＦとはトレードオフ関係にあるため、一定期間ｔ３では、Ｐ側の半導体素子ＲＣｐのオン電圧ＶＦが増大することになる。本実施の形態２によれば、一定期間ｔ３を調整することによって、このトレードオフ関係を調整することができる。
図５は、本実施の形態２に係る制御部５１の別の印加制御を示すタイミングチャートである。図５の例では、上記一定期間ｔ３から、第１ゲート電極１１ｂに基準電圧以下の電圧が印加された後の一定期間ｔ４まで第２ゲート電極１１ｃに正のゲート制御信号電圧が印加されている。このような制御により、リカバリー損失を図４の印加制御よりも低減することができる。ここで、一定期間ｔ４は、Ｐ側の半導体素子ＲＣｐの第１ゲート電極１１ｂの隣のベース層１５に、第１導電型の反転層が形成されず、エミッタ層１３とキャリア蓄積層２及びドリフト層１とが電気的に導通しない。このため、Ｐ側の半導体素子ＲＣｐとＮ側の半導体素子ＲＣｎとの間で短絡が生じることを抑制することができる。
＜実施の形態３＞
図６は、本実施の形態３に係る半導体装置が備える半導体素子の構成を示す断面図である。本実施の形態３では、複数組のエミッタ層１３、ゲート絶縁膜１１ａ、第１ゲート電極１１ｂ、及び、第２ゲート電極１１ｃが、半導体基板５０の第１主面５０ａ側に設けられている。つまり、複数のＩＧＢＴセルＡが半導体基板５０の第１主面５０ａ側に設けられている。このような構成によれば、ＩＧＢＴと動作する領域を増やすことができるため、チャネル密度を高めること、及び、飽和電流を増加させることができる。なお、複数のＩＧＢＴセルＡは、半導体基板５０の第１主面５０ａ全面に設けられてもよい。
また本実施の形態３では、ＩＧＢＴ領域１０の幅Ｗ１が、アクティブトレンチ１１のトレンチと第２主面５０ｂとの間の距離Ｔ１の２．１倍よりも大きい。
第１ゲート電極１１ｂ及び第２ゲート電極１１ｃへの正のゲート制御信号電圧の入力によって、半導体素子がＩＧＢＴとして動作する場合、エミッタ層１３から注入されたキャリアは、アクティブトレンチ１１の隣の反転層を通ってドリフト層１に流入する。流入したキャリアの一部はドリフト層１に蓄積されるが、他の一部はカソード層２６から排出される。カソード層２６から排出されるキャリアが多いと、ドリフト層１の抵抗が高くなり、スナップバックが発生することがある。よって、ドリフト層１にキャリアが十分蓄積されるように、ＩＧＢＴ領域１０の幅Ｗ１が一定以上であることが必要である。
図７は、適切な幅Ｗ１を説明するための断面図である。ここでは、アクティブトレンチ１１の幅を無視すると仮定し、かつ、キャリアが、一つのアクティブトレンチ１１の底部から４５°に広がってコレクタ電極７へ向かうと仮定する。このように仮定した場合、第２主面５０ｂ側においてキャリアが広がる幅は、２×Ｔ１である。幅Ｗ１が距離Ｔ１の２．１倍以上であれば、少なくとも一つのアクティブトレンチ１１から供給される実質的に全てのキャリアをドリフト層１の中に蓄積させることができる。本実施の形態５によれば、幅Ｗ１が距離Ｔ１の２．１倍よりも大きいので、半導体素子がＩＧＢＴとして動作するときのスナップバックを抑制することができる。
＜実施の形態４＞
図８及び図９は、本実施の形態４に係る半導体装置が備える半導体素子の構成を示す平面図である。本実施の形態４では、平面視において、ＩＧＢＴ領域１０と、ダイオード領域２０と、これら領域を除くパッド領域４０と、ＩＧＢＴ領域１０、ダイオード領域２０及びパッド領域４０を囲む終端領域３０とが半導体基板５０に設けられている。また、パッド領域４０にはパッド４１が設けられている。
平面視においてダイオード領域２０が、四角形状を有している。四角形状のダイオード領域２０は、図８のようにストライプ状に設けられてもよいし、図９のようにアイランド状に設けられてもよい。このような本実施の形態４によれば、チップ外形が四角形である場合に、チップ外形に合わせてダイオード領域２０を設けることができる。これにより、ＩＧＢＴ領域１０の幅Ｗ１を均等にすることができるので、半導体素子がＩＧＢＴとして動作するときのチップ内の電流バラツキを低減することができる。
＜実施の形態５＞
図１０及び図１１は、本実施の形態５に係る半導体装置が備える半導体素子の構成を示す平面図である。本実施の形態５では実施の形態４と同様に、平面視において、ＩＧＢＴ領域１０と、ダイオード領域２０と、終端領域３０と、パッド領域４０とが半導体基板５０に設けられている。本実施の形態５では、平面視においてダイオード領域２０が、円形状を有している。このような本実施の形態５によれば、ダイオード領域２０の端部における電流集中を抑制することができる。なお、このことは、平面視においてダイオード領域２０が、五角形以上の多角形状を有する構成においても同様である。
＜実施の形態６＞
図１２及び図１３は、本実施の形態６に係る半導体装置が備える半導体素子の構成を示す平面図である。本実施の形態６では、平面視においてＩＧＢＴ領域１０の少なくとも一部が、ダイオード領域２０によって囲まれている。ＩＧＢＴ領域１０の少なくとも一部は、図１２のように一重のダイオード領域２０によって囲まれてもよいし、図１３のように二重のダイオード領域２０によって囲まれてもよい。
ここで、半導体素子がＩＧＢＴとして動作するときに生じる熱を、ＩＧＢＴ領域１０とダイオード領域２０との間の境界からダイオード領域２０へ逃がすことができる。一方、半導体素子がダイオードとして動作するときに生じる熱を、上記境界からＩＧＢＴ領域１０へ逃がすことができる。本実施の形態６によれば、ＩＧＢＴ領域１０とダイオード領域２０との間の境界線の長さを大きくすることができるため、上記のような放熱性を向上させることができる。
＜実施の形態７＞
図１４及び図１５は、本実施の形態７に係る半導体装置が備える半導体素子の構成を示す平面図である。本実施の形態７では、ＩＧＢＴ領域１０の少なくとも一部が、例えばチップ中央から外周に向かって放射状に広がった形状を有している。図１４のように、平面視においてＩＧＢＴ領域１０は、チップ中央に設けられた四角形状の部分と、当該四角形状の部分から外周に向かって放射状に広がった形状の部分とを含んでもよい。図１５のように、平面視においてＩＧＢＴ領域１０は、チップ外周に沿って四角形状を縁取った部分と、チップ中央から外周に向かって放射状に広がった形状の部分とを含んでもよい。
本実施の形態７によれば、実施の形態６と同様に、ＩＧＢＴ領域１０とダイオード領域２０との間の境界線の長さを大きくすることができるため、放熱性を向上させることができる。
＜実施の形態８＞
図１６は、本実施の形態８に係る半導体装置が備える半導体素子の構成を示す断面図である。本実施の形態８では、複数組のエミッタ層１３、ゲート絶縁膜１１ａ、第１ゲート電極１１ｂ、及び、第２ゲート電極１１ｃが、半導体基板５０の第１主面５０ａ側に設けられており、平面視において複数のＩＧＢＴセルＡがＩＧＢＴ領域１０に設けられている。
また本実施の形態８では、ＩＧＢＴ領域１０は、第１ＩＧＢＴ領域であるメインＩＧＢＴ領域１０ａと、第２ＩＧＢＴ領域であるセンスＩＧＢＴ領域１０ｂとを含む。センスＩＧＢＴ領域１０ｂは、メインＩＧＢＴ領域１０ａと隣接しており、メインＩＧＢＴ領域１０ａよりも面積が小さい。センスＩＧＢＴ領域１０ｂには、メインＩＧＢＴ領域１０ａに設けられた構成と同様の構成が設けられており、メインＩＧＢＴ領域１０ａのＩＧＢＴに流れる電流を検出するためのＩＧＢＴが設けられている。
また本実施の形態８では、ダイオード領域２０は、第１ダイオード領域であるメインダイオード領域２０ａと、第２ダイオード領域であるセンスダイオード領域２０ｂとを含む。センスダイオード領域２０ｂは、メインダイオード領域２０ａよりも面積が小さい。センスダイオード領域２０ｂには、メインダイオード領域２０ａに設けられた構成と同様の構成が設けられており、メインダイオード領域２０ａのダイオードに流れる電流を検出するためのダイオードが設けられている。
エミッタ電極６は、第１エミッタ電極であるメインエミッタ電極６ａと、第２エミッタ電極であるセンスエミッタ電極６ｂとを含む。メインエミッタ電極６ａは、メインＩＧＢＴ領域１０ａ及びメインダイオード領域２０ａに設けられている。センスエミッタ電極６ｂは、センスＩＧＢＴ領域１０ｂ及びセンスダイオード領域２０ｂに設けられており、メインエミッタ電極６ａと離間されている。
このような本実施の形態８によれば、センスＩＧＢＴ領域１０ｂによってメインＩＧＢＴ領域１０ａを流れる正方向のコレクタ電流を、センスダイオード領域２０ｂによってメインダイオード領域２０ａを流れる負方向のコレクタ電流を検出することができる。また、センスＩＧＢＴ領域１０ｂとメインＩＧＢＴ領域１０ａとが互いに隣接しているため、センスＩＧＢＴ領域１０ｂの第２主面５０ｂ側の実効的なコレクタ層１６の幅を広げることができ、その結果としてスナップバックを抑制することができる。
＜実施の形態９＞
図１７及び図１８は、本実施の形態９に係る半導体装置が備える半導体素子の構成を示す断面図である。本実施の形態９に係る半導体素子の半導体基板５０には、実施の形態４と同様に平面視において、ＩＧＢＴ領域１０及びダイオード領域２０を除くパッド領域４０が設けられている。そして、パッド領域４０には、図１７に示されるゲートパッドである第１ゲートパッド４１ａが設けられ、図１８に示されるゲートパッドである第２ゲートパッド４１ｂが設けられている。
また図１７のように、第１ゲート電極１１ｂと第１ゲートパッド４１ａとは、第１ゲート配線４６ａと、層間絶縁膜４に覆われた内蔵ゲート抵抗である第１内蔵ゲート抵抗４５ａとによって電気的に接続されている。同様に図１８のように、第２ゲート電極１１ｃと第２ゲートパッド４１ｂとは、第２ゲート配線４６ｂと、層間絶縁膜４に覆われた内蔵ゲート抵抗である第２内蔵ゲート抵抗４５ｂとによって電気的に接続されている。
このような本実施の形態９によれば、外付けのゲート抵抗を削減することができる。なお、図１７及び図１８では、第１内蔵ゲート抵抗４５ａ及び第２内蔵ゲート抵抗４５ｂは半導体基板５０上に設けられているが、半導体基板５０の内部に埋め込まれていてもよい。また、図１７の構成及び図１８の構成の両方が設けられる必要はなく、図１７の構成及び図１８の構成の一方が設けられなくてもよい。
＜実施の形態１０＞
図１９は、本実施の形態１０に係る半導体装置が備える半導体素子の構成を示す断面図である。本実施の形態１０では、半導体基板５０の厚み方向に関して、第１ゲート電極１１ｂの長さ（＝Ｌ１）が第２ゲート電極１１ｃの長さ（＝Ｌ５－Ｌ２）よりも短い。
図１９の例では、Ｌ１は、第１主面５０ａから第２ゲート電極１１ｃの第１主面５０ａ側の端部までの長さ（＝Ｌ２）よりも短い。Ｌ２は、第１主面５０ａからベース層１５の第２主面５０ｂ側の端部の長さ（＝Ｌ３）よりも短い。Ｌ３は、第１主面５０ａからキャリア蓄積層２の第２主面５０ｂ側の端部の長さ（＝Ｌ４）よりも短い。Ｌ４は、第１主面５０ａから第２ゲート電極１１ｃの第２主面５０ｂ側の端部までの長さ（＝Ｌ５）よりも短い。Ｌ１＜Ｌ２＜Ｌ３とすることで、実施の形態１に記載された動作が可能となる。また、Ｌ４＜Ｌ５とすることで、耐圧を向上させることができる。
なお、Ｌ１が短いほど、かつ、Ｌ５が長いほど、キャリア蓄積層２を厚くすることができる。よって、Ｌ１＜Ｌ５―Ｌ２とすることで、キャリア蓄積層２を厚くすることができるので、ＩＧＢＴのオン電圧ＶＣＥｓａｔを低減することができる。
＜実施の形態１１＞
図２０は、本実施の形態１１に係る半導体装置が備える半導体素子の構成を示す断面図である。本実施の形態１１では、第１ゲート電極１１ｂの第２主面５０ｂ側の端部が、第２ゲート電極１１ｃの第１主面５０ａ側の端部よりも第２主面５０ｂに近くなっている。つまり図２０のＬ１及びＬ２において、Ｌ１＞Ｌ２が成り立つ。ここで、第１ゲート電極１１ｂの第２主面５０ｂ側の端部、及び、第２ゲート電極１１ｃの第１主面５０ａ側の端部は、ベース層１５の第１主面５０ａ側の端部よりも第２主面５０ｂに近く、ベース層１５の第２主面５０ｂ側の端部よりも第１主面５０ａに近い。
このような本実施の形態１１によれば、第１ゲート電極１１ｂ及び第２ゲート電極１１ｃが、半導体基板５０の厚み方向においてオーバーラップしている。このため、第１ゲート電極１１ｂ及び第２ゲート電極１１ｃの隣のベース層１５に形成される反転層を安定化することができる。
＜実施の形態１２＞
図２１は、本実施の形態１２に係る半導体装置が備える半導体素子の構成を示す断面図である。図２１の半導体素子は、図１の半導体素子の構成要素に加えて、ゲート絶縁膜１１ａ、第１ゲート電極１１ｂ、及び、第２ゲート電極１１ｃにそれぞれ対応する絶縁膜１２ａ、第１電極１２ｂ、及び、第２電極１２ｃを備える。第１電極１２ｂ及び第２電極１２ｃが、エミッタ電極６と電気的に接続されている点を除けば、絶縁膜１２ａ、第１電極１２ｂ、及び、第２電極１２ｃは、それぞれゲート絶縁膜１１ａ、第１ゲート電極１１ｂ、及び、第２ゲート電極１１ｃと実質的に同じである。上記接続の違いにより、ゲート絶縁膜１１ａ、第１ゲート電極１１ｂ、及び、第２ゲート電極１１ｃが、アクティブトレンチ１１を構成するのに対して、絶縁膜１２ａ、第１電極１２ｂ、及び、第２電極１２ｃは、ダミートレンチ１２を構成する。
図２１の半導体基板５０は、キャリア蓄積層２、ベース層１５、エミッタ層１３及びコンタクト層１４を含むアクティブメサ１７に対応するダミーメサ１８を備える。なお、アクティブメサ１７は、第１積層構造の概念に含まれ、ダミーメサ１８は、第２積層構造の概念に含まれる。
アクティブメサ１７は、ゲート絶縁膜１１ａを含むアクティブトレンチ１１に隣接していたのに対して、ダミーメサ１８は、絶縁膜１２ａを含むダミートレンチ１２に隣接している。この点を除けば、ダミーメサ１８は、アクティブメサ１７と実質的に同じである。なお図２１のように、ダミーメサ１８は、層間絶縁膜４に設けられた開口部を介してエミッタ電極６と接続されてもよい。また図示しないが、層間絶縁膜４に開口部が設けられずに、ダミーメサ１８の電位が、フローティング電位であってもよい。
以上のような本実施の形態１２によれば、ダミートレンチ１２によって容量を低減することができる。また本実施の形態１２では、アクティブメサ１７及びダミーメサ１８において、キャリア蓄積層２、ベース層１５、エミッタ層１３及びコンタクト層１４のような拡散層が実質的に同じである。このため、第１ゲート電極１１ｂ及び第２ゲート電極１１ｃの接続対象をエミッタ電極６に変更するか否かによって、アクティブトレンチ１１とダミートレンチ１２とを作り分けることができる。また、この作り分けは、例えばコンタクトパターンを変更するだけで可能であるため、生産性を向上させることができる。
＜実施の形態１３＞
図２２は、本実施の形態１３に係る半導体装置が備える半導体素子の構成を示す断面図である。図２２の半導体素子は、図１の半導体素子の構成要素に加えて、ゲート絶縁膜１１ａ、第１ゲート電極１１ｂ、及び、第２ゲート電極１１ｃにそれぞれ対応する絶縁膜１９ａ、第１電極１９ｂ、及び、第２電極１９ｃを備える。第１電極１９ｂ及び第２電極１９ｃの一方は、エミッタ電極６と電気的に接続され、第１電極１９ｂ及び第２電極１９ｃの他方は、第１ゲート電極１１ｂと電気的に接続されている。この点を除けば、絶縁膜１９ａ、第１電極１９ｂ、及び、第２電極１９ｃは、それぞれゲート絶縁膜１１ａ、第１ゲート電極１１ｂ、及び、第２ゲート電極１１ｃと実質的に同じである。上記接続の違いにより、ゲート絶縁膜１１ａ、第１ゲート電極１１ｂ、及び、第２ゲート電極１１ｃが、アクティブトレンチ１１を構成するのに対して、絶縁膜１９ａ、第１電極１９ｂ、及び、第２電極１９ｃは、ダミーアクティブトレンチ１９を構成する。
図２２の半導体基板５０は、キャリア蓄積層２、ベース層１５、エミッタ層１３及びコンタクト層１４を含むアクティブメサ１７に対応するダミーメサ１８を備える。なお、アクティブメサ１７は、第１積層構造の概念に含まれ、ダミーメサ１８は、第２積層構造の概念に含まれる。
アクティブメサ１７は、ゲート絶縁膜１１ａを含むアクティブトレンチ１１に隣接していたのに対して、ダミーメサ１８は、絶縁膜１９ａを含むダミーアクティブトレンチ１９に隣接している。この点を除けば、ダミーメサ１８は、アクティブメサ１７と実質的に同じである。
以上のような本実施の形態１３によれば、ダミーアクティブトレンチ１９によって、容量比、つまり帰還容量／入力容量を調整することができる。例えば、第１電極１９ｂをエミッタ電極６に、第２電極１９ｃをアクティブトレンチ１１の第１ゲート電極１１ｂに接続した場合には、第２電極１９ｃにより帰還容量が増加するので容量比を大きくすることができる。逆に、第１電極１９ｂをアクティブトレンチ１１の第１ゲート電極１１ｂに、第２電極１９ｃをエミッタ電極６に接続した場合には、第１電極１９ｂにより入力容量が増加するので容量比を小さくすることができる。
＜実施の形態１４＞
図２３は、本実施の形態１４に係る半導体装置が備える半導体素子の構成を示す断面図である。図２３の半導体素子は、実施の形態１に加えて、アクティブメサ１７の第１主面５０ａ側からエミッタ層１３を貫通してベース層１５に達するコンタクトトレンチ５０ｃが設けられている。そして、エミッタ電極６の一部はコンタクトトレンチ５０ｃ内に設けられ、コンタクト層１４は、コンタクトトレンチ５０ｃの底部に設けられている。このような本実施の形態１４によれば、ＩＧＢＴとして動作する半導体素子のターンオフ時のホール引き抜き能力を強化することができるので、ラッチアップ耐量を向上させることができる。
＜実施の形態１５＞
図２４は、本実施の形態１５に係る半導体装置が備える半導体素子の構成を示す断面図である。図２４の半導体素子は、実施の形態１４においてコンタクト層１４がコンタクトトレンチ５０ｃの底部に設けられておらず、エミッタ電極６の一部が、コンタクトトレンチ５０ｃの側壁及び底部においてベース層１５と接している。このような本実施の形態１５によれば、高濃度のコンタクト層１４が設けられていないため、ダイオードとして動作する半導体素子の第１主面５０ａ側からのキャリア注入効率を低減することができ、リカバリー損失を低減することができる。
＜変形例＞
以上で説明された実施の形態には、様々な展開が行われてもよい。例えば、半導体素子の耐圧クラス、及び、半導体基板５０がＦＺ基板／ＭＣＺ基板／エピ基板のいずれであるかに限定されることなく、以上で説明された実施の形態を適用することが可能である。また、半導体基板５０の材料は、通常の珪素（Ｓｉ）であってもよいし、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンドなどのワイドバンドギャップ半導体であってもよい。半導体基板５０の材料がワイドバンドギャップ半導体である場合には、高温下及び高電圧下の安定動作、及び、スイッチ速度の高速化が可能となる。また、異なる実施の形態の組み合わせも可能であり、ある実施の形態に別の実施の形態を部分的に適用することも可能である。
なお、各実施の形態及び各変形例を自由に組み合わせたり、各実施の形態及び各変形例を適宜、変形、省略したりすることが可能である。
１ ドリフト層、２ キャリア蓄積層、３ バッファ層、６ エミッタ電極、６ａ メインエミッタ電極、６ｂ センスエミッタ電極、７ コレクタ電極、１０ ＩＧＢＴ領域、１０ａ メインＩＧＢＴ領域、１０ｂ センスＩＧＢＴ領域、１１ａ ゲート絶縁膜、１１ｂ 第１ゲート電極、１１ｃ 第２ゲート電極、１２ａ，１９ａ 絶縁膜、１２ｂ，１９ｂ 第１電極、１２ｃ，１９ｃ 第２電極、１３ エミッタ層、１４ コンタクト層、１５ ベース層、１６ コレクタ層、１７ アクティブメサ、１８ ダミーメサ、２０ ダイオード領域、２０ａ メインダイオード領域、２０ｂ センスダイオード領域、２６ カソード層、４０ パッド領域、４１ａ 第１ゲートパッド、４１ｂ 第２ゲートパッド、４５ａ 第１内蔵ゲート抵抗、４５ｂ 第２内蔵ゲート抵抗、５０ 半導体基板、５０ａ 第１主面、５０ｂ 第２主面、５０ｃ コンタクトトレンチ、５１ 制御部。

Claims (16)

  1. 第１主面と、前記第１主面と逆側の第２主面とを有する半導体基板を備え、
    前記半導体基板は、
    前記第１主面と前記第２主面との間に設けられた第１導電型のドリフト層と、
    前記ドリフト層の前記第１主面側に設けられた第１導電型のキャリア蓄積層と、
    前記キャリア蓄積層の前記第１主面側に設けられた第２導電型のベース層と、
    前記ベース層の前記第１主面側に選択的に設けられた第１導電型のエミッタ層と、
    前記ドリフト層の前記第２主面側に設けられた第１導電型のバッファ層と、
    前記バッファ層の前記第２主面側に設けられた第２導電型のコレクタ層及び第１導電型のカソード層とを含み、
    前記第１主面側から、前記エミッタ層、前記ベース層及び前記キャリア蓄積層を貫通して前記ドリフト層に達するトレンチの内壁に設けられたゲート絶縁膜と、
    前記第１主面側の前記内壁に前記ゲート絶縁膜を介して設けられ、前記ベース層の前記第１主面側の端部よりも前記第２主面に近い端部を有する第１ゲート電極と、
    前記第１ゲート電極と絶縁され、前記第２主面側の前記内壁に前記ゲート絶縁膜を介して設けられ、前記ベース層の前記第２主面側の端部よりも前記第１主面に近い端部を有する第２ゲート電極と、
    前記第１主面に設けられたエミッタ電極と、
    前記第２主面に設けられたコレクタ電極と、
    前記第１ゲート電極及び前記第２ゲート電極のうちの一方のゲート電極に正のゲート電圧を印加し、かつ、前記コレクタ電極から前記エミッタ電極に電流が流れる場合には、前記第１ゲート電極及び前記第２ゲート電極のうちの他方のゲート電極に正のゲート電圧を印加するが、前記一方のゲート電極に正のゲート電圧を印加し、かつ、前記エミッタ電極から前記コレクタ電極に電流が流れる場合には、前記他方のゲート電極に基準電圧以下の電圧を印加する制御部と
    をさらに備える、半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記制御部は、
    前記一方のゲート電極に印加される電圧が、正のゲート電圧から基準電圧以下の電圧に切り替わる前に、前記一方のゲート電極及び前記他方のゲート電極の両方に正のゲート電圧を印加する、半導体装置。
  3. 請求項１または請求項２に記載の半導体装置であって、
    複数組の前記エミッタ層、前記ゲート絶縁膜、前記第１ゲート電極、及び、前記第２ゲート電極が、前記第１主面側に設けられ、
    平面視の前記コレクタ層に対応するＩＧＢＴ領域の幅が、前記トレンチと前記第２主面との間の距離の２．１倍よりも大きい、半導体装置。
  4. 請求項１から請求項３のうちのいずれか１項に記載の半導体装置であって、
    平面視の前記カソード層に対応するダイオード領域が四角形状を有する、半導体装置。
  5. 請求項１から請求項３のうちのいずれか１項に記載の半導体装置であって、
    平面視の前記カソード層に対応するダイオード領域が、五角形以上の多角形状、または、円形状を有する、半導体装置。
  6. 請求項１から請求項３のうちのいずれか１項に記載の半導体装置であって、
    平面視において、前記コレクタ層に対応するＩＧＢＴ領域の少なくとも一部が、前記カソード層に対応するダイオード領域によって囲まれている、半導体装置。
  7. 請求項１から請求項３のうちのいずれか１項に記載の半導体装置であって、
    平面視の前記コレクタ層に対応するＩＧＢＴ領域の少なくとも一部は、放射状に広がった形状を有する、半導体装置。
  8. 請求項１から請求項３のうちのいずれか１項に記載の半導体装置であって、
    複数組の前記エミッタ層、前記ゲート絶縁膜、前記第１ゲート電極、及び、前記第２ゲート電極が、前記第１主面側に設けられ、
    平面視の前記コレクタ層に対応するＩＧＢＴ領域は、
    第１ＩＧＢＴ領域と、前記第１ＩＧＢＴ領域よりも面積が小さく、前記第１ＩＧＢＴ領域と隣接する第２ＩＧＢＴ領域とを含み、
    平面視の前記カソード層に対応するダイオード領域は、
    第１ダイオード領域と、前記第１ダイオード領域よりも面積が小さい第２ダイオード領域とを含み、
    前記エミッタ電極は、
    前記第１ＩＧＢＴ領域及び前記第１ダイオード領域に設けられた第１エミッタ電極と、前記第２ＩＧＢＴ領域及び前記第２ダイオード領域に設けられ、前記第１エミッタ電極と離間された第２エミッタ電極とを含む、半導体装置。
  9. 請求項１から請求項３のうちのいずれか１項に記載の半導体装置であって、
    平面視において、前記半導体基板のうち、前記コレクタ層に対応するＩＧＢＴ領域と前記カソード層に対応するダイオード領域とを除くパッド領域に設けられたゲートパッドと、
    前記ゲートパッドと、前記第１ゲート電極または前記第２ゲート電極とを電気的に接続する内蔵ゲート抵抗と
    をさらに備える、半導体装置。
  10. 請求項１から請求項９のうちのいずれか１項に記載の半導体装置であって、
    前記半導体基板の厚み方向に関して、前記第１ゲート電極の長さが前記第２ゲート電極の長さよりも短い、半導体装置。
  11. 請求項１から請求項１０のうちのいずれか１項に記載の半導体装置であって、
    前記第１ゲート電極の前記第２主面側の前記端部が、前記第２ゲート電極の前記第１主面側の前記端部よりも前記第２主面に近い、半導体装置。
  12. 請求項１から請求項１１のうちのいずれか１項に記載の半導体装置であって、
    前記ゲート絶縁膜、前記第１ゲート電極、及び、前記第２ゲート電極にそれぞれ対応する絶縁膜、第１電極、及び、第２電極をさらに備え、
    前記半導体基板は、
    前記キャリア蓄積層、前記ベース層、及び、前記エミッタ層を含む第１積層構造に対応し、前記絶縁膜と隣接する第２積層構造をさらに含み、
    前記第１電極及び前記第２電極は、前記エミッタ電極と電気的に接続されている、半導体装置。
  13. 請求項１から請求項１１のうちのいずれか１項に記載の半導体装置であって、
    前記ゲート絶縁膜、前記第１ゲート電極、及び、前記第２ゲート電極にそれぞれ対応する絶縁膜、第１電極、及び、第２電極をさらに備え、
    前記半導体基板は、
    前記キャリア蓄積層、前記ベース層、及び、前記エミッタ層を含む第１積層構造に対応し、前記絶縁膜と隣接する第２積層構造をさらに含み、
    前記第１電極及び前記第２電極の一方は、前記エミッタ電極と電気的に接続され、
    前記第１電極及び前記第２電極の他方は、前記第１ゲート電極と電気的に接続されている、半導体装置。
  14. 請求項１から請求項１３のうちのいずれか１項に記載の半導体装置であって、
    前記エミッタ電極の一部は、前記第１主面側から、前記エミッタ層を貫通して前記ベース層に達するコンタクトトレンチ内に設けられ、
    前記コンタクトトレンチの底部に設けられた第２導電型のコンタクト層をさらに備える、半導体装置。
  15. 請求項１から請求項１３のうちのいずれか１項に記載の半導体装置であって、
    前記エミッタ電極の一部は、前記第１主面側から、前記エミッタ層を貫通して前記ベース層に達するコンタクトトレンチ内に設けられている、半導体装置。
  16. 半導体装置の制御方法であって、
    前記半導体装置は、
    第１主面と、前記第１主面と逆側の第２主面とを有する半導体基板を備え、
    前記半導体基板は、
    前記第１主面と前記第２主面との間に設けられた第１導電型のドリフト層と、
    前記ドリフト層の前記第１主面側に設けられた第１導電型のキャリア蓄積層と、
    前記キャリア蓄積層の前記第１主面側に設けられた第２導電型のベース層と、
    前記ベース層の前記第１主面側に選択的に設けられた第１導電型のエミッタ層と、
    前記ドリフト層の前記第２主面側に設けられた第１導電型のバッファ層と、
    前記バッファ層の前記第２主面側に設けられた第２導電型のコレクタ層及び第１導電型のカソード層とを含み、
    前記半導体装置は、
    前記第１主面側から、前記エミッタ層、前記ベース層及び前記キャリア蓄積層を貫通して前記ドリフト層に達するトレンチの内壁に設けられたゲート絶縁膜と、
    前記第１主面側の前記内壁に前記ゲート絶縁膜を介して設けられ、前記ベース層の前記第１主面側の端部よりも前記第２主面に近い端部を有する第１ゲート電極と、
    前記第１ゲート電極と絶縁され、前記第２主面側の前記内壁に前記ゲート絶縁膜を介して設けられ、前記ベース層の前記第２主面側の端部よりも前記第１主面に近い端部を有する第２ゲート電極と、
    前記第１主面に設けられたエミッタ電極と、
    前記第２主面に設けられたコレクタ電極と
    をさらに備え、
    前記第１ゲート電極及び前記第２ゲート電極のうちの一方のゲート電極に正のゲート電圧を印加し、かつ、前記コレクタ電極から前記エミッタ電極に電流が流れる場合には、前記第１ゲート電極及び前記第２ゲート電極のうちの他方のゲート電極に正のゲート電圧を印加するが、前記一方のゲート電極に正のゲート電圧を印加し、かつ、前記エミッタ電極から前記コレクタ電極に電流が流れる場合には、前記他方のゲート電極に基準電圧以下の電圧を印加する、半導体装置の制御方法。
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