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JP7525506B2 - 情報処理装置、および情報処理装置の動作方法 - Google Patents

情報処理装置、および情報処理装置の動作方法 Download PDF

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Description

特許法第３０条第２項適用 〔刊行物名〕 Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓ ｏｆ ｔｈｅ ２０１９ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ， Ｎａｇｏｙａ， ２０１９， ｐｐ５１９－５２０ 発行日 令和１年９月２日
特許法第３０条第２項適用 〔集会名〕 ２０１９ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ 開催日 令和１年９月２日－９月５日
特許法第３０条第２項適用 〔集会名〕 Ｔｈｅ １３ｔｈ Ｐａｃｉｆｉｃ Ｒｉｍ Ｃｏｎｆｅｒｅｎｃｅ ｏｆ Ｃｅｒａｍｉｃ Ｓｏｃｉｅｔｉｅｓ 開催日 令和１年１０月２７日－１１月１日
本発明の一態様は、情報処理装置、及び情報処理装置の動作方法に関する。
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、動作方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、信号処理装置、センサ、プロセッサ、電子機器、情報処理装置、システム、それらの動作方法、それらの製造方法、又はそれらの検査方法を一例として挙げることができる。
情報処理装置の低消費電力化を目的とした研究開発が盛んに行われており、ＣＰＵ等の集積回路（ＩＣ）や記憶装置の低消費電力化は回路設計の大きな課題となっている。ＩＣの消費電力は大きく分けると、動作時の消費電力（ダイナミック電力）と、動作していない時（スタンバイ時）の消費電力（スタティック電力）との２つになる。高性能化のため動作周波数を高めることで、ダイナミック電力が増大する。スタティック電力の大部分はトランジスタのリーク電流によって消費される電力である。リーク電流には、サブシュレッシュルド・リーク電流、ゲート・トンネル・リーク電流、ゲート誘導ドレインリーク（ＧＩＤＬ：Ｇａｔｅ－ｉｎｄｕｃｅｄ ｄｒａｉｎ ｌｅａｋａｇｅ）電流、ジャンクション・トンネル・リーク電流がある。これらのリーク電流は、トランジスタの微細化によって増大するので、消費電力の増大が、ＩＣの高性能化や高集積化の大きな壁となっている。
集積回路や記憶装置などの半導体装置、又は当該半導体装置を含む情報処理装置の消費電力の低減のため、パワーゲーティングやクロックゲーティングにより、動作させる必要のない回路を停止させることが行われている。パワーゲーティングでは電源供給を停止するため、スタンバイ電力を無くす効果がある。ＣＰＵでパワーゲーティングを可能とするには、レジスタやキャッシュの記憶内容を不揮発性メモリにバックアップすることが必要となる。
チャネル形成領域に酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ又は単にＯＳともいう）が含まれているトランジスタ（以下、「酸化物半導体トランジスタ」または「ＯＳトランジスタ」と呼ぶ場合がある。）のオフ電流が極めて小さいという特性を利用して、電源オフ状態でもデータを保持することが可能なメモリ回路が提案されている。例えば、非特許文献１には、ＯＳトランジスタを用いたバックアップ回路を備えたＯＳ－ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）が開示されている。非特許文献１には、ＯＳ－ＳＲＡＭを搭載したマイクロプロセッサは、通常動作に影響なく、短い損益分岐時間（ＢＥＴ）でのパワーゲーティングが可能であることが開示されている。
Ｔ．Ｉｓｈｉｚｕ ｅｔ ａｌ．、Ｉｎｔ．Ｍｅｍｏｒｙ Ｗｏｒｋｓｈｏｐ、２０１４、ｐｐ．１０６－１０３．
Ｓ．Ｂａｒｔｌｉｎｇ ｅｔ ａｌ．、ＩＳＳＣＣ Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ、ｐｐ．４３２－４３４、２０１３． Ｎ．Ｓａｋｉｍｕｒａ ｅｔ ａｌ．、ＩＳＳＣＣ Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ、ｐｐ．１８４－１８５、２０１４． ＶＫ．Ｓｉｎｇｈａｌ ｅｔ ａｌ．、ＩＳＳＣＣ Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ、ｐｐ．１４８－１４９、２０１５．
一例として、ＮＡＮＤ型の記憶装置などにおいて、書き込み用データの入力の速度（単位時間あたりに入力される情報量）は記憶部へのデータの書き込み速度よりも遅い。記憶装置におけるキャッシュメモリは、記憶装置に入力された書き込み用データを一時的に保持することで、記憶装置への書き込み用データの入力速度を下げることなく、記憶部へのデータの書き込みを行うことができる。また、記憶部からのデータの読み出し速度は、記憶装置からの読み出しデータの出力の速度（単位時間あたりに出力される情報量）よりも遅い。記憶装置におけるキャッシュメモリは、記憶装置から読み出したデータを一時的に保持することで、記憶装置からの読み出しデータの読み出し速度を下げることなく、記憶部からのデータの読み出しを行うことができる。
また、一例として、キャッシュメモリは、記憶部に保持されているデータの並び替え、消去に関係ないデータの退避などを行うときに、データを一時的に保持する機能を有する。
キャッシュメモリには、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が適用されている。そのため、キャッシュメモリと、ＮＡＮＤ型の記憶装置とは、それぞれ別のプロセスで作成されるため、別々のチップとして作成される。このため、キャッシュメモリと、ＮＡＮＤ型の記憶装置と、の間にはバス配線を設ける必要があり、記憶装置の回路面積が大きくなる場合がある。また、バス配線の長さによっては、バス配線に流れる信号の消費電力が大きくなる場合がある。
本発明の一態様は、回路面積が低減された情報処理装置を提供することを課題の一とする。又は、本発明の一態様は、消費電力が低い情報処理装置を提供することを課題の一とする。
又は、本発明の一態様は、新規な情報処理装置を提供することを課題の一とする。又は、本発明の一態様は、新規な情報処理装置の動作方法を提供することを課題の一とする。
なお、本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお、他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した課題、及び他の課題の全てを解決する必要はない。
（１）
本発明の一態様は、ＮＡＮＤ型の記憶部と、コントローラと、を有する情報処理装置である。記憶部は、それぞれブロックの異なる、第１ストリングと、第２ストリングと、を有する。また、第１ストリングと、第２ストリングと、のそれぞれは、チャネル形成領域に金属酸化物を含むトランジスタを有する。また、第１ストリングは、第１メモリセルを有し、第２ストリングは、第２メモリセルを有する。コントローラは、第１データと、第１データを書き込む命令を含む信号と、を受け取ることで、第１データを第１メモリセルに書き込みを行う機能を有する。また、コントローラは、その後に、第１メモリセルから第１データを読み出して、第２メモリセルに第１データを書き込む機能を有する。
（２）
又は、本発明の一態様は、ＮＡＮＤ型の記憶部と、コントローラと、を有する情報処理装置であって、記憶部は、それぞれブロックの異なる、第１ストリングと、第２ストリングと、第３ストリングと、を有する。また、第１ストリングと、第２ストリングと、のそれぞれは、チャネル形成領域に金属酸化物を含むトランジスタを有する。また、第１ストリングは、第１メモリセルを有し、第２ストリングは、第２メモリセルと、第３メモリセルと、を有し、第３ストリングは、第４メモリセルを有する。コントローラは、第１データと、第２メモリセルに保持されている第２データを第１データに書き換える命令を含む信号と、を受け取ることで、第１データを第１メモリセルに書き込みを行う機能を有する。また、コントローラは、第３メモリセルに保持されている第３データを読み出して、第３データを第４メモリセルに書き込みを行う機能を有する。また、コントローラは、第２メモリセルに保持されている第２データ、及び第３メモリセルに保持されている第３データの消去を行う機能を有する。また、コントローラは、第１メモリセルに保持されている第１データを読み出して、第１データを第２メモリセルに書き込みを行う機能を有する。また、コントローラは、第４メモリセルに保持されている第３データを読み出して、第３データを第３メモリセルに書き込みを行う機能を有する。
（３）
又は、本発明の一態様は、ＮＡＮＤ型の記憶部と、コントローラと、を有する情報処理装置の動作方法である。記憶部は、それぞれブロックの異なる、第１ストリングと、第２ストリングと、を有する。また、第１ストリングと、第２ストリングと、のそれぞれは、チャネル形成領域に金属酸化物を含むトランジスタを有する。第１ストリングは、第１メモリセルを有し、第２ストリングは、第２メモリセルを有する。情報処理装置の動作方法は、第１ステップ乃至第３ステップを有する。第１ステップは、コントローラが、第１データと、第１データを書き込む命令を含む信号と、を受け取るステップと、コントローラによって、第１データが第１メモリセルに書き込まれるステップと、を有する。第２ステップは、コントローラによって、第１メモリセルから第１データが読み出されるステップを有する。第３ステップは、コントローラによって、第２ステップで読み出された第１データが第２メモリセルに書き込まれるステップを有する。
（４）
又は、本発明の一態様は、ＮＡＮＤ型の記憶部と、コントローラと、を有する情報処理装置の動作方法であって、記憶部は、それぞれブロックの異なる、第１ストリングと、第２ストリングと、第３ストリングと、を有する。また、第１ストリングと、第２ストリングと、のそれぞれは、チャネル形成領域に金属酸化物を含むトランジスタを有する。第１ストリングは、第１メモリセルを有し、第２ストリングは、第２メモリセルと、第３メモリセルを有し、第３ストリングは、第４メモリセルを有する。情報処理装置の動作方法は、第１ステップ乃至第８ステップを有する。第１ステップは、コントローラが、第１データと、第２メモリセルに保持されている第２データを第１データに書き換える命令を含む信号と、を受け取るステップと、コントローラによって、第１データが第１メモリセルに書き込まれるステップと、を有する。第２ステップは、コントローラによって、第２ストリングの第３メモリセルに保持されている第３データが読み出されるステップを有する。第３ステップは、コントローラによって、第２ステップで読み出された第３データが第４メモリセルに書き込まれるステップを有する。第４ステップは、コントローラによって、第２メモリセルに保持されている第２データ、及び第３メモリセルに保持されている第３データの消去が行われるステップを有する。第５ステップは、コントローラによって、第１メモリセルに保持されている第１データが読み出されるステップを有する。第６ステップは、コントローラによって、第５ステップで読み出された第１データが第２メモリセルに書き込まれるステップを有する。第７ステップは、コントローラによって、第４メモリセルに保持されている第３データが読み出されるステップを有する。第８ステップは、コントローラによって、第７ステップで読み出された第３データが第３メモリセルに書き込まれるステップを有する。
（５）
本発明の一態様は、演算処理装置と、記憶装置と、複数の配線と、を有し、記憶装置は複数のストリングを有し、複数のストリングの一つは、複数の配線の一つを介して演算処理装置と電気的に接続された情報処理装置の動作方法であって、シリアル伝送によって入力された第１データを、複数の第２データに変換し、複数の第２データを複数の配線毎に分配し、トリガー信号に応じて複数の第２データを複数のストリングに同時に供給する情報処理装置の動作方法である。
（６）
又は、本発明の一態様は、上記（５）の構成において、ストリングは、複数のメモリセルを有し、メモリセルは、酸化物半導体を含んでもよい。
（７）
又は、本発明の一態様は、上記（５）または（６）の構成において、記憶装置は、ＮＡＮＤ型の記憶装置であってもよい。
（８）
又は、本発明の一態様は、ＮＡＮＤ型の記憶部と、コントローラと、を有する情報処理装置である。記憶部は、それぞれブロックの異なる、第１ストリングと、第２ストリングと、を有する。また、第１ストリングと、第２ストリングと、のそれぞれは、チャネル形成領域に金属酸化物を含むトランジスタを有する。また、第１ストリングは、第１メモリセルを有し、第２ストリングは、第２メモリセルを有する。コントローラは、第１データと、第１データを書き込む命令を含む信号と、を受け取ることで、第１データを第１メモリセルに書き込みを行う機能を有する。また、コントローラは、その後に、第１メモリセルから第１データを読み出して、第２メモリセルに第１データを書き込む機能を有する。
（９）
又は、本発明の一態様は、ＮＡＮＤ型の記憶部と、コントローラと、を有する情報処理装置であって、記憶部は、それぞれブロックの異なる、第１ストリングと、第２ストリングと、第３ストリングと、を有する。また、第１ストリングと、第２ストリングと、のそれぞれは、チャネル形成領域に金属酸化物を含むトランジスタを有する。また、第１ストリングは、第１メモリセルを有し、第２ストリングは、第２メモリセルと、第３メモリセルと、を有し、第３ストリングは、第４メモリセルを有する。コントローラは、第１データと、第２メモリセルに保持されている第２データを第１データに書き換える命令を含む信号と、を受け取ることで、第１データを第１メモリセルに書き込みを行う機能を有する。また、コントローラは、第３メモリセルに保持されている第３データを読み出して、第３データを第４メモリセルに書き込みを行う機能を有する。また、コントローラは、第２メモリセルに保持されている第２データ、及び第３メモリセルに保持されている第３データの消去を行う機能を有する。また、コントローラは、第１メモリセルに保持されている第１データを読み出して、第１データを第２メモリセルに書き込みを行う機能を有する。また、コントローラは、第４メモリセルに保持されている第３データを読み出して、第３データを第３メモリセルに書き込みを行う機能を有する。
（１０）
又は、本発明の一態様は、ＮＡＮＤ型の記憶部と、コントローラと、を有する情報処理装置の動作方法である。記憶部は、それぞれブロックの異なる、第１ストリングと、第２ストリングと、を有する。また、第１ストリングと、第２ストリングと、のそれぞれは、チャネル形成領域に金属酸化物を含むトランジスタを有する。第１ストリングは、第１メモリセルを有し、第２ストリングは、第２メモリセルを有する。情報処理装置の動作方法は、第１ステップ乃至第３ステップを有する。第１ステップは、コントローラが、第１データと、第１データを書き込む命令を含む信号と、を受け取るステップと、コントローラによって、第１データが第１メモリセルに書き込まれるステップと、を有する。第２ステップは、コントローラによって、第１メモリセルから第１データが読み出されるステップを有する。第３ステップは、コントローラによって、第２ステップで読み出された第１データが第２メモリセルに書き込まれるステップを有する。
（１１）
又は、本発明の一態様は、ＮＡＮＤ型の記憶部と、コントローラと、を有する情報処理装置の動作方法であって、記憶部は、それぞれブロックの異なる、第１ストリングと、第２ストリングと、第３ストリングと、を有する。また、第１ストリングと、第２ストリングと、のそれぞれは、チャネル形成領域に金属酸化物を含むトランジスタを有する。第１ストリングは、第１メモリセルを有し、第２ストリングは、第２メモリセルと、第３メモリセルを有し、第３ストリングは、第４メモリセルを有する。情報処理装置の動作方法は、第１ステップ乃至第８ステップを有する。第１ステップは、コントローラが、第１データと、第２メモリセルに保持されている第２データを第１データに書き換える命令を含む信号と、を受け取るステップと、コントローラによって、第１データが第１メモリセルに書き込まれるステップと、を有する。第２ステップは、コントローラによって、第２ストリングの第３メモリセルに保持されている第３データが読み出されるステップを有する。第３ステップは、コントローラによって、第２ステップで読み出された第３データが第４メモリセルに書き込まれるステップを有する。第４ステップは、コントローラによって、第２メモリセルに保持されている第２データ、及び第３メモリセルに保持されている第３データの消去が行われるステップを有する。第５ステップは、コントローラによって、第１メモリセルに保持されている第１データが読み出されるステップを有する。第６ステップは、コントローラによって、第５ステップで読み出された第１データが第２メモリセルに書き込まれるステップを有する。第７ステップは、コントローラによって、第４メモリセルに保持されている第３データが読み出されるステップを有する。第８ステップは、コントローラによって、第７ステップで読み出された第３データが第３メモリセルに書き込まれるステップを有する。
なお、本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップや、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置、電子機器、情報処理装置等は、それ自体が半導体装置であり、半導体装置を有している場合がある。
また、本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に開示されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層など）であるとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示デバイス、発光デバイス、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（デジタルアナログ変換回路、アナログデジタル変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。
また、例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
また、本明細書等において、「抵抗素子」とは、例えば、０Ωよりも高い抵抗値を有する回路素子、配線などとすることができる。そのため、本明細書等において、「抵抗素子」は、抵抗値を有する配線、ソース－ドレイン間に電流が流れるトランジスタ、ダイオード、コイルなどを含むものとする。そのため、「抵抗素子」という用語は、「抵抗」、「負荷」、「抵抗値を有する領域」などの用語に言い換えることができ、逆に「抵抗」、「負荷」、「抵抗値を有する領域」という用語は、「抵抗素子」などの用語に言い換えることができる。抵抗値としては、例えば、好ましくは１ｍΩ以上１０Ω以下、より好ましくは５ｍΩ以上５Ω以下、更に好ましくは１０ｍΩ以上１Ω以下とすることができる。また、例えば、１Ω以上１×１０９Ω以下としてもよい。
また、本明細書等において、「容量素子」とは、例えば、０Ｆよりも高い静電容量の値を有する回路素子、静電容量の値を有する配線の領域、寄生容量、トランジスタのゲート容量などとすることができる。そのため、本明細書等において、「容量素子」は、１対の電極と、当該電極の間に含まれている誘電体と、を含む回路素子だけでなく、配線と配線との間に現れる寄生容量、トランジスタのソース又はドレインの一方とゲートとの間に現れるゲート容量などを含むものとする。また、「容量素子」、「寄生容量」、「ゲート容量」などという用語は、「容量」などの用語に言い換えることができ、逆に、「容量」という用語は、「容量素子」、「寄生容量」、「ゲート容量」などの用語に言い換えることができる。また、「容量」の「一対の電極」という用語は、「一対の導電体」、「一対の導電領域」、「一対の領域」などに言い換えることができる。なお、静電容量の値としては、例えば、０．０５ｆＦ以上１０ｐＦ以下とすることができる。また、例えば、１ｐＦ以上１０μＦ以下としてもよい。
また、本明細書等において、トランジスタは、ゲート、ソース、及びドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子である。ソース又はドレインとして機能する２つの端子は、トランジスタの入出力端子である。２つの入出力端子は、トランジスタの導電型（ｎチャネル型、ｐチャネル型）及びトランジスタの３つの端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、言い換えることができるものとする。また、本明細書等では、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２電極、又は第２端子）という表記を用いる。なお、トランジスタの構造によっては、上述した３つの端子に加えて、バックゲートを有する場合がある。この場合、本明細書等において、トランジスタのゲート又はバックゲートの一方を第１ゲートと呼称し、トランジスタのゲート又はバックゲートの他方を第２ゲートと呼称することがある。更に、同じトランジスタにおいて、「ゲート」と「バックゲート」の用語は互いに入れ換えることができる場合がある。また、トランジスタが、３以上のゲートを有する場合は、本明細書等においては、それぞれのゲートを第１ゲート、第２ゲート、第３ゲートなどと呼称することがある。
また、本明細書等において、ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
また、本明細書等において、「電圧」と「電位」は、適宜言い換えることができる。「電圧」は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、「電圧」を「電位」に言い換えることができる。なお、グラウンド電位は必ずしも０Ｖを意味するとは限らない。また、電位は相対的なものであり、基準となる電位が変わることによって、配線に与えられる電位、回路などに印加される電位、回路などから出力される電位なども変化する。
また、本明細書等において、「高レベル電位」、「低レベル電位」という用語は、特定の電位を意味するものではない。例えば、２本の配線において、両方とも「高レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの高レベル電位は、互いに等しくなくてもよい。また、同様に、２本の配線において、両方とも「低レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの低レベル電位は、互いに等しくなくてもよい。
「電流」とは、電荷の移動現象（電気伝導）のことであり、例えば、「正の荷電体の電気伝導が起きている」という記載は、「その逆向きに負の荷電体の電気伝導が起きている」と換言することができる。そのため、本明細書等において、「電流」とは、特に断らない限り、キャリアの移動に伴う電荷の移動現象（電気伝導）をいうものとする。ここでいうキャリアとは、電子、正孔、アニオン、カチオン、錯イオン等が挙げられ、電流の流れる系（例えば、半導体、金属、電解液、真空中など）によってキャリアが異なる。また、配線等における「電流の向き」は、正の電荷としたキャリアが移動する方向とし、正の電流量で記載する。換言すると、負の電荷としたキャリアが移動する方向は、電流の向きと逆の方向となり、負の電流量で表現される。そのため、本明細書等において、電流の正負（又は電流の向き）について断りがない場合、「素子Ａから素子Ｂに電流が流れる」等の記載は「素子Ｂから素子Ａに電流が流れる」等に言い換えることができるものとする。また、「素子Ａに電流が入力される」等の記載は「素子Ａから電流が出力される」等に言い換えることができるものとする。
また、本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上面に位置する絶縁体」の表現では、示している図面の向きを１８０度回転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。
また、「上」や「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また、本明細書等において、「膜」、「層」などの語句は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」、「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
また、本明細書等において「電極」、「配線」、「端子」などの用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。また、例えば、「端子」は「配線」や「電極」の一部として用いられることがあり、その逆もまた同様である。更に、「端子」の用語は、複数の「電極」、「配線」、「端子」などが一体となって形成されている場合なども含む。そのため、例えば、「電極」は「配線」又は「端子」の一部とすることができ、また、例えば、「端子」は「配線」又は「電極」の一部とすることができる。また、「電極」、「配線」、「端子」などの用語は、場合によって、「領域」などの用語に置き換える場合がある。
また、本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」、「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
本明細書等において、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体において欠陥準位密度が高くなることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。具体的には、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１５族元素（但し、酸素、水素は含まない）などがある。
本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。一例としては、電気的なスイッチ、機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
機械的なスイッチの一例としては、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
本明細書において、「平行」とは、二つの直線が－１０°以上１０°以下の角度で配置されている状態をいう。したがって、－５°以上５°以下の場合も含まれる。また、「略平行」又は「概略平行」とは、二つの直線が－３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」又は「概略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
本発明の一態様によって、回路面積が低減された情報装置を提供することができる。又は、本発明の一態様によって、消費電力が低い情報処理装置を提供することができる。
又は、本発明の一態様によって、新規な情報処理装置を提供することができる。又は、本発明の一態様によって、新規な情報処理装置の動作方法を提供することを課題の一とする。
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
図１は、情報処理装置の構成例を示すブロック図である。
図２は、情報処理装置の動作方法例を示すフローチャートである。
図３Ａ乃至図３Ｃは、情報処理装置の動作方法例を示す模式図である。
図４Ａ乃至図４Ｃは、情報処理装置に含まれている記憶部の構成例を示す回路図である。
図５は、情報処理装置に含まれている記憶部の構成例を示す回路図である。
図６は、情報処理装置に含まれている記憶部の構成例を示す回路図である。
図７Ａ、及び図７Ｂは、情報処理装置に含まれている記憶部の動作方法例を示すタイミングチャートある。
図８は、情報処理装置に含まれている記憶部の構成例を示す回路図である。
図９は、情報処理装置に含まれている記憶部の構成例を示す回路図である。
図１０は、情報処理装置の構成例を説明する断面模式図である。
図１１は、トランジスタの構成例を説明する断面模式図である。
図１２は、情報処理装置の構成例を説明する断面模式図である。
図１３Ａはコンピュータの構成例を説明する斜視図であり、図１３ＢはモノリシックＩＣを説明する斜視図である。
図１４Ａ、及び図１４Ｂのそれぞれは、コンピュータ、モノリシックＩＣの記憶階層を説明する図である。
図１５Ａ、及び図１５Ｂは、情報処理装置の構成、及びその動作方法を説明するブロック図である。
図１６ＡはＩＧＺＯの結晶構造の分類を説明する図であり、図１６Ｂは結晶性ＩＧＺＯのＸＲＤスペクトルを説明する図であり、図１６Ｃは結晶性ＩＧＺＯの極微電子線回折パターンを説明する図である。
図１７Ａは半導体ウェハの一例を示す斜視図であり、図１７Ｂはチップの一例を示す斜視図であり、図１７Ｃ、及び図１７Ｄは電子部品の一例を示す斜視図である。
図１８Ａ乃至図１８Ｊは、製品の一例を説明する斜視図、又は、模式図である。
図１９Ａ乃至図１９Ｃは、計算機の一例を説明する斜視図である。
図２０は、計算機の一例を説明する図である。
本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼称することができる。
また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
また、本明細書等において、各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
なお、実施の形態の中で述べる内容とは、各々の実施の形態（又は実施例）において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
本明細書に記載の実施の形態については、図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。
また、本明細書の図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
（実施の形態１）
本実施の形態では、記憶装置としての機能を有する、本発明の一態様の情報処理装置について説明する。
＜構成例＞
図１は、情報処理装置の構成例を示すブロック図である。情報処理装置５０は、一例として、記憶部１１９６と、コントローラ１１９７と、バスインターフェース１１９８と、を有する。
情報処理装置５０は、一例として、命令情報を含む信号を外部から取得することによって、当該命令に応じて記憶部１１９６へのデータの書き込みを行う機能を有する。
具体的には、例えば、情報処理装置５０に入力された命令情報を含む信号ＩＳＧは、バスインターフェース１１９８を介して、コントローラ１１９７に入力される。
コントローラ１１９７は、例えば、信号ＩＳＧをデコードする機能を有する。また、コントローラ１１９７は、デコードされた信号に含まれる命令に基づき、各種制御を行なう機能を有する。具体的に、コントローラ１１９７は、記憶部１１９６のアドレスを生成し、情報処理装置の状態に応じて記憶部１１９６のデータの読み出しや書き込みを行う。なお、記憶部１１９６に書き込みを行うとき、書き込み用のデータとしては、情報処理装置に、バスインターフェース１１９８を介して入力されたデータＤＴなどとすることができる。なお、データＤＴは、バスインターフェース１１９８を介して、コントローラ１１９７に送信される。
そのため、コントローラ１１９７は、一例として、信号ＩＳＧをデコードする回路と、記憶部１１９６に含まれているメモリセルのアドレスを生成する回路と、記憶部１１９６に含まれているトランジスタのオン状態とオフ状態とを切り替えるための信号を出力する回路と、を有する場合がある。
また、コントローラ１１９７は、動作のタイミングを制御する信号を生成する機能を有してもよい。例えば、コントローラ１１９７は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えて、内部クロック信号を上記各種回路に供給する構成としてもよい。
また、コントローラ１１９７は、記憶部１１９６に含まれているストリングのメモリセルに対して、エラーチェックを行う機能を有してもよい。コントローラ１１９７がこの機能を有することで、例えば、コントローラ１１９７が記憶部１１９６にデータの書き込みを行う前に、記憶部１１９６に含まれているストリングのメモリセルに対してエラーチェックを行うことができる。このとき、書き込み先のストリングに不良セルを見つけた場合、コントローラ１１９７は、データの書き込み先を不良セルから別のセルに変更して、データの書き込み動作を行うことができる。また、コントローラ１１９７は、一定の間隔で、記憶部１１９６に含まれているストリングのメモリセルに対してエラーチェックを行って、ストリングに不良セルを見つけたときに、データを訂正する機能を有してもよい。
また、情報処理装置５０は、一例として、命令情報を含む信号を外部から取得することによって、当該命令に応じて記憶部１１９６からデータの読み出しを行う機能を有する。また、情報処理装置５０は、コントローラ１１９７によって、読み出したデータを信号ＯＳＧとして、情報処理装置５０の外部に出力する機能を有する。
本発明の一態様の情報処理装置において、記憶部１１９６としては、例えば、ＮＡＮＤ型のストリングを有する記憶回路を適用することができる。特に、ＮＡＮＤ型の記憶回路としては、ＯＳトランジスタを用いた３次元構造のＮＡＮＤ型の記憶回路を適用することが好ましい。なお、メモリセルの構成として、ＯＳトランジスタを用いたＮＡＮＤ型のストリングを横型として、当該ストリングを１層ずつ積層する構成と、ＯＳトランジスタを用いたＮＡＮＤ型のストリングを縦型として、当該ストリングをエッチングなどにより一括で形成する構成と、が挙げられる。本明細書等では、ＯＳトランジスタを用いたＮＡＮＤ型のストリングを縦型とした構造を、３Ｄ ＯＳ ＮＡＮＤ（登録商標）型の記憶回路と呼称する場合がある。３Ｄ ＯＳ ＮＡＮＤ型の記憶回路は、多数のメモリセル同時に形成することができるため、少ない作製工程で実装密度を高めることができる。すなわち、１ｂｉｔあたりのコストを低減し、実装密度の高い記憶回路を低コストで実現できる。このため、記憶部１１９６は、ＮＡＮＤ型の複数のストリングを有する。なお、図１には、記憶部１１９６は、ストリングＳＴ１乃至ストリングＳＴ３を有する例を示している。また、図１の記憶部１１９６では、ストリングＳＴ１乃至ストリングＳＴ３以外のストリングについては省略している。
一例として、ストリングＳＴ１はメモリセルＬ［１］乃至メモリセルＬ［ｎ］（ｎは１以上の整数とする。）を有し、ストリングＳＴ２はメモリセルＭ［１］乃至メモリセルＭ［ｎ］を有し、ストリングＳＴ３はメモリセルＮ［１］乃至メモリセルＮ［ｎ］を有する。
また、ストリングＳＴ１において、メモリセルＬ［１］乃至メモリセルＬ［ｎ］は、配線ＳＬ１と配線ＢＬ１との間に、直列に電気的に接続されている。同様に、ストリングＳＴ２において、メモリセルＭ［１］乃至メモリセルＭ［ｎ］は、配線ＳＬ２と配線ＢＬ２との間に、直列に電気的に接続され、ストリングＳＴ３において、メモリセルＮ［１］乃至メモリセルＮ［ｎ］は、配線ＳＬ３と配線ＢＬ３との間に、直列に電気的に接続されている。
配線ＳＬ１乃至配線ＳＬ３のそれぞれは、ストリングＳＴ１乃至ストリングＳＴ３に対して、所定の電位を与える配線として機能する。また、配線ＢＬ１乃至配線ＢＬ３のそれぞれは、ストリングＳＴ１乃至ストリングＳＴ３に含まれているメモリセルへのデータを書き込むための配線、及び／又はメモリセルからのデータを読み出すための配線として機能する。
なお、図示されていないストリングについても、ストリングＳＴ１乃至ストリングＳＴ３と同様の接続構成とする。
＜動作方法例＞
ここで、図１の情報処理装置５０において、記憶部１１９６のストリングに含まれている一部のメモリセルをキャッシュメモリとして扱う動作方法の一例を説明する。
図２は、図１の情報処理装置５０の動作方法の例を示したフローチャートである。当該動作方法は、ステップＳＴＰ１乃至ステップＳＴＰ８を有する。また、当該フローチャートと併せて、ストリングＳＴ１、及びストリングＳＴ２におけるデータの動きを図３Ａ乃至図３Ｃに示す。
また、本動作方法としては、一例として、ストリングＳＴ１のメモリセルＬ［１］乃至メモリセルＬ［ｎ］のそれぞれにデータが保持されているものとして、メモリセルＬ［６］のデータを書き換える場合を考える。また、少なくともストリングＳＴ２、及びストリングＳＴ３にはデータが保持されていないものとする。
図１の情報処理装置５０において、動作が開始すると、初めにステップＳＴＰ１が行われる。
ステップＳＴＰ１は、メモリセルＬ［１］への書き換え用のデータを、例えば、ストリングＳＴ３のメモリセルＮ［１］に書き込むステップを有する。具体的には、例えば、図１の情報処理装置５０は、書き換え用のデータＤＴと、データを書き換える命令を含む信号ＩＳＧと、を取得して、コントローラ１１９７からの記憶部１１９６に書き込み信号が送信されて、メモリセルＭ［１］に書き込み用のデータＤＴを保持する。
ステップＳＴＰ１が終了した後にステップＳＴＰ２が行われる。ステップＳＴＰ２は、ストリングＳＴ１において、書き換えを行うメモリセル以外のメモリセルＬ［１］乃至メモリセルＬ［ｎ］のそれぞれに保持されているデータを読み出すステップを有する。ここでは、例えば、メモリセルＬ［１］乃至メモリセルＬ［５］のそれぞれに保持されているデータを読み出すものとする（図３Ａ参照）。
ステップＳＴＰ３は、ステップＳＴＰ２において読み出したメモリセルＬ［１］乃至メモリセルＬ［５］のそれぞれのデータを、ストリングＳＴ２のメモリセルＭ［１］乃至メモリセルＭ［５］に順次書き込む（コピーする）ステップを有する（図３Ａ参照）。
なお、図２のフローチャートでは、ステップＳＴＰ２の次にステップＳＴＰ３が行われるように記載しているが、本発明の一態様の情報処理装置の動作方法は、これに限定さない。例えば、ステップＳＴＰ２において、ストリングＳＴ１のメモリセルＬ［１］乃至メモリセルＬ［５］のそれぞれに保持されているデータを順次読み出していき、読み出したデータからストリングＳＴ２のメモリセルＭ［１］乃至メモリセルＭ［５］に順次書き込んでもよい。つまり、ステップＳＴＰ２及びステップＳＴＰ３は、同じステップとしてまとめてもよい。
ステップＳＴＰ３が終了した後にステップＳＴＰ４が行われる。ステップＳＴＰ４は、ストリングＳＴ１のメモリセルＬ［１］乃至メモリセルＬ［５］に保持されているデータを消去するステップを有する。
記憶部１１９６がＮＡＮＤ型の記憶回路である場合、データの消去動作はストリング単位で行われるため、ストリングＳＴ１のメモリセルＬ［１］乃至メモリセルＬ［５］に保持されているデータを消去しようとすると、メモリセルＬ［１］乃至メモリセルＬ［ｎ］の全てのデータの消去が行われるため、ステップＳＴＰ２及びステップＳＴＰ３において、メモリセルＬ［１］乃至メモリセルＬ［５］だけでなく、メモリセルＬ［７］乃至メモリセルＬ［ｎ］のデータもストリングＳＴ２に書き込む必要がある。
このため、記憶部１１９６としては、後述する図４乃至図６に図示している回路構成を有するＯＳ ＮＡＮＤ型の記憶回路であることが好ましい。詳しくは後述するが、当該記憶装置を用いることによって、ストリングＳＴ１のメモリセルＬ［１］から任意のメモリセルまでのデータを消去することができる。このため、本動作例では、メモリセルＬ［６］のデータを書き換えるため、ストリングＳＴ１のメモリセルＬ［１］乃至メモリセルＬ［６］のデータのみ消去を行うこととする（図３Ｂ参照）。
ステップＳＴＰ５は、ストリングＳＴ３のメモリセルＮ［１］から書き換え用のデータＤＴを読み出すステップを有する。
ステップＳＴＰ６は、ステップＳＴＰ５において読み出したメモリセルＮ［１］の書き換え用のデータＤＴをストリングＳＴ１のメモリセルＬ［６］に書き込むステップを有する（図３Ｂ参照）。
ステップＳＴＰ７は、ストリングＳＴ２のメモリセルＭ［１］乃至メモリセルＭ［５］のそれぞれに保持されているデータを読み出すステップを有する。当該データは、ステップＳＴＰ３において、書き込まれたデータに相当する（図３Ｃ参照）。
ステップＳＴＰ８は、ステップＳＴＰ５において読み出したメモリセルＭ［１］乃至メモリセルＭ［５］のそれぞれのデータを、ストリングＳＴ１のメモリセルＬ［１］乃至メモリセルＬ［５］に順次書き込む（コピーする）ステップを有する（図３Ｃ参照）。
なお、図２のフローチャートでは、ステップＳＴＰ７の次にステップＳＴＰ８が行われるように記載しているが、本発明の一態様の情報処理装置の動作方法は、これに限定さない。例えば、ステップＳＴＰ７において、ストリングＳＴ２のメモリセルＭ［１］乃至メモリセルＭ［５］のそれぞれに保持されているデータを順次読み出していき、読み出したデータからストリングＳＴ１のメモリセルＬ［２］乃至メモリセルＮ［５］に順次書き込んでもよい。つまり、ステップＳＴＰ７及びステップＳＴＰ８は、同じステップとしてまとめてもよい。
上述したステップＳＴＰ１乃至ステップＳＴＰ８のとおり、記憶部１１９６のストリングにデータを書き込むとき、ストリングに保持されたデータを書き換えるとき、などにおいて、記憶部１１９６の別のストリングのメモリセルをキャッシュメモリとして扱うことができる。
ところで、図１に示す情報処理装置５０において、回路を形成するための基板としては、例えば、半導体基板（例えば単結晶基板又はシリコン基板）を用いることが好ましい。また、当該基板としては、例えば、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、サファイアガラス基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、ポリテトラフルオロエチレン（ＰＴＦＥ）に代表されるプラスチックがある。または、一例としては、アクリル等の合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。または、一例としては、ポリアミド、ポリイミド、アラミド、エポキシ樹脂、無機蒸着フィルム、又は紙類などがある。特に、半導体基板、単結晶基板、又はＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、又は形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、又は回路の高集積化を図ることができる。
また、基板として、可撓性基板を用い、可撓性基板上に直接、トランジスタを形成してもよい。または、基板とトランジスタの間に剥離層を設けてもよい。剥離層は、その上に情報処理装置を一部あるいは全部完成させた後、基板より分離し、他の基板に転載するために用いることができる。その際、トランジスタは耐熱性の劣る基板や可撓性の基板にも転載できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シリコン膜との無機膜の積層構造の構成や、基板上にポリイミド等の有機樹脂膜が形成された構成等を用いることができる。
つまり、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。
なお、所定の機能を実現させるために必要な回路の全てを、同一の基板（例えば、ガラス基板、プラスチック基板、単結晶基板、又はＳＯＩ基板など）に形成することが可能である。こうして、部品点数の削減によるコストの低減、又は回路部品との接続点数の低減による信頼性の向上を図ることができる。
なお、所定の機能を実現させるために必要な回路の全てを同じ基板に形成しないことが可能である。つまり、所定の機能を実現させるために必要な回路の一部は、ある基板に形成され、所定の機能を実現させるために必要な回路の別の一部は、別の基板に形成されていることが可能である。例えば、所定の機能を実現させるために必要な回路の一部は、ガラス基板に形成され、所定の機能を実現させるために必要な回路の別の一部は、単結晶基板（又はＳＯＩ基板）に形成されることが可能である。そして、所定の機能を実現させるために必要な回路の別の一部が形成される単結晶基板（ＩＣチップともいう）を、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）によって、ガラス基板に接続して、ガラス基板にそのＩＣチップを配置することが可能である。または、ＩＣチップを、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）、ＳＭＴ（Ｓｕｒｆａｃｅ Ｍｏｕｎｔ Ｔｅｃｈｎｏｌｏｇｙ）、又はプリント基板などを用いてガラス基板と接続することが可能である。このように、回路の一部が画素部と同じ基板に形成されていることにより、部品点数の削減によるコストの低減、又は回路部品との接続点数の低減による信頼性の向上を図ることができる。特に、駆動電圧が大きい部分の回路、又は駆動周波数が高い部分の回路などは、消費電力が大きくなってしまう場合が多い。そこで、このような回路を、画素部とは別の基板（例えば単結晶基板）に形成して、ＩＣチップを構成する。このＩＣチップを用いることによって、消費電力の増加を防ぐことができる。
なお、本発明の一態様は、図１に示す情報処理装置５０の構成に限定されない。本発明の一態様は、状況に応じて、図１に示す情報処理装置５０の構成を変更してもよい。例えば、図１に示す情報処理装置５０に含まれている記憶部１１９６のストリングの構成は、実施の形態２で説明するストリングの構成に変更してもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、実施の形態１の記憶部１１９６に適用できる記憶部（ＮＡＮＤ型の記憶回路）の構成例について説明する。
＜記憶部（記憶回路）の構成例＞
記憶部の一例について、図４Ａを参照して説明する。図４Ａには、ｎ個（ｎは１以上の整数である。）のメモリセルの回路図が示されている。すなわち、図４Ａに示す回路は、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］のメモリセルと、それらを制御するための配線ＷＷＬ［１］乃至配線ＷＷＬ［ｎ］と、配線ＲＷＬ［１］乃至配線ＲＷＬ［ｎ］と、配線ＷＢＬと、配線ＲＢＬと、を有する。なお、配線ＷＷＬは書き込みワード線として機能し、配線ＲＷＬは読み出しワード線として機能し、配線ＷＢＬは書き込みビット線として機能し、配線ＲＢＬは読み出しビット線として機能する。
それぞれのメモリセルＭＣは、トランジスタＷＴｒと、トランジスタＲＴｒと、容量ＣＳと、を有する。図４Ａに図示しているトランジスタＲＴｒは、バックゲートを有するトランジスタであり、バックゲートに電位を印加することにより、トランジスタＲＴｒのしきい値電圧を変動することができる。なお、図４Ａに図示している配線ＢＧＬは、それぞれメモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］が有するトランジスタＲＴｒのバックゲートと電気的に接続されている。また、図４Ａに示す半導体装置は、配線ＢＧＬがメモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］が有するトランジスタＲＴｒのバックゲートのそれぞれと電気的に接続されている構成でなく、当該バックゲートに対してそれぞれ独立に電気的に接続して、それぞれ互いに異なった電位を印加する構成としてもよい。
トランジスタＷＴｒのチャネル形成領域は、例えば、実施の形態６で説明する金属酸化物を有することが好ましい。特に、インジウム、元素Ｍ（元素Ｍとしては、例えば、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなど）、亜鉛から一、又は複数選ばれた元素を有する金属酸化物の場合、当該金属酸化物は、ワイドギャップ半導体として機能するため、当該金属酸化物がチャネル形成領域に含まれているトランジスタは、オフ電流が非常に低い特性を有する。
また、トランジスタＲＴｒのチャネル形成領域としては、トランジスタの電界効果移動度が高くなる材料を用いるのが好ましい。このようなトランジスタを用いることにより、半導体装置をより早く動作することができる。例えば、トランジスタＲＴｒのチャネル形成領域に含まれる材料としては、例えば、シリコン、実施の形態６で説明する金属酸化物などの半導体材料を有することができる。
トランジスタＷＴｒは、書き込みトランジスタとして機能し、トランジスタＲＴｒは読み出しトランジスタとして機能する。トランジスタＷＴｒのオン状態、オフ状態の切り替えは、配線ＷＷＬに印加される電位によって行われる。容量ＣＳの一方の電極の電位は、配線ＲＷＬで制御される。容量ＣＳの他方の電極は、トランジスタＲＴｒのゲートに電気的に接続されている。容量ＣＳの他方の電極をメモリノードと言い換えることができる。各メモリセルＭＣのメモリノードは、そのメモリセルＭＣが有するトランジスタＷＴｒの第１端子に電気的に接続されている。
また、トランジスタＷＴｒの第２端子は、隣接するメモリセルＭＣのトランジスタＷＴｒの第１端子と直列に、電気的に接続されている。同様に、トランジスタＲＴｒの第１端子は、隣接するメモリセルのトランジスタＲＴｒの第２端子と直列に、電気的に接続されている。そして、メモリセルＭＣ［ｎ］が有するトランジスタＷＴｒの第２端子は、配線ＷＢＬと電気的に接続され、メモリセルＭＣ［ｎ］が有するトランジスタＲＴｒの第２端子は、配線ＲＢＬと電気的に接続されている。なお、本実施の形態では、メモリセルＭＣ［ｎ］が有するトランジスタＲＴｒの第２端子と配線ＲＢＬとの接続点をノードＮ１と呼称し、メモリセルＭＣ［１］が有するトランジスタＲＴｒの第１端子をノードＮ２と呼称する。なお、ノードＮ１と配線ＲＢＬとの間の導通状態を制御するために、メモリセルＭＣ［ｎ］のトランジスタＲＴｒと直列に、選択用トランジスタを接続してもよい。同様に、ノードＮ２と接続された配線と、ノードＮ２との間の導通状態を制御するために、メモリセルＭＣ［１］のトランジスタＲＴｒと直列に、選択用トランジスタを接続してもよい。
なお、本発明の一態様は、図４Ａに示す半導体装置に限定されない。本発明の一態様は、図４Ａに示す半導体装置を適宜変更した回路構成とすることができる。例えば、本発明の一態様は、図４Ｂに示すとおり、トランジスタＷＴｒにもバックゲートを設けた半導体装置としてもよい。なお、図４Ｂに図示している半導体装置は、図４Ａに図示している半導体装置の構成に加え、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］が有するトランジスタＷＴｒにバックゲートを設けて、当該バックゲートのそれぞれに配線ＢＧＬと電気的に接続した構成となっている。また、例えば、本発明の一態様は、図４Ｃに示すとおり、トランジスタＲＴｒ、及びトランジスタＷＴｒにバックゲートを設けない半導体装置としてもよい。
ところで、図４Ａ乃至図４Ｃに示す半導体装置の記憶容量を更に増やしたい場合、図４Ａ乃至図４Ｃに示す半導体装置をマトリクス状となるように並べて配置すればよい。例えば、図４Ｂに示す半導体装置をマトリクス状となるように並べて配置した場合、その回路構成は、図５に示す構成となる。
図５に示す半導体装置は、図４Ｂに示した半導体装置を１列としてｍ列（ｍは１以上の整数である。）並べて配置したもので、配線ＲＷＬ、及び配線ＷＷＬを同じ行のメモリセルＭＣと共有するように電気的に接続した構成となっている。つまり、図５に示す半導体装置は、ｎ行ｍ列のマトリクス状の半導体装置であり、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［ｎ，ｍ］を有する。そのため、図５に示す半導体装置は、配線ＲＷＬ［１］乃至配線ＲＷＬ［ｎ］と、配線ＷＷＬ［１］乃至配線ＷＷＬ［ｎ］と、配線ＲＢＬ［１］乃至配線ＲＢＬ［ｍ］と、配線ＷＢＬ［１］乃至ＷＢＬ［ｍ］と、配線ＢＧＬ［１］乃至配線ＢＧＬ［ｍ］と、によって、電気的に接続されている。具体的には、メモリセルＭＣ［ｊ，ｉ］（ｊは１以上ｎ以下の整数であり、ｉは１以上ｍ以下の整数である。）の容量ＣＳの一方の電極は、配線ＲＷＬ［ｊ］と電気的に接続され、メモリセルＭＣ［ｊ，ｉ］のトランジスタＷＴｒのゲートは、配線ＷＷＬ［ｊ］と電気的に接続されている。配線ＷＢＬ［ｉ］は、メモリセルＭＣ［ｎ，ｉ］のトランジスタＷＴｒの第２端子と電気的に接続され、配線ＲＢＬ［ｉ］は、メモリセルＭＣ［ｎ，ｉ］のトランジスタＲＴｒの第２端子と電気的に接続されている。
なお、図５は、メモリセルＭＣ［１，１］、メモリセルＭＣ［１，ｉ］、メモリセルＭＣ［１，ｍ］、メモリセルＭＣ［ｊ，１］、メモリセルＭＣ［ｊ，ｉ］、メモリセルＭＣ［ｊ，ｍ］、メモリセルＭＣ［ｎ，１］、メモリセルＭＣ［ｎ，ｉ］、メモリセルＭＣ［ｎ，ｍ］、配線ＲＷＬ［１］、配線ＲＷＬ［ｊ］、配線ＲＷＬ［ｎ］、配線ＷＷＬ［１］、配線ＷＷＬ［ｊ］、配線ＷＷＬ［ｎ］、配線ＲＢＬ［１］、配線ＲＢＬ［ｉ］、配線ＲＢＬ［ｍ］、配線ＷＢＬ［１］、配線ＷＢＬ［ｉ］、配線ＷＢＬ［ｍ］、配線ＢＧＬ［１］、配線ＢＧＬ［ｉ］、配線ＢＧＬ［ｍ］、容量ＣＳ、トランジスタＷＴｒ、トランジスタＲＴｒ、ノードＮ１、ノードＮ２のみ図示している。
なお、本明細書等では、一例として、ｉ列目のノードＮ１とノードＮ２との間に電気的に接続されているメモリセルＭＣ［１，ｉ］乃至メモリセルＭＣ［ｎ，ｉ］を、ｉ列目のストリングと呼ぶ場合がある。また、一例として、ｊ行目の配線ＲＷＬ［ｊ］及び配線ＷＷＬ［ｊ］に電気的に接続されているメモリセルＭＣ［ｊ，１］乃至メモリセルＭＣ［ｊ，ｍ］をｊ行目のページと呼ぶ場合がある。また、一例として、図５に示すｎ行ｍ列のマトリクス状に配置されたメモリセルＭＣ［１，１］乃至メモリセルＭＣ［ｎ，ｍ］をまとめてブロックと呼ぶ場合がある。
また、図４Ｃに示した半導体装置を１列としてｍ列（ｍは１以上の整数である。）並べて配置したものを、図６に示す。なお、図６に示す半導体装置は、全てのメモリセルＭＣが有するそれぞれのトランジスタにバックゲートを設けていない構成となっており、そのため、図６に示す半導体装置は、配線ＢＧＬを有していない。なお、図６に示す半導体装置については、図５に示す半導体装置の説明の記載を参酌する。
＜＜動作方法例＞＞
次に、図４Ａ乃至図４Ｃに示した半導体装置の動作方法の一例について説明する。なお、以下の説明で用いられる低レベル電位、高レベル電位は、特定の電位を意味するものではなく、配線が異なれば、具体的な電位も異なる場合がある。例えば、配線ＷＷＬに印加される低レベル電位、高レベル電位のそれぞれは、配線ＲＷＬに印加される低レベル電位、高レベル電位と異なる電位であってもよい。
また、本動作方法例において、図４Ａ、及び図４Ｂに示した配線ＢＧＬには、トランジスタＲＴｒ、トランジスタＷＴｒが正常に動作する範囲内の電位があらかじめ印加されているものとする。そのため、図４Ａ乃至図４Ｃに示す半導体装置の動作は、それぞれ互いに同様に考えることができる。
図７Ａは、半導体装置にデータを書き込む動作例を示したタイミングチャートであり、図７Ｂは、半導体装置からデータを読み出す動作例を示したタイミングチャートである。図７Ａ、及び図７Ｂのそれぞれのタイミングチャートは、配線ＷＷＬ［１］、配線ＷＷＬ［２］、配線ＷＷＬ［ｎ］、配線ＲＷＬ［１］、配線ＲＷＬ［２］、配線ＲＷＬ［ｎ］、ノードＮ１、及びノードＮ２の電位の大きさの変化を示している。また、配線ＷＢＬは、配線ＷＢＬに供給されるデータについて示している。
図７Ａは、データＤ［１］乃至データＤ［ｎ］のそれぞれをメモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］に書き込む例を示している。なお、データＤ［１］乃至データＤ［ｎ］は、２値、多値、アナログ値などとすることができる。そして、データＤ［１］乃至データＤ［ｎ］は、配線ＷＢＬから供給されるものとする。つまり、図４Ａ乃至図４Ｃに示す半導体装置の回路構成において、データの書き込みは、メモリセルＭＣ［１］からメモリセルＭＣ［ｎ］に順次行われる。
また、例えば、メモリセルＭＣ［２］にデータを書き込んだ後に、メモリセルＭＣ［１］にデータを書き込もうとすると、一度、メモリセルＭＣ［２］に書き込まれているデータを読み出して別の場所に保存しないと、メモリセルＭＣ［２］に保持されているデータは、メモリセルＭＣ［１］にデータを書き込む段階で失われてしまう。
図４Ａ乃至図４Ｃに示す半導体装置の回路構成において、メモリセルＭＣ［ｉ］（ここでのｉは２以上ｎ以下の整数とする。）にデータを書き込む場合、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｉ－１］に保持されているデータの書き換えを防ぐために、配線ＷＷＬ［１］乃至配線ＷＷＬ［ｉ－１］に低レベル電位を供給して、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｉ－１］が有するそれぞれのトランジスタＷＴｒをオフ状態にする。これにより、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｉ－１］に保持されているそれぞれのデータを保護することができる。
また、メモリセルＭＣ［ｉ］にデータを書きこむ場合、データは配線ＷＢＬから供給されるため、配線ＷＷＬ［ｉ］乃至配線ＷＷＬ［ｎ］に高レベル電位を供給して、メモリセルＭＣ［ｉ］乃至メモリセルＭＣ［ｎ］が有するそれぞれのトランジスタＷＴｒを十分なオン状態にする。これにより、メモリセルＭＣ［ｉ］のメモリノードにデータを保持することができる。
なお、図４Ａ乃至図４Ｃに示す半導体装置の回路構成にデータを書き込む場合、配線ＲＢＬは他の配線とは独立に制御できるので、特定の電位にする必要は無いが、例えば、低レベル電位とすることができる。すなわち、ノードＮ１の電位は、低レベル電位とすることができる。加えて、ノードＮ２の電位も、低レベル電位とすることができる。
上記を踏まえた上で、図７Ａのタイミングチャートに示す動作例について説明する。時刻Ｔ１０において、配線ＷＷＬ［１］乃至配線ＷＷＬ［ｎ］、配線ＲＷＬ［１］乃至配線ＲＷＬ［ｎ］、配線ＷＢＬ、ノードＮ１、及びノードＮ２のそれぞれの電位は、低レベル電位となっている。
時刻Ｔ１１において、配線ＷＷＬ［１］乃至配線ＷＷＬ［ｎ］に高レベル電位の印加が開始される。これにより、時刻Ｔ１１から時刻Ｔ１２までの間において、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］が有するそれぞれのトランジスタＷＴｒが十分なオン状態となる。そして、配線ＷＢＬには、データＤ［１］が供給される。メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］が有するそれぞれのトランジスタＷＴｒは十分なオン状態となっているため、データＤ［１］は、メモリセルＭＣ［１］のメモリノードにまで到達して書き込まれる。
時刻Ｔ１２において、配線ＷＷＬ［１］に低レベル電位の印加が開始され、配線ＷＷＬ［２］乃至配線ＷＷＬ［ｎ］には、引き続き、高レベル電位が印加されている。これにより、時刻Ｔ１２から時刻Ｔ１３までの間において、メモリセルＭＣ［１］が有するトランジスタＷＴｒがオフ状態となり、メモリセルＭＣ［２］乃至メモリセルＭＣ［ｎ］が有するそれぞれのトランジスタＷＴｒが十分なオン状態となる。そして、配線ＷＢＬには、データＤ［２］が供給される。メモリセルＭＣ［２］乃至メモリセルＭＣ［ｎ］が有するそれぞれのトランジスタＷＴｒは十分なオン状態となっているため、データＤ［２］は、メモリセルＭＣ［２］のメモリノードにまで到達して書き込まれる。また、メモリセルＭＣ［１］のトランジスタＷＴｒはオフ状態となっているため、メモリセルＭＣ［１］に保持されているデータＤ［１］は、この時刻Ｔ１２から時刻Ｔ１３までの書き込み動作によって失われない。
時刻Ｔ１３から時刻Ｔ１４までの間では、時刻Ｔ１１から時刻Ｔ１２までの間のメモリセルＭＣ［１］へのデータＤ［１］の書き込み動作と、時刻Ｔ１２から時刻Ｔ１３までの間のメモリセルＭＣ［２］へのデータＤ［２］の書き込み動作と、のそれぞれと同様に、メモリセルＭＣ［３］乃至メモリセルＭＣ［ｎ－１］のそれぞれに順次データＤ［３］乃至データＤ［ｎ－１］が書き込まれる。具体的には、既にデータが書き込まれたメモリセルＭＣ［１］乃至メモリセルＭＣ［ｊ－１］（ここでのｊは３以上ｎ－１以下の整数とする。）が有するトランジスタＷＴｒをオフ状態とし、データが書き込まれていないメモリセルＭＣ［ｊ］乃至メモリセルＭＣ［ｎ］が有するトランジスタＷＴｒを十分なオン状態とし、データＤ［ｊ］を配線ＷＢＬから供給して、メモリセルＭＣ［ｊ］のメモリノードに書き込めばよい。そして、メモリセルＭＣ［ｊ］へのデータＤ［ｊ］の書き込みが終了した場合、メモリセルＭＣ［ｊ］が有するトランジスタＷＴｒをオフ状態として、配線ＷＢＬからデータＤ［ｊ＋１］を供給して、メモリセルＭＣ［ｊ＋１］のメモリノードに書き込む動作を行えばよい。特に、ｊがｎ－１のときの書き込み動作は、次に記載する、時刻Ｔ１４から時刻Ｔ１５までの動作を指す。
時刻Ｔ１４において、配線ＷＷＬ［１］乃至配線ＷＷＬ［ｎ－１］に低レベル電位が印加され、配線ＷＷＬ［ｎ］には、引き続き、高レベル電位が印加されている。これにより、時刻Ｔ１４から時刻Ｔ１５までの間において、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ－１］が有するトランジスタＷＴｒがオフ状態となり、メモリセルＭＣ［ｎ］が有するトランジスタＷＴｒが十分なオン状態となる。そして、配線ＷＢＬには、データＤ［ｎ］が供給される。メモリセルＭＣ［ｎ］が有するトランジスタＷＴｒは十分なオン状態となっているため、データＤ［ｎ］は、メモリセルＭＣ［ｎ］のメモリノードにまで到達して書き込まれる。また、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ－１］のトランジスタＷＴｒはオフ状態となっているため、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ－１］のそれぞれに保持されているデータＤ［１］乃至データＤ［ｎ－１］は、この時刻Ｔ１４から時刻Ｔ１５までの間の書き込み動作によって失われることはない。
上述の動作によって、図４Ａ乃至図４Ｃに示す半導体装置のいずれか一において、その半導体装置の有するメモリセルＭＣに対してデータを書き込むことができる。
図７Ｂは、データＤ［１］乃至データＤ［ｎ］のそれぞれをメモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］から読み出すタイミングチャートの例を示している。なお、このとき、各メモリセルＭＣに保持されたデータを維持するために、トランジスタＷＴｒは、オフ状態であることが求められる。そのため、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］からデータを読み出す動作時において、配線ＷＷＬ［１］乃至配線ＷＷＬ［ｎ］の電位は低レベル電位とする。
図４Ａ乃至図４Ｃに示す半導体装置の回路構成において、特定のメモリセルＭＣのデータを読み出す場合、他のメモリセルＭＣが有するトランジスタＲＴｒを十分なオン状態とした上で、当該特定のメモリセルＭＣが有するトランジスタＲＴｒを飽和領域として動作させる。つまり、当該特定のメモリセルＭＣが有するトランジスタＲＴｒのソース－ドレイン間に流れる電流は、ソース－ドレイン間電圧と、当該特定のメモリセルＭＣに保持されているデータと、に応じて決定される。
例えば、メモリセルＭＣ［ｋ］（ここでのｋは１以上ｎ以下の整数とする。）に保持されているデータを読み出す場合を考える。このとき、メモリセルＭＣ［ｋ］を除いたメモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］が有するそれぞれのトランジスタＲＴｒを十分なオン状態にするため、配線ＲＷＬ［ｋ］を除いた配線ＲＷＬ［１］乃至配線ＲＷＬ［ｎ］に高レベル電位が供給される。
一方、メモリセルＭＣ［ｋ］が有するトランジスタＲＴｒは、保持されているデータに応じたオン状態にするため、配線ＲＷＬ［ｋ］は、メモリセルＭＣ［ｋ］に当該データを書き込んだときの配線ＲＷＬ［ｋ］と同じ電位にする必要がある。なお、ここでは、書き込み動作時及び読み出し動作時における配線ＲＷＬ［ｋ］の電位を低レベル電位として考える。
例えば、ノードＮ１に＋３Ｖ、ノードＮ２に０Ｖの電位を与える。そして、ノードＮ２をフローティングにして、その後のノードＮ２の電位を測定する。配線ＲＷＬ［ｋ］を除いた配線ＲＷＬ［１］乃至配線ＲＷＬ［ｎ］の電位を高レベル電位とした場合、メモリセルＭＣ［ｋ］を除いたメモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］が有するトランジスタＲＴｒが十分なオン状態となる。一方、メモリセルＭＣ［ｋ］が有するトランジスタＲＴｒの第１端子－第２端子間の電圧は、当該トランジスタＲＴｒのゲートの電位とノードＮ１の電位によって定まるため、ノードＮ２の電位はメモリセルＭＣ［ｋ］のメモリノードに保持されたデータに応じて決まる。
このようにして、メモリセルＭＣ［ｋ］に保持されているデータを読み出すことができる。
上述を踏まえた上で、図７Ｂのタイミングチャートに示す動作例について説明する。時刻Ｔ２０において、配線ＷＷＬ［１］乃至配線ＷＷＬ［ｎ］、配線ＲＷＬ［１］乃至配線ＲＷＬ［ｎ］、配線ＷＢＬ、ノードＮ１、及びノードＮ２のそれぞれの電位は、低レベル電位となっている。特に、ノードＮ２は、フローティング状態となっている。そして、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］のメモリノードには、それぞれデータＤ［１］乃至データＤ［ｎ］が保持されているものとする。
時刻Ｔ２１から時刻Ｔ２２までの間において、配線ＲＷＬ［１］に低レベル電位の印加が開始され、配線ＲＷＬ［２］乃至配線ＲＷＬ［ｎ］に高レベル電位の印加が開始される。これにより、時刻Ｔ２１から時刻Ｔ２２までの間において、メモリセルＭＣ［２］乃至メモリセルＭＣ［ｎ］が有するそれぞれのトランジスタＲＴｒが十分なオン状態となる。そして、メモリセルＭＣ［１］のトランジスタＲＴｒは、メモリセルＭＣ［１］のメモリノードに保持されているデータＤ［１］に応じたオン状態となる。また、配線ＲＢＬに電位ＶＲを供給する。これにより、ノードＮ１の電位はＶＲとなり、ノードＮ２の電位は、ノードＮ１の電位ＶＲとメモリセルＭＣ［１］のメモリノードに保持されたデータとに応じて決まる。ここでは、ノードＮ２の電位を、ＶＤ［１］とする。そして、ノードＮ２の電位ＶＤ［１］を測定することによって、メモリセルＭＣ［１］のメモリノードに保持されたデータＤ［１］を読み出すことができる。
時刻Ｔ２２から時刻Ｔ２３までの間において、配線ＲＷＬ［１］乃至配線ＲＷＬ［ｎ］に低レベル電位の印加が開始される。また、ノードＮ２には、低レベル電位が供給され、その後、ノードＮ２はフローティング状態となる。つまり、時刻Ｔ２２から時刻Ｔ２３までの間において、配線ＲＷＬ［１］乃至配線ＲＷＬ［ｎ］、ノードＮ２のそれぞれの電位は、時刻Ｔ２０から時刻Ｔ２１までの間の状況と同じになる。なお、配線ＲＢＬには、引き続き、電位ＶＲを供給してもよく、又は、低レベル電位を供給してもよい。本動作例では、配線ＲＢＬは、時刻Ｔ２１以降、電位ＶＲが供給され続けるものとする。
時刻Ｔ２３から時刻Ｔ２４までの間において、配線ＲＷＬ［２］に低レベル電位が印加され、配線ＲＷＬ［１］、配線ＲＷＬ［３］乃至配線ＲＷＬ［ｎ］に高レベル電位の印加が開始される。これにより、時刻Ｔ２３から時刻Ｔ２４までの間において、メモリセルＭＣ［１］、メモリセルＭＣ［３］乃至メモリセルＭＣ［ｎ］が有するそれぞれのトランジスタＲＴｒが十分なオン状態となる。そして、メモリセルＭＣ［２］のトランジスタＲＴｒは、メモリセルＭＣ［２］のメモリノードに保持されているデータＤ［２］に応じたオン状態となる。また、配線ＲＢＬには電位ＶＲが引き続き供給されている。これにより、ノードＮ２の電位は、ノードＮ１の電位ＶＲとメモリセルＭＣ［２］のメモリノードに保持されたデータとに応じて決まる。ここでは、ノードＮ２の電位を、ＶＤ［２］とする。そして、ノードＮ２の電位ＶＤ［２］を測定することによって、メモリセルＭＣ［２］のメモリノードに保持されたデータＤ［２］を読み出すことができる。
時刻Ｔ２４から時刻Ｔ２５までの間では、時刻Ｔ２０から時刻Ｔ２２までの間のメモリセルＭＣ［１］からのデータＤ［１］の読み出し動作と、時刻Ｔ２２から時刻Ｔ２４までの間のメモリセルＭＣ［２］からのデータＤ［２］の読み出し動作と、のそれぞれと同様に、メモリセルＭＣ［３］乃至メモリセルＭＣ［ｎ－１］のそれぞれから順次データＤ［３］乃至データＤ［ｎ－１］が読み出される。具体的には、メモリセルＭＣ［ｊ］（ここでのｊは３以上ｎ－１以下の整数とする。）からデータＤ［ｊ］を読み出す場合、ノードＮ２の電位を低レベル電位として、且つノードＮ２をフローティング状態にした後に、配線ＲＷＬ［ｊ］を除いた配線ＲＷＬ［１］乃至配線ＲＷＬ［ｎ］に高レベル電位を供給して、メモリセルＭＣ［ｊ］を除いたメモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］が有するトランジスタＲＴｒを十分なオン状態にし、メモリセルＭＣ［ｊ］が有するトランジスタＲＴｒをデータＤ［ｊ］に応じたオン状態にする。次に、ノードＮ１の電位をＶＲにすることで、ノードＮ２の電位は、データＤ［ｊ］に応じた電位となり、この電位を測定することで、データＤ［ｊ］を読み出すことができる。なお、メモリセルＭＣ［ｊ］に保持されたデータＤ［ｊ］の読み出しが終わった後は、次の読み出し動作の準備として、配線ＲＷＬ［１］乃至配線ＲＷＬ［ｎ］に低レベル電位の印加を開始して、ノードＮ２の電位を低レベル電位とし、その後、ノードＮ２はフローティング状態にする。特に、ｊがｎ－１のとき、この準備は、時刻Ｔ２５から時刻Ｔ２６までの間の動作を指す。
時刻Ｔ２５から時刻Ｔ２６までの間において、配線ＲＷＬ［１］乃至配線ＲＷＬ［ｎ］に低レベル電位の印加が開始される。また、ノードＮ２に低レベル電位の印加が開始され、ノードＮ２の電位が低レベル電位になった後、ノードＮ２はフローティング状態となる。つまり、時刻Ｔ２５から時刻Ｔ２６までの間において、配線ＲＷＬ［１］乃至配線ＲＷＬ［ｎ］、ノードＮ２のそれぞれの電位は、時刻Ｔ２０から時刻Ｔ２１までの間の状況と同じになる。なお、配線ＲＢＬには、引き続き、電位ＶＲを供給してもよく、又は、低レベル電位を印加してもよい。本動作例では、時刻Ｔ２１に、配線ＲＢＬに電位ＶＲの印加が開始されており、時刻Ｔ２２以降は、配線ＲＢＬに電位ＶＲが印加され続けるものとする。
時刻Ｔ２６において、配線ＲＷＬ［ｎ］に低レベル電位が印加され、配線ＲＷＬ［１］乃至配線ＲＷＬ［ｎ－１］には、高レベル電位が供給される。これにより、時刻Ｔ２６から時刻Ｔ２７までの間において、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ－１］が有するそれぞれのトランジスタＲＴｒが十分なオン状態となる。そして、メモリセルＭＣ［ｎ］のトランジスタＲＴｒは、メモリセルＭＣ［ｎ］のメモリノードに保持されているデータＤ［ｎ］に応じたオン状態となる。また、配線ＲＢＬには電位ＶＲが引き続き供給されている。これにより、ノードＮ２の電位は、ノードＮ１の電位ＶＲとメモリセルＭＣ［ｎ］のメモリノードに保持されたデータとに応じて決まる。ここでは、ノードＮ２の電位を、ＶＤ［ｎ］とする。そして、ノードＮ２の電位ＶＤ［ｎ］を測定することによって、メモリセルＭＣ［ｎ］のメモリノードに保持されたデータＤ［ｎ］を読み出すことができる。
上記の動作によって、図４Ａ乃至図４Ｃに示す半導体装置のそれぞれのメモリセルＭＣからデータを読み出すことができる。
なお、本発明の一態様の情報処理装置における動作は、上述した動作例に限定されない。本発明の一態様の情報処理装置における動作は、状況に応じて、上述した動作例を適宜変更してもよい。例えば、上述した読み出し動作では、ノードＮ１に電位ＶＲを供給することで、ノードＮ２から所望のメモリセルのＭＣのメモリノードに保持されたデータに応じた電位ＶＤを読み出す。
次に、図５、及び図６に示したＮＡＮＤ型の記憶回路を図１の記憶部１１９６に適用するために、キャッシュメモリとして扱う方法の一例について説明する。
図８は、ブロックＢＬＫ＿１乃至ブロックＢＬＫ＿ｋ（ｋは１以上の整数である。）を有する記憶部の構成例である。ブロックＢＬＫ＿１乃至ブロックＢＬＫ＿ｋのそれぞれは、例えば、図５、及び図６に示したｎ行ｍ列のマトリクス状のメモリセルＭＣ［１，１］乃至メモリセルＭＣ［ｎ，ｍ］を有する。なお、図８に示すブロックＢＬＫ＿１乃至ブロックＢＬＫ＿ｋには、ある列について着目したメモリセルＭＣのみを図示している。そのため、図８では、ブロックＢＬＫに含まれているマトリクス状のメモリセルＭＣの行のアドレスを“［ ］”とし、ブロックＢＬＫのアドレスを“＿ ”として符号に記載し、符号への列のアドレスを省略している。また、図５に示す記憶部を図８に示す記憶部に構成を適用した場合、図８に示している各トランジスタのバックゲートは省略しているものとする。
図８に示した記憶部は、図５、及び図６に示した記憶部に対して、トランジスタＢＴｒ＿１乃至トランジスタＢＴｒ＿ｋと、トランジスタＳＴｒ＿１乃至トランジスタＳＴｒ＿ｋと、を設けた構成となっている。
具体的には、図８の記憶部において、配線ＲＢＬ＿１は、トランジスタＢＴｒ＿１の第１端子と、トランジスタＳＴｒ＿１の第１端子と、に電気的に接続されている。また、トランジスタＳＴｒ＿１の第２端子は、配線ＷＢＬ＿１と、スイッチＳＷ＿１の第１端子と、に電気的に接続されている。配線ＲＢＬ＿ｈ（ｈは１以上ｋ以下の整数である。）は、トランジスタＢＴｒ＿ｈの第１端子と、トランジスタＳＴｒ＿ｈの第１端子と、に電気的に接続されている。また、トランジスタＳＴｒ＿ｈの第２端子は、配線ＷＢＬ＿ｈと、スイッチＳＷ＿ｈの第１端子と、に電気的に接続されている。配線ＲＢＬ＿ｋは、トランジスタＢＴｒ＿ｋの第１端子と、トランジスタＳＴｒ＿ｋの第１端子と、に電気的に接続されている。また、トランジスタＳＴｒ＿ｋの第２端子は、配線ＷＢＬ＿ｋと、スイッチＳＷ＿ｋの第１端子と、に電気的に接続されている。
スイッチＳＷ＿１乃至スイッチＳＷ＿ｋのそれぞれの第２端子は、配線ＬＮ１に電気的に接続されている。また、スイッチＳＷ＿１乃至スイッチＳＷ＿ｋのそれぞれの第３端子は、配線ＬＮ２に電気的に接続されている。
スイッチＳＷ＿１乃至スイッチＳＷ＿ｋのそれぞれは、第１端子と第２端子又は第３端子のどちらか一方との間を導通状態にする機能を有する。つまり、スイッチＳＷ＿１乃至スイッチＳＷ＿ｋのそれぞれは、ブロックＢＬＫ＿１乃至ブロックＢＬＫ＿ｋのそれぞれを、配線ＬＮ１又は配線ＬＮ２のどちらに導通状態にするかを選択することができる。
配線ＬＮ１は、例えば、ブロックＢＬＫ＿１乃至ブロックＢＬＫ＿ｋのそれぞれのストリングのメモリセルに対して、書き込み用のデータを送信する配線として機能する。また、配線ＬＮ２は、例えば、ブロックＢＬＫ＿１乃至ブロックＢＬＫ＿ｋのそれぞれのストリングのメモリセルから読み出したデータを送信する配線として機能する。なお、本発明の一態様の情報処理装置は、この構成に限定されない。例えば、配線ＬＮ１、配線ＬＮ２は２本でなく、１本にまとめもよいし（この場合、スイッチＳＷ＿１乃至スイッチＳＷ＿ｋは設けなくてもよい。）、３本以上にしてもよい（この場合、スイッチＳＷ＿１乃至スイッチＳＷ＿ｋのそれぞれを、配線の数に応じたセレクタ回路などに置き換えればよい）。
トランジスタＢＴｒ＿１乃至トランジスタＢＴｒ＿ｋのそれぞれは、配線ＲＢＬ＿１乃至配線ＲＢＬ＿ｋのそれぞれのノードＮ１の電位を調整するためのトランジスタとして機能する。このため、トランジスタＢＴｒ＿１乃至トランジスタＢＴｒ＿ｋのそれぞれの第２端子、及びゲートには、所定の電位が入力されているものとする。具体的には、例えば、ブロックＢＬＫ＿ｈ（ｈは１以上ｋ以下の整数である。）のメモリセルＭＣ［１］＿ｈ乃至メモリセルＭＣ［ｎ］＿ｈのいずれか一から電位を読み出したとき、トランジスタＢＴｒ［ｉ］は、配線ＲＢＬ＿ｈのノードＮ１の当該電位を書き込み用の電位に変動させる機能を有する。そのため、トランジスタＢＴｒ＿１乃至トランジスタＢＴｒ＿ｋは、センスアンプなどの増幅回路に置き換えてもよい。
トランジスタＳＴｒ＿１乃至トランジスタＳＴｒ＿ｋのそれぞれは、スイッチング素子として機能する。そのため、トランジスタＳＴｒ＿１乃至トランジスタＳＴｒ＿ｋのそれぞれのゲートには、トランジスタＳＴｒ＿１乃至トランジスタＳＴｒ＿ｋのそれぞれのオン状態又はオフ状態への切り替えを行うための信号を送信する配線に電気的に接続されている。
次に、図８の記憶部の一部がキャッシュメモリとして機能するときの、当該記憶部の動作方法について説明する。また、当該動作方法の説明については、図９に示す記憶部を用いることとする。
図９の記憶部は、図８の記憶部を簡易的に示したものである。具体的には、図９の記憶部は、図８の記憶部において、ｍを３とし、ｋを３とした構成となっている。
図９の記憶部は、ブロックＢＬＫ＿１乃至ブロックＢＬＫ＿３を有し、ブロックＢＬＫ＿１乃至ブロックＢＬＫ＿３のそれぞれは、１個以上のストリングを有する。具体的には、ブロックＢＬＫ＿１は、１個のストリングとしてメモリセルＭＣ［１］＿１乃至メモリセルＭＣ［３］＿１を有し、ブロックＢＬＫ＿２は、１個のストリングとしてメモリセルＭＣ［１］＿２乃至メモリセルＭＣ［３］＿２を有し、ブロックＢＬＫ＿３は、１個のストリングとしてメモリセルＭＣ［１］＿３乃至メモリセルＭＣ［３］＿３を有する。
ブロックＢＬＫ＿２のストリングに含まれているメモリセルＭＣ［１］＿２乃至メモリセルＭＣ［３］＿２のそれぞれのメモリノードにはデータが保持されているものとする。具体的には、例えば、メモリセルＭＣ［１］＿２乃至メモリセルＭＣ［３］＿２のそれぞれのメモリノードには、電位としてＶ［１］＿２、Ｖ［２］＿２、Ｖ［３］＿２が保持されているものとする。
また、ブロックＢＬＫ＿１のストリングに含まれているメモリセルＭＣ［１］＿１乃至メモリセルＭＣ［３］＿１、ブロックＢＬＫ＿３のストリングに含まれているメモリセルＭＣ［１］＿３乃至メモリセルＭＣ［３］＿３のそれぞれのメモリノードにはデータが保持されていないものとする。
ここで、メモリセルＭＣ［１］＿２のメモリノードに保持されているＶ［１］＿２を書き換える場合を考える。
メモリセルＭＣ［１］＿２のメモリノードの電位を書き換える場合、配線ＷＢＬ＿２から、メモリセルＭＣ［２］＿２及びメモリセルＭＣ［３］＿２のそれぞれのトランジスタＷＴｒを介して、メモリセルＭＣ［１］＿２に書き換え用のデータを送るため、メモリセルＭＣ［２］＿２及びメモリセルＭＣ［３］＿３のそれぞれのメモリノードにあらかじめ保持されている、Ｖ［２］＿２、Ｖ［３］＿２を一時的に退避する必要がある。
初めに、書き換え用のデータとして電位ＶＲＥＷを、例えば、ブロックＢＬＫ＿１のストリングに含まれているメモリセルＭＣ［３］＿１のメモリノードに書き込む。具体的には、スイッチＳＷ＿１の第１端子と第２端子との間を導通状態にし、配線ＷＷＬ［３］＿１に高レベル電位を入力してメモリセルＭＣ［３］＿１のトランジスタＷＴｒをオン状態にし、配線ＬＮ１からＶＲＥＷを入力する。このとき、ブロックＢＬＫ＿２の配線ＷＷＬ［３］＿２、及びブロックＢＬＫ＿３の配線ＷＷＬ［３］＿３に低レベル電位を入力して、メモリセルＭＣ［３］＿２、及びメモリセルＭＣ［３］＿３のそれぞれのトランジスタＷＴｒをオフ状態にして、配線ＷＢＬ＿１からブロックＢＬＫ＿２及びブロックＢＬＫ＿３のそれぞれのメモリセルＭＣへのＶＲＥＷの書き込みを防ぐ必要がある。または、スイッチＳＷ＿２及びスイッチＳＷ＿３のそれぞれにおいて、第１端子と第３端子との間を導通状態、つまり、第１端子と第２端子との間を非導通状態にすればよい。
なお、このとき、メモリセルＭＣ［３］＿１はキャッシュメモリとしてみなすことができる。
次に、ブロックＢＬＫ＿２のメモリセルＭＣ［３］＿２のメモリノードに保持されているＶ［３］＿２を一時的に退避させる。本動作例では、メモリセルＭＣ［３］＿２のメモリノードのＶ［３］＿２をブロックＢＬＫ＿３のメモリセルＭＣ［２］＿３のメモリノードに退避させるものとする。具体的には、スイッチＳＷ＿２及びスイッチＳＷ＿３のそれぞれの第１端子と第２端子との間を導通状態にし、配線ＲＷＬ［１］＿２、及び配線ＲＷＬ［２］＿２に高レベル電位を入力して、メモリセルＭＣ［１］＿２、及びメモリセルＭＣ［２］＿２のそれぞれのトランジスタＲＴｒが十分なオン状態となるように、メモリセルＭＣ［１］＿２、及びメモリセルＭＣ［２］＿２のそれぞれのメモリノードの電位を高くする。また、トランジスタＳＴｒ＿２のゲートに高レベル電位を入力してトランジスタＳＴｒ＿２をオン状態にする。また、トランジスタＳＴｒ＿３のゲートに低レベル電位を入力してトランジスタＳＴｒ＿３をオフ状態にし、ブロックＢＬＫ＿３の配線ＷＷＬ［２］＿３、及び配線ＷＷＬ［３］＿３に高レベル電位を入力して、メモリセルＭＣ［２］＿３、及びメモリセルＭＣ［３］＿３のそれぞれのトランジスタＷＴｒをオン状態にする。
ここで、ブロックＢＬＫ＿２のノードＮ２にＶＲを供給することによって、ブロックＢＬＫ＿２のノードＮ１の電位を、ブロックＢＬＫ＿２のメモリセルＭＣ［３］＿２のメモリノードに保持されたＶ［３］＿２に応じた電位とすることができる。また、トランジスタＢＴｒ＿２によってノードＮ１の電位をＶ［３］＿２に変動させることができる。
また、このとき、ブロックＢＬＫ＿２のノードＮ１と、ブロックＢＬＫ＿３のメモリセルＭＣ［２］＿３のメモリノードと、の間が導通状態となるため、ブロックＢＬＫ＿３のメモリセルＭＣ［２］＿３のメモリノードの電位がＶ［３］＿２となる。その後、配線ＷＷＬ［２］＿３に低レベル電位を入力して、メモリセルＭＣ［２］＿３のトランジスタＷＴｒをオフ状態にすることによって、メモリセルＭＣ［２］＿３のメモリノードにＶ［３］＿２の電位を保持することができる。
次に、ブロックＢＬＫ＿２のメモリセルＭＣ［２］＿２のメモリノードに保持されているＶ［２］＿２を一時的に退避させる。本動作例では、メモリセルＭＣ［２］＿２のメモリノードのＶ［２］＿２をブロックＢＬＫ＿３のメモリセルＭＣ［３］＿３のメモリノードに退避させるものとする。具体的には、スイッチＳＷ＿２及びスイッチＳＷ＿３のそれぞれの第１端子と第２端子との間を導通状態にし、配線ＲＷＬ［１］＿２、及び配線ＲＷＬ［３］＿２に高レベル電位を入力して、メモリセルＭＣ［１］＿２、及びメモリセルＭＣ［３］＿２のそれぞれのトランジスタＲＴｒが十分なオン状態となるように、メモリセルＭＣ［１］＿２、及びメモリセルＭＣ［３］＿２のそれぞれのメモリノードの電位を高くする。また、トランジスタＳＴｒ＿２のゲートに高レベル電位を入力してトランジスタＳＴｒ＿２をオン状態にする。また、トランジスタＳＴｒ＿３のゲートに低レベル電位を入力してトランジスタＳＴｒ＿３をオフ状態にし、ブロックＢＬＫ＿３の配線ＷＷＬ［３］＿３に高レベル電位を入力して、メモリセルＭＣ［３］＿３のそれぞれのトランジスタＷＴｒをオン状態にする。
ここで、ブロックＢＬＫ＿２のノードＮ２にＶＲを供給することによって、ブロックＢＬＫ＿２のノードＮ１の電位を、ブロックＢＬＫ＿２のメモリセルＭＣ［２］＿２のメモリノードに保持されたＶ［２］＿２に応じた電位とすることができる。また、トランジスタＢＴｒ＿２によってノードＮ１の電位をＶ［２］＿２に変動させることができる。
また、このとき、ブロックＢＬＫ＿２のノードＮ１と、ブロックＢＬＫ＿３のメモリセルＭＣ［３］＿３のメモリノードと、の間が導通状態となるため、ブロックＢＬＫ＿３のメモリセルＭＣ［３］＿３のメモリノードの電位がＶ［２］＿２となる。その後、配線ＷＷＬ［３］＿３に低レベル電位を入力して、メモリセルＭＣ［３］＿３のトランジスタＷＴｒをオフ状態にすることによって、メモリセルＭＣ［３］＿３のメモリノードにＶ［２］＿２の電位を保持することができる。
次に、ブロックＢＬＫ＿２のメモリセルＭＣ［１］＿２乃至メモリセルＭＣ［３］＿２のそれぞれのメモリノードに保持されているデータを消去する。
具体的には、初めに、スイッチＳＷ＿２の第１端子と第２端子との間を導通状態にし、トランジスタＳＴｒ＿１乃至トランジスタＳＴｒ＿３のそれぞれのゲートに低レベル電位を入力して、トランジスタＳＴｒ＿１乃至トランジスタＳＴｒ＿３のそれぞれをオフ状態にする。また、ブロックＢＬＫ＿１の配線ＷＷＬ［３］＿１、及びブロックＢＬＫ＿３の配線ＷＷＬ［３］＿３に低レベル電位を入力して、ブロックＢＬＫ＿１のメモリセルＭＣ［３］＿１、及びブロックＢＬＫ＿３のメモリセルＭＣ［３］＿３のそれぞれのトランジスタＷＴｒをオフ状態にする。また、スイッチＳＷ＿１、スイッチＳＷ＿３のそれぞれの第１端子と第３端子との間を導通状態、つまり、第１端子と第２端子との間を非導通状態にしてもよい。
その後に、ブロックＢＬＫ＿２の配線ＷＷＬ［１］＿２乃至配線ＷＷＬ［３］＿２のそれぞれに高レベル電位を入力して、ブロックＢＬＫ＿２のメモリセルＭＣ［１］＿２乃至メモリセルＭＣ［３］＿２のそれぞれのトランジスタＷＴｒをオン状態にする。このとき、配線ＬＮ１から、メモリセルＭＣ［１］＿２乃至メモリセルＭＣ［３］＿２のそれぞれのメモリノードにデータの初期化用の電位（例えば、低レベル電位、接地電位など）を与えることによって、メモリセルＭＣ［１］＿２乃至メモリセルＭＣ［３］＿２のそれぞれのメモリノードに保持された電位を初期化用の電位に書き換える。その後、ブロックＢＬＫ＿２の配線ＷＷＬ［１］＿２乃至配線ＷＷＬ［３］＿２のそれぞれに低レベル電位を入力して、ブロックＢＬＫ＿２のメモリセルＭＣ［１］＿２乃至メモリセルＭＣ［３］＿２のそれぞれのトランジスタＷＴｒをオフ状態にすることによって、ブロックＢＬＫ＿２のメモリセルＭＣ［１］＿２乃至メモリセルＭＣ［３］＿２のそれぞれのデータの消去が完了する。なお、以下に説明するデータの書き込みのタイミングで、メモリセルＭＣ［１］＿２乃至メモリセルＭＣ［３］＿２のトランジスタＷＴｒをオン状態にすることで、データが書き換わるため、先に説明した消去動作は、行わなくてもよい。
次に、ブロックＢＬＫ＿１のメモリセルＭＣ［３］＿１のメモリノードに保持されているＶＲＥＷをブロックＢＬＫ＿２のメモリセルＭＣ［１］＿２に書き込む。具体的には、スイッチＳＷ＿１及びスイッチＳＷ＿２のそれぞれの第１端子と第２端子との間を導通状態にし、配線ＲＷＬ［１］＿１、及び配線ＲＷＬ［２］＿１に高レベル電位を入力して、メモリセルＭＣ［１］＿１、及びメモリセルＭＣ［２］＿１のそれぞれのトランジスタＲＴｒが十分なオン状態となるように、メモリセルＭＣ［１］＿１、及びメモリセルＭＣ［２］＿１のそれぞれのメモリノードの電位を高くする。また、トランジスタＳＴｒ＿１のゲートに高レベル電位を入力してトランジスタＳＴｒ＿１をオン状態にする。また、トランジスタＳＴｒ＿２のゲートに低レベル電位を入力してトランジスタＳＴｒ＿２をオフ状態にし、ブロックＢＬＫ＿２の配線ＷＷＬ［１］＿３乃至配線ＷＷＬ［３］＿３に高レベル電位を入力して、メモリセルＭＣ［１］＿３乃至メモリセルＭＣ［３］＿３のそれぞれのトランジスタＷＴｒをオン状態にする。
このとき、ブロックＢＬＫ＿３の配線ＷＷＬ［３］＿３に低レベル電位を入力してメモリセルＭＣ［３］＿３のトランジスタＷＴｒをオフ状態にし、トランジスタＳＴｒ＿３のゲートに低レベル電位を入力してトランジスタＳＴｒ＿３をオフ状態にして、ブロックＢＬＫ＿１からブロックＢＬＫ＿３のメモリセルＭＣ［３］＿３へのＶＲＥＷの書き込みを防ぐ必要がある。又は、スイッチＳＷ＿３の第１端子と第３端子との間を導通状態、つまり、第１端子と第２端子との間を非導通状態にしてもよい。
ここで、ブロックＢＬＫ＿１のノードＮ２にＶＲを供給することによって、ブロックＢＬＫ＿１のノードＮ１の電位を、ブロックＢＬＫ＿１のメモリセルＭＣ［３］＿１のメモリノードに保持されたＶＲＥＷに応じた電位とすることができる。また、トランジスタＢＴｒ＿２によってノードＮ１の電位をＶＲＥＷに変動させることができる。
また、このとき、ブロックＢＬＫ＿１のノードＮ１と、ブロックＢＬＫ＿２のメモリセルＭＣ［１］＿２のメモリノードと、の間が導通状態となるため、ブロックＢＬＫ＿２のメモリセルＭＣ［１］＿２のメモリノードの電位がＶＲＥＷとなる。その後、配線ＷＷＬ［１］＿２に低レベル電位を入力して、メモリセルＭＣ［１］＿２のトランジスタＷＴｒをオフ状態にすることによって、メモリセルＭＣ［１］＿２のメモリノードにＶＲＥＷの電位を保持することができる。
次に、ブロックＢＬＫ＿３のメモリセルＭＣ［３］＿３のメモリノードに保持されているＶ［２］＿２を、ブロックＢＬＫ＿２のメモリセルＭＣ［２］＿２に書き戻す。具体的には、スイッチＳＷ＿２及びスイッチＳＷ＿３のそれぞれの第１端子と第２端子との間を導通状態にし、配線ＲＷＬ［１］＿３、及び配線ＲＷＬ［２］＿３に高レベル電位を入力して、メモリセルＭＣ［１］＿３、及びメモリセルＭＣ［２］＿３のそれぞれのトランジスタＲＴｒが十分なオン状態となるように、メモリセルＭＣ［１］＿３、及びメモリセルＭＣ［２］＿３のそれぞれのメモリノードの電位を高くする。また、トランジスタＳＴｒ＿３のゲートに高レベル電位を入力してトランジスタＳＴｒ＿３をオン状態にする。また、トランジスタＳＴｒ＿２のゲートに低レベル電位を入力してトランジスタＳＴｒ＿２をオフ状態にし、ブロックＢＬＫ＿２の配線ＷＷＬ［２］＿２、及び配線ＷＷＬ［３］＿２に高レベル電位を入力して、メモリセルＭＣ［２］＿２、及びメモリセルＭＣ［３］＿２のそれぞれのトランジスタＷＴｒをオン状態にする。
このとき、ブロックＢＬＫ＿１の配線ＷＷＬ［３］＿１に低レベル電位を入力してメモリセルＭＣ［３］＿１のトランジスタＷＴｒをオフ状態にし、トランジスタＳＴｒ＿１のゲートに低レベル電位を入力してトランジスタＳＴｒ＿１をオフ状態にして、ブロックＢＬＫ＿３からブロックＢＬＫ＿１のメモリセルＭＣ［３］＿１へのＶ［２］＿２の書き込みを防ぐ必要がある。又は、スイッチＳＷ＿１の第１端子と第３端子との間を導通状態、つまり、第１端子と第２端子との間を非導通状態にしてもよい。
ここで、ブロックＢＬＫ＿３のノードＮ２にＶＲを供給することによって、ブロックＢＬＫ＿３のノードＮ１の電位を、ブロックＢＬＫ＿３のメモリセルＭＣ［３］＿３のメモリノードに保持されたＶ［２］＿２に応じた電位とすることができる。また、トランジスタＢＴｒ＿３によってノードＮ１の電位をＶ［２］＿２に変動させることができる。
また、このとき、ブロックＢＬＫ＿３のノードＮ１と、ブロックＢＬＫ＿２のメモリセルＭＣ［２］＿２のメモリノードと、の間が導通状態となるため、ブロックＢＬＫ＿２のメモリセルＭＣ［２］＿２のメモリノードの電位がＶ［２］＿２となる。その後、配線ＷＷＬ［２］＿２に低レベル電位を入力して、メモリセルＭＣ［２］＿２のトランジスタＷＴｒをオフ状態にすることによって、メモリセルＭＣ［２］＿２のメモリノードへのＶ［２］＿２の電位の書き戻しが完了する。
次に、ブロックＢＬＫ＿３のメモリセルＭＣ［２］＿３のメモリノードに保持されているＶ［３］＿２を、ブロックＢＬＫ＿２のメモリセルＭＣ［３］＿２に書き戻す。具体的には、スイッチＳＷ＿２及びスイッチＳＷ＿３のそれぞれの第１端子と第２端子との間を導通状態にし、配線ＲＷＬ［１］＿３、及び配線ＲＷＬ［３］＿３に高レベル電位を入力して、メモリセルＭＣ［１］＿３、及びメモリセルＭＣ［３］＿３のそれぞれのトランジスタＲＴｒが十分なオン状態となるように、メモリセルＭＣ［１］＿３、及びメモリセルＭＣ［３］＿３のそれぞれのメモリノードの電位を高くする。また、トランジスタＳＴｒ＿３のゲートに高レベル電位を入力してトランジスタＳＴｒ＿３をオン状態にする。また、トランジスタＳＴｒ＿２のゲートに低レベル電位を入力してトランジスタＳＴｒ＿２をオフ状態にし、ブロックＢＬＫ＿２の配線ＷＷＬ［３］＿２に高レベル電位を入力して、メモリセルＭＣ［３］＿２のそれぞれのトランジスタＷＴｒをオン状態にする。
このとき、ブロックＢＬＫ＿１の配線ＷＷＬ［３］＿１に低レベル電位を入力してメモリセルＭＣ［３］＿１のトランジスタＷＴｒをオフ状態にし、トランジスタＳＴｒ＿１のゲートに低レベル電位を入力してトランジスタＳＴｒ＿１をオフ状態にして、ブロックＢＬＫ＿３からブロックＢＬＫ＿１のメモリセルＭＣ［３］＿１へのＶ［３］＿２の書き込みを防ぐ必要がある。又は、スイッチＳＷ＿１の第１端子と第３端子との間を導通状態、つまり、第１端子と第２端子との間を非導通状態にしてもよい。
ここで、ブロックＢＬＫ＿３のノードＮ２にＶＲを供給することによって、ブロックＢＬＫ＿３のノードＮ１の電位を、ブロックＢＬＫ＿３のメモリセルＭＣ［２］＿３のメモリノードに保持されたＶ［３］＿２に応じた電位とすることができる。また、トランジスタＢＴｒ＿３によってノードＮ１の電位をＶ［３］＿２に変動させることができる。
また、このとき、ブロックＢＬＫ＿３のノードＮ１と、ブロックＢＬＫ＿２のメモリセルＭＣ［３］＿２のメモリノードと、の間が導通状態となるため、ブロックＢＬＫ＿２のメモリセルＭＣ［３］＿２のメモリノードの電位がＶ［３］＿２となる。その後、配線ＷＷＬ［３］＿２に低レベル電位を入力して、メモリセルＭＣ［３］＿２のトランジスタＷＴｒをオフ状態にすることによって、メモリセルＭＣ［３］＿２のメモリノードへのＶ［３］＿２の電位の書き戻しが完了する。
上述した動作を行うことにより、図８、又は図９に示した記憶部は、当該記憶部にデータを書き込むとき、当該記憶部に保持されたデータを書き換えるとき、などにおいて、当該記憶部の一部をキャッシュメモリとして扱うことができる。
ところで、情報処理装置の環境（温度、湿度など）や自然放射線に起因するソフトエラーなどで、図８、又は図９に示した記憶部のストリングのそれぞれのメモリセルに含まれているトランジスタＷＴｒ、トランジスタＲＴｒ、トランジスタＢＴｒ、トランジスタＳＴｒの少なくとも一のトランジスタ特性が劣化する（例えば、オフ状態でのトランジスタのソース－ドレイン間電流が大きくなる）場合がある。この場合、図１の情報処理装置５０のコントローラ１１９７に、記憶部に含まれているストリング（メモリセル）へのエラーチェックを行う機能を有することで、図８、又は図９に示した記憶部のストリングに対して、エラーチェックを行うことができる。また、コントローラ１１９７は、エラーチェックを行ったメモリセルにエラーが発見されたときに、そのメモリセルを含むストリングへのアクセスを中止して、他のストリングへのアクセスを行う機能を有してもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、実施の形態１で説明した情報処理装置の構成例、及び当該情報処理装置に適用可能なトランジスタの構成例について説明する。
＜情報処理装置の構成例１＞
図１０に示す情報処理装置は、記憶部１００と、制御部２００と、を有する。図１０はトランジスタ３００のチャネル長方向の断面図であり、図１１はトランジスタ３００のチャネル幅方向の断面図である。
図１０において、制御部２００は、図１におけるコントローラ１１９７を含む回路に相当し、記憶部１００は、図１における記憶部１１９６に相当する。
初めに、制御部２００に含まれているトランジスタ３００と、その周辺に形成されている絶縁体、導電体などと、について説明する。
トランジスタ３００は、一例として、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、ソース領域又はドレイン領域として機能する低抵抗領域３１４ａ、及び低抵抗領域３１４ｂを有する。なお、トランジスタ３００は、例えば、コントローラ１１９７に含まれているトランジスタなどに適用することができる。
また、基板３１１としては、半導体基板（例えば単結晶基板又はシリコン基板）を用いることが好ましい。
トランジスタ３００は、図１１に示すように、半導体領域３１３の上面及びチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ３００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる。
なお、トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、又はドレイン領域となる低抵抗領域３１４ａ、及び低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。又は、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）、ＧａＮ（窒化ガリウム）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。又はＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
低抵抗領域３１４ａ、及び低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、又はホウ素などのｐ型の導電性を付与する元素を含む。
ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。
なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
なお、図１０、図１１に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。例えば、情報処理装置の制御部２００をＯＳトランジスタのみの単極性回路としてもよい。
トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６が順に積層して設けられている。
絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
また、絶縁体３２４には、基板３１１、又はトランジスタ３００などから、トランジスタ７００、複数のトランジスタ８００、トランジスタ９００を含む記憶部１００に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ７００、複数のトランジスタ８００、及びトランジスタ９００がＯＳトランジスタである場合、トランジスタ７００、複数のトランジスタ８００、及びトランジスタ９００の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ７００、複数のトランジスタ８００、及びトランジスタ９００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６には、一例として、導電体３２８、及び導電体３３０等が埋め込まれている。なお、導電体３２８、及び導電体３３０は、プラグ又は配線としての機能を有する。また、プラグ又は配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
各プラグ、及び配線（導電体３２８、導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、又は金属酸化物材料などの導電性材料を、単層又は積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。又は、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
絶縁体３２６、及び導電体３３０上に、配線層を設けてもよい。例えば、図１０において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ３００と接続するプラグ、又は配線としての機能を有する。なお導電体３５６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００と、トランジスタ７００、複数のトランジスタ８００、及びトランジスタ９００を含む記憶部１００とは、バリア層により分離することができ、トランジスタ３００から記憶部１００への水素の拡散を抑制することができる。
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
絶縁体３５４、及び導電体３５６上に、水素に対するバリア性を有する絶縁体を用いることが好ましい。例えば、図１０において、絶縁体３５４、及び導電体３５６上に、絶縁体３６０が設けられている。なお、絶縁体３６０に開口部を設けて、導電体３５６に電気的に接続されるように導電体が形成されていてもよい。このとき、当該導電体は、プラグ又は配線としての機能を有する。また、当該導電体は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。特に、当該導電体は、水素に対するバリア性を有する導電体を含むことが好ましい。
また、絶縁体３６０に水素に対するバリア性を有する絶縁体を用いて、かつ当該導電体に水素に対するバリア性を有する導電体を用いることによって、トランジスタ３００と、後述するトランジスタ７００、複数のトランジスタ８００、及びトランジスタ９００と、の間をバリア層により分離することができる。このため、トランジスタ３００から、トランジスタ７００、複数のトランジスタ８００、及びトランジスタ９００への水素の拡散を抑制することができる。
次に、記憶部１００に含まれているトランジスタ７００と、複数のトランジスタ８００と、トランジスタ９００と、その周辺に形成されている絶縁体、導電体などと、について説明する。
図１０には、記憶部１００が３次元構造のＮＡＮＤ型の記憶回路を有する例を示している。図１０に示す情報処理装置の記憶部１００は、３次元構造のＮＡＮＤ型の記憶回路の構成要素として、トランジスタ７００と、複数のトランジスタ８００と、トランジスタ９００と、を有する。なお、トランジスタ７００、及びトランジスタ９００は、それらと同じ開口部に位置する複数のトランジスタ８００を選択するためのトランジスタに相当し、トランジスタ８００は、データを記憶するセルトランジスタに相当する。なお、本明細書等において、同じ開口部に位置するトランジスタ７００、複数のトランジスタ８００、トランジスタ９００をストリングと呼ぶ場合がある。
図１０に示す記憶部１００は、制御部２００上に設けられている。また、記憶部１００は、制御部２００の上方において、絶縁体１１１乃至絶縁体１１７、絶縁体１２１、絶縁体１２２、絶縁体１３１、絶縁体１３２、絶縁体１３３、導電体１５１乃至導電体１５６、半導体１４１乃至半導体１４３を有する。
絶縁体１１１は、制御部２００の上方に設けられている。このため、絶縁体１１１の下部に位置する絶縁体３６０は、平坦性のよい成膜方法によって、形成されることが好ましい。また、絶縁体３６０に対してＣＭＰ処理が行われていることが好ましい。
絶縁体１１１としては、例えば、酸化シリコン又は酸化窒化シリコンを含む材料を用いることができる。また、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、タンタルなどから選ばれた材料を含む絶縁体を、単層で、又は積層で用いることができる。
導電体１５１は、絶縁体１１１に積層して設けられている。導電体１５１は、一例として、記憶部１００の全てのストリングに対して所定の電位を与える配線として機能する。
導電体１５１としては、例えば、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。また、実施の形態６で説明する金属酸化物に含まれる金属元素及び酸素を含む導電性材料を用いてもよい。また、チタン、タンタルなどの金属元素及び窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、例えば、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物などを用いてもよい。また、例えば、窒素を含むインジウムガリウム亜鉛酸化物などを用いてもよい。このような材料を用いることで、周辺の絶縁体などから混入する水素、又は水を捕獲することができる場合がある。
導電体１５１の形成方法に特に限定は無い。例えば、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などによって成膜することができる。
絶縁体１１２乃至絶縁体１１７としては、例えば、絶縁体１１１と同様の材料を用いることができる。また、絶縁体１１２乃至絶縁体１１７としては、例えば、誘電率の低い材料を用いることが好ましい。絶縁体１１２乃至絶縁体１１７として、誘電率の低い材料を用いることで、導電体１５２乃至導電体１５６と、絶縁体１１２乃至絶縁体１１７によって生じる寄生容量の値を低くすることができる。そのため、記憶部１００の駆動速度を向上させることができる。
絶縁体１１２乃至絶縁体１１７の形成方法に特に限定は無い。例えば、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法、ＰＬＤ法などによって成膜することができる。
導電体１５２は、トランジスタ９００のゲート、及び当該ゲートに電気的に接続されている配線として機能する。また、導電体１５３乃至導電体１５５は、複数のトランジスタ８００のゲート、及び当該ゲートに電気的に接続されている配線として機能する。また、導電体１５６は、トランジスタ７００のゲート、及び当該ゲートに電気的に接続されている配線として機能する。
導電体１５２乃至導電体１５６としては、例えば、導電体１５１と同様の材料を用いることができる。また、導電体１５２乃至導電体１５６の形成方法としては、導電体１５１と同様の方法を用いることができる。
また、絶縁体１１２乃至絶縁体１１７、導電体１５２乃至導電体１５６には、開口部が設けられている。当該開口部には、絶縁体１２１、絶縁体１２２、絶縁体１３１乃至絶縁体１３３、半導体１４１乃至半導体１４３が設けられている。
半導体１４１は、当該開口部の一部の側面、及び底面に接するように設けられている。具体的には、半導体１４１は、一部の導電体１５１上に設けられ、かつ開口部の側面の絶縁体１１２の一部を覆うように設けられている。
半導体１４１としては、例えば、不純物が拡散されたシリコンとするのが好ましい。当該不純物としては、ｎ型不純物（ドナー）を用いることができる。ｎ型不純物としては、例えば、リン、ヒ素などを用いることができる。また、当該不純物としてｐ型不純物（アクセプタ）を用いることができる。ｐ型不純物としては、例えば、ボロン、アルミニウム、ガリウムなどを用いることができる。また、シリコンとしては、例えば、単結晶シリコン、水素化アモルファスシリコン、微結晶シリコン、または多結晶シリコン等を用いることができる。また、半導体１４１としては、シリコン以外では、キャリア濃度の高い金属酸化物を適用できる場合がある。また、Ｇｅなどの半導体、ＺｎＳｅ、ＣｄＳ、ＧａＡｓ、ＩｎＰ、ＧａＮ、ＳｉＧｅなどの化合物半導体を適用できる場合がある。
なお、後述する半導体１４２、半導体１４３に適用する材料は、半導体１４１と同じ材料であることが好ましく、半導体１４２のキャリア濃度は、半導体１４１、半導体１４３よりも低いことが好ましい場合がある。
例えば、半導体１４１として、ｐ型不純物が拡散されたシリコンを適用する場合、半導体１４１を導電体１５１上に形成した後に、半導体１４１に対して、ボロン、アルミニウム、ガリウムなどのｐ型不純物を添加するのが好ましい。これにより、半導体１４１にはｐ型領域が形成される。また、例えば、ｎ型不純物が拡散されたシリコンを適用する場合、半導体１４１を導電体１５１上に形成した後に、半導体１４１に対して、リン、ヒ素などのｎ型不純物を添加するのが好ましい。これにより、半導体１４１にはｎ型領域が形成される。
また、半導体１４１として、一例として、金属酸化物を適用する場合、半導体１４１を導電体１５１上に形成した後に、半導体１４１に対して、金属元素などを添加するのが好ましい。これにより、半導体１４１においてキャリア濃度を増やすことができる。特に、半導体１４１として実施の形態６で説明する金属酸化物を適用する場合、半導体１４１にはｎ型領域（ｎ＋領域）が形成される。また、半導体１４１に対して、金属元素などを添加するのではなく、水、水素などを添加後に熱処理を行って、半導体１４１に酸素欠損を生じさせてもよい。半導体１４１において酸素欠損が生じた領域にはｎ型領域が形成されるため、結果的に半導体１４１のキャリア濃度が増えることになる。
絶縁体１２１は、当該開口部の一部の底面に接するように設けられている。具体的には、絶縁体１２１は、半導体１４１上の一部と、開口部の側面の導電体１５２を覆うように設けられている。
絶縁体１２１は、トランジスタ９００のゲート絶縁膜として機能する。
絶縁体１２１としては、例えば、酸化シリコン、酸化窒化シリコンなどを用いることができる。特に、後述する半導体１４２として金属酸化物を用いる場合、絶縁体１２１は、加熱によって酸素を離脱する材料であることが好ましい。酸素を含む絶縁体１２１を半導体１４２として適用している金属酸化物に接して設けることにより、当該金属酸化物中の酸素欠損を低減し、トランジスタ９００の信頼性を向上させることができる。
絶縁体１２１の成膜方法に特に限定は無いが、絶縁体１２１は、絶縁体１１２、導電体１５２、及び絶縁体１１３に設けられた開口部の側面に形成されるため、被膜性の高い成膜方法が求められる。被膜性の高い成膜方法としては、例えば、ＡＬＤ法などが挙げられる。
絶縁体１３１は、当該開口部の一部の側面に接するように設けられている。具体的には、絶縁体１３１は、当該開口部の側面の導電体１５３乃至導電体１５５を覆うように設けられている。そのため、絶縁体１３１は、開口部の側面の絶縁体１１４、絶縁体１１５も覆うように設けられている。
絶縁体１３２は、絶縁体１３１に接するように設けられている。また、絶縁体１３３は、絶縁体１３２に接するように設けられている。つまり、絶縁体１３１乃至絶縁体１３３は、当該開口部の側面から中心に向かって、順に積層されている。
絶縁体１３１は、トランジスタ８００のゲート絶縁膜として機能する。また、絶縁体１３２は、トランジスタ８００の電荷蓄積層として機能する。また、絶縁体１３３は、トランジスタ８００のトンネル絶縁膜として機能する。
絶縁体１３１としては、例えば、酸化シリコンや、酸化窒化シリコンを用いることが好ましい。また、絶縁体１３１としては、例えば、酸化アルミニウム、酸化ハフニウム、またはアルミニウムおよびハフニウムを有する酸化物などを用いることができる。また、絶縁体１３１としては、これらを積層した絶縁体としてもよい。そして、絶縁体１３１を絶縁体１３３よりも厚くすることで、後述する半導体１４２から、絶縁体１３３を介して、絶縁体１３２に電荷の移動を行わせることができる。
絶縁体１３２としては、例えば、窒化シリコンや、窒化酸化シリコンを用いることができる。ただし、絶縁体１３２に適用できる材料は、これらに限定されない。
絶縁体１３３としては、例えば、酸化シリコン、又は酸化窒化シリコンを用いることが好ましい。また、絶縁体１３３としては、例えば、酸化アルミニウム、酸化ハフニウム、又は、アルミニウム及びハフニウムを有する酸化物などを用いてもよい。また、絶縁体１３３としては、これらを積層した絶縁体としてもよい。
絶縁体１２２は、当該開口部の一部の側面に接するように設けられている。具体的には、開口部の側面の導電体１５６を覆うように設けられている。
絶縁体１２２は、トランジスタ７００のゲート絶縁膜として機能する。
絶縁体１２２としては、例えば、絶縁体１２１と同様の材料を用いることができる。また、絶縁体１２２の形成方法としては、絶縁体１２１と同様の方法とすることができる。
半導体１４２は、当該開口部において、形成された絶縁体１２１、絶縁体１３３、及び絶縁体１２２の側面に接するように、設けられている。
半導体１４２は、トランジスタ７００、トランジスタ８００、トランジスタ９００のチャネル形成領域、及びトランジスタ７００、トランジスタ８００、トランジスタ９００を直列に電気的に接続するための配線として機能する。
半導体１４２としては、例えば、シリコンを用いることが好ましい。また、シリコンとしては、例えば、単結晶シリコン、水素化アモルファスシリコン、微結晶シリコン、または多結晶シリコン等を用いることができる。また、半導体１４２としては、シリコン以外では、金属酸化物を適用できる場合がある。また、Ｇｅなどの半導体、ＺｎＳｅ、ＣｄＳ、ＧａＡｓ、ＩｎＰ、ＧａＮ、ＳｉＧｅなどの化合物半導体を適用できる場合がある。
半導体１４３は、当該開口部に半導体１４１、半導体１４２、絶縁体１２１、絶縁体１２２、絶縁体１３１、絶縁体１３２、絶縁体１３３が形成された後に、当該開口部を埋めるように設けられる。具体的には、半導体１４３は、絶縁体１２２上、及び、半導体１４２上に接し、絶縁体１１７の側面に接するように、設けられる。
半導体１４３としては、例えば、半導体１４１と同様の材料にすることが好ましい。そのため、半導体１４１と半導体１４３のそれぞれの極性は等しくすることが好ましい。
絶縁体１１７、及び半導体１４３上に、配線層を設けてもよい。例えば、図１０において、配線層として、絶縁体３８２、及び絶縁体３８４が順に積層して設けられている。また、絶縁体３８２、及び絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグ又は配線としての機能を有する。なお導電体３８６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
なお、本発明の一態様の情報処理装置は、図１０に示した記憶部１００が有するＮＡＮＤ型の記憶回路の構成に限定されない。本発明の一態様の情報処理装置に適用するＮＡＮＤ型の記憶回路は、図１０に示したＮＡＮＤ型の記憶回路とは異なる構成としてもよい。
＜情報処理装置の構成例２＞
図１２に、図１０と異なる、情報処理装置の構成例を示している。図１２に示す情報処理装置は、図１０の情報処理装置の記憶部１００の構成を変更した構成となっており、具体的には、図１２の情報処理装置の記憶部１００は、実施の形態２で説明した図４Ａの記憶部の構成となっている。
図１２に示す情報処理装置の記憶部１００において、一例として、３次元構造のＮＡＮＤ型の記憶回路に含まれているメモリセルＭＣ［１］は、トランジスタＲＴｒと、トランジスタＷＴｒと、容量ＣＳと、を有する。
また、図１２に示す記憶部１００は、図１０の情報処理装置と同様に、制御部２００上に設けられている。また、記憶部１００は、制御部２００の上方において、絶縁体２１１乃至絶縁体２１５、絶縁体２４０乃至絶縁体２４３、導電体２２１、導電体２２２、導電体２５０乃至導電体２５３、半導体２３１、半導体２３２を有する。
絶縁体２４０は、制御部２００の上方に設けられている。このため、絶縁体２４０の下部に位置する絶縁体３６０は、平坦性のよい成膜方法によって、形成されることが好ましい。また、絶縁体３６０に対してＣＭＰ処理が行われていることが好ましい。
絶縁体２４０としては、例えば、絶縁体１１１に適用できる材料を用いることができる。
絶縁体２４１は、絶縁体２４０に積層して設けられている。
絶縁体２４１としては、例えば、絶縁体２４０と同様に、絶縁体１１１に適用できる材料を用いることができる。
また、絶縁体２４０には導電体２５０が埋め込まれており、絶縁体２４１には導電体２５１が埋め込まれている。導電体２５０、及び導電体２５１は、プラグ又は配線としての機能を有する。また、図１０と同様に、図１２に示すプラグ又は配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
導電体２５０、及び導電体２５１としては、例えば、導電体３２８、及び導電体３３０に適用できる材料を用いることができる。
絶縁体２１１は、絶縁体２４１上に設けられている。また、導電体２２１は、絶縁体２１１上に設けられている。また、絶縁体２１２は、導電体２２１上に設けられている。また、導電体２２２は、絶縁体２１２上に設けられている。つまり、絶縁体２１１、導電体２２１、絶縁体２１２、導電体２２２は、この順に積層されている（これらを積層体と呼称する。）。また、図１２の情報処理装置の記憶部１００は、１個のストリングに含まれているメモリセルＭＣの数だけ積層体を有する。
また、図１２の情報処理装置の作製工程上、絶縁体２１１、導電体２２１、絶縁体２１２、導電体２２２には、レジストマスク形成とエッチング処理などによって開口部が設けられる。また、このとき、導電体２２１が選択的に除去されて、絶縁体２１１、導電体２２１、絶縁体２１２によって凹部が形成されるようにする。この場合、導電体２２１としては、絶縁体２１１、絶縁体２１２、及び導電体２２２よりもエッチングレートが高くなるような材料とすることが好ましい。
なお、レジストマスクの形成は、例えば、リソグラフィ法、印刷法、インクジェット法等を適宜用いて行うことができる。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。また、エッチング処理については、ドライエッチング法でもウェットエッチング法でもよく、両方を用いてもよい。
また、詳しくは後述するが、エッチング処理によって形成された開口部には、絶縁体２１３、半導体２３１、絶縁体２１４、絶縁体２１５、半導体２３２、絶縁体２１６、導電体２２３が順に形成される。
絶縁体２１１、絶縁体２１２としては、一例として、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。そのため、絶縁体２１１、絶縁体２１２としては、例えば、絶縁体１１１と同様の材料を用いることができる。
導電体２２１、導電体２２２としては、例えば、導電体１５１に適用できる材料を用いることが好ましい。特に、導電体２２１、導電体２２２としては、水または水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。
前述したエッチング処理によって形成された開口部の側面には、絶縁体２１３、半導体２３１が順に形成される。また、当該開口部の凹部を埋めるように、絶縁体２１４が形成される。
絶縁体２１４の形成方法としては、例えば、初めに当該開口部の凹部が埋まる程度に、当該開口部の側面に絶縁体２１４を形成し、その後に、当該凹部に絶縁体２１４を残し、かつ半導体２３１が露出するように、絶縁体２１４の一部をエッチング処理によって除去すればよい。
絶縁体２１３としては、例えば、酸化シリコンや、酸化窒化シリコンを用いることができる。また、絶縁体２１３としては、例えば、酸化アルミニウム、酸化ハフニウム、またはアルミニウムおよびハフニウムを有する酸化物などを用いることができる。また、絶縁体２１３としては、これらを積層した絶縁体としてもよい。
半導体２３１としては、実施の形態６で説明する金属酸化物を用いることが好ましい。本実施の形態では、以後、半導体２３１として金属酸化物が適用されたものとする。特に金属酸化物としては、後述するＣＡＡＣ－ＯＳを用いると好適である。例えば、半導体２３１に多結晶シリコンを用いる場合、当該多結晶シリコン中に形成されうるグレインバウンダリーによって、電子トラップ密度が上昇し、トランジスタ特性が大きくばらつく可能性がある。一方でＣＡＡＣ－ＯＳは、明確な結晶粒界が確認されないため、トランジスタ特性のばらつきを抑制することができる。
また、絶縁体２１４を形成する前において、形成された半導体２３１に対して、酸素雰囲気で熱処理を行うことで、半導体２３１の金属酸化物に酸素を供給することができる。その後、絶縁体２１４を形成した後に、半導体２３１の金属酸化物に不純物などの供給処理を行うことで、半導体２３１の開口部に露出した領域の抵抗を下げることができる。つまり、半導体２３１の絶縁体２１４に接する領域は高抵抗領域となり、半導体２３１の絶縁体２１４に接しない領域は低抵抗領域となる。
また、半導体２３１の金属酸化物への不純物などの供給処理としては、例えば、開口部の凹部に絶縁体２１４を埋めた後での、開口部の側面への導電体の形成、及び当該導電体の除去が挙げられる。半導体２３１の金属酸化物に当該導電膜が接することによって、当該導電膜に含まれている金属元素が、半導体２３１に拡散して、半導体２３１の構成元素と、金属化合物が形成される場合がある。この金属化合物によって、半導体２３１に低抵抗領域が形成される。
絶縁体２１４としては、先に形成した半導体２３１との界面、及び界面近傍において、半導体２３１に含まれる成分と化合物を形成する成分でないことが好ましい。具体的には、例えば、絶縁体２１４としては、例えば、酸化シリコンなどを用いることができる。
その後、半導体２３１、絶縁体２１４の形成面上に、絶縁体２１５、半導体２３２、絶縁体２１６、導電体２２３が順に形成される。なお、導電体２２３の形成によって、積層体に設けられた開口部が埋まるものとする。
絶縁体２１５、及び絶縁体２１６としては、例えば、絶縁体２１３に適用できる材料を用いることが好ましい。
半導体２３２としては、例えば、半導体２３１と同様に、実施の形態６で説明する金属酸化物を用いることが好ましい。
導電体２２３としては、例えば、導電体１５１に適用できる材料を用いることが好ましい。特に、導電体２２３としては、水または水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。
形成されたストリングの上部には、絶縁体２４２、及び絶縁体２４３が順に設けられている。
絶縁体２４２、及び絶縁体２４３としては、例えば、絶縁体１１１に適用できる材料を用いることができる。
また、絶縁体２４２には導電体２５２が埋め込まれており、絶縁体２４３には導電体２５３が埋め込まれている。導電体２５２、及び導電体２５３は、プラグ又は配線としての機能を有する。
導電体２５２、及び導電体２５３としては、例えば、導電体３２８、及び導電体３３０に適用できる材料を用いることができる。
上述した工程を行うことにより、図４Ａの記憶部１００を有する情報処理装置を作製することができる。
具体的には、図４Ａの記憶部における配線ＷＢＬ、配線ＲＢＬ、配線ＢＧＬのそれぞれは、図１２の半導体２３１、半導体２３２、導電体２２３に対応する。また、図４Ａの記憶部における配線ＷＷＬ、配線ＲＷＬのそれぞれは、導電体２２１、導電体２２２に対応する。
このため、導電体２２２を一方の電極とし、導電体２２２に接する絶縁体２１３の領域を誘電体とし、導電体２２２と重畳する半導体２３１の領域を他方の電極とする、容量ＣＳが構成される。また、導電体２２２と重畳する半導体２３１の領域をゲートとし、導電体２２２と重畳する絶縁体２１５の領域をゲート絶縁膜とし、導電体２２２と重畳する半導体２３２の領域をチャネル形成領域とし、導電体２２２と重畳する絶縁体２１６の領域をゲート絶縁膜とし、導電体２２２と重畳する導電体２２３の領域をバックゲートとする、トランジスタＲＴｒが構成される。また、導電体２２１をゲートとし、導電体２２１と重畳する絶縁体２１３をゲート絶縁膜とし、導電体２２１と重畳する半導体２３１の領域をチャネル形成領域とする、トランジスタＷＴｒが構成される。
なお、本明細書等で開示された、絶縁体、導電体、半導体などは、ＰＶＤ（Ｐｈｉｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成することができる。ＰＶＤ法としては、例えば、スパッタリング法、抵抗加熱蒸着法、電子ビーム蒸着法、ＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などが挙げられる。また、ＣＶＤ法として、プラズマＣＶＤ法、熱ＣＶＤ法を用いて形成などが挙げられる。特に、熱ＣＶＤ法としては、例えば、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖｅｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などが挙げられる。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
熱ＣＶＤ法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の薄い層を成膜し、後から導入される第２の原料ガスと反応して、第２の薄い層が第１の薄い層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ膜を成膜する場合には、トリメチルインジウム（Ｉｎ（ＣＨ３）３）、トリメチルガリウム（Ｇａ（ＣＨ３）３）、及びジメチル亜鉛（Ｚｎ（ＣＨ３）２）を用いる。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハフニウム（ＴＤＭＡＨ、Ｈｆ［Ｎ（ＣＨ３）２］４）などのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。また、他の材料としては、テトラキス（エチルメチルアミド）ハフニウムなどがある。
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ、Ａｌ（ＣＨ３）３）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。また、他の材料としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６－テトラメチル－３，５－ヘプタンジオナート）などがある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを順次繰り返し導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎ－Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次繰り返し導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを用いてＩｎ－Ｇａ－Ｏ層やＩｎ－Ｚｎ－Ｏ層、Ｇａ－Ｚｎ－Ｏ層などの混合酸化物層を形成しても良い。なお、Ｏ３ガスに替えてＡｒ等の不活性ガスで水をバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスを用いても良い。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、本発明の一態様の情報処理装置の応用例について説明する。
一般に、コンピュータは、構成要素として、マザーボード上にプロセッサ、メインメモリ、ストレージなどを有し、それぞれの構成要素は、一例として、バス配線によって、電気的に接続されている。このため、バス配線が長くなるほど寄生抵抗が大きくなるため、信号の送信に必要な消費電力も高くなる。
具体的には、コンピュータとしては、例えば、図１３Ａに示すような構成となる。コンピュータは、マザーボードＢＤを有し、またマザーボードＢＤ上には、演算処理装置（プロセッサ、ＣＰＵなど）１０、メインメモリ（ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）など）３０、ストレージ（三次元構造のＮＡＮＤ型の記憶装置、３Ｄ ＯＳ ＮＡＮＤ型の記憶装置など）４０、インターフェース６０などが設けられている。なお、図１３には、メインメモリとしても機能するＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）２０も図示しているが、マザーボードＢＤ上に必ずしも設けなくてもよい。
なお、図１３には、演算処理装置１０がレジスタ１１を有する構成を図示している。
図１３Ａにおいて、演算処理装置１０は、ＳＲＡＭ２０と、メインメモリ３０と、ストレージ４０と、インターフェース６０と、に電気的に接続されている。また、メインメモリ３０は、ＳＲＡＭ２０と、ストレージ４０と、に電気的に接続されている。
なお、図１３Ａのコンピュータの各構成要素は、バス配線ＢＳＨによって電気的に接続されている。つまり、コンピュータの構成要素が増えるほど、又は、マザーボードＢＤが大きくなるほど、引き回されるバス配線ＢＳＨが長くなるため、信号の送信に必要な消費電力が高くなる。
ところで、図１３Ａのコンピュータは、当該コンピュータの各構成要素を１個のチップにまとめて、モノリシックＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）にまとめてもよい。また、このとき、上記の実施の形態で説明した、図１などの情報処理装置５０をメインメモリ３０及びストレージ４０として適用することができる。このように、図１３ＡのコンピュータをモノリシックＩＣとしたものを図１３Ｂに示す。
図１３ＢのモノリシックＩＣは、Ｓｉを有する半導体基板上に、回路層ＬＧＣを有する。また、回路層ＬＧＣの上部に記憶層ＳＴＲを有し、記憶層ＳＴＲの上部に回路層ＯＳＣを有する。
回路層ＬＧＣは、例えば、Ｓｉを有する半導体基板ＳＢＴに形成されるＳｉトランジスタを含む複数の回路を有する。当該複数の回路の一部としては、例えば、図１３Ａにおける、演算処理装置１０、ＳＲＡＭ２０などとすることができる。また、図１などの情報処理装置をメインメモリ３０及びストレージ４０として適用した場合、当該複数の回路の一部としては、情報処理装置５０に含まれているコントローラ１１９７とすることができる。
特に、ＳＲＡＭ２０は、一例として、Ｓｉトランジスタを用いることによって、ＳＲＡＭの駆動周波数を高くすることができる。
記憶層ＳＴＲは、Ｓｉトランジスタ、及び／又はＯＳトランジスタを有する記憶部として機能する。記憶層ＳＴＲとしては、例えば、三次元構造のＮＡＮＤ型の記憶回路、３Ｄ ＯＳ ＮＡＮＤ型の記憶回路などとすることができる。そのため、記憶層ＳＴＲは、図１の情報処理装置における記憶部１１９６、図１３Ａにおけるストレージ４０などを有する。
なお、３Ｄ ＯＳ ＮＡＮＤ型の記憶回路を用いることによって、図１３ＢのモノリシックＩＣの消費電力を低減することができる。
回路層ＯＳＣは、例えば、ＯＳトランジスタを含む複数の回路を有する。当該複数の回路の一部としては、例えば、演算処理装置１０、ＳＲＡＭ２０など回路層ＬＧＣに含まれている回路とは異なる、回路とすることができる。
図１３ＢのモノリシックＩＣでは、マザーボード上に引き回すためのバス配線ＢＳＨを設けていないため、それぞれの構成要素同士を電気的に接続する配線が短くなる。このため、信号の送信に必要な消費電力を低くすることができる。
また、図１３ＢのモノリシックＩＣは、情報処理装置５０を有している。このため、情報処理装置５０は、図１３Ａにおけるストレージ４０と、メインメモリ３０と、の役割として機能する。このため、図１３ＢのモノリシックＩＣは、メインメモリ３０を記憶層ＳＴＲの記憶部１１９６とすることができる。
バス配線ＢＳＨを設けていない点、メインメモリ３０の代替として記憶部１１９６を用いる点によって、図１３ＢのモノリシックＩＣは、図１３Ａのコンピュータよりも回路面積を低減することができる。
次に、図１３Ａのコンピュータ、及び図１３ＢのモノリシックＩＣの記憶階層の一例をそれぞれ図１４Ａ、及び図１４Ｂに示す。
一般に、記憶階層は、上層に位置する記憶装置ほど速い動作速度が求められ、下層に位置する記憶装置ほど大きな記憶容量と高い記録密度が求められる。図１４Ａでは、一例として、最上層から順にＣＰＵ（演算処理装置１０）に含まれているレジスタと、ＳＲＡＭと、メインメモリ３０に含まれているＤＲＡＭと、ストレージ４０に含まれている三次元構造のＮＡＮＤ型の記憶回路と、を示している。
演算処理装置１０に含まれているレジスタと、ＳＲＡＭと、は、演算結果の一時保存などに用いられるため、演算処理装置１０からのアクセス頻度が高い。よって、記憶容量よりも速い動作速度が求められる。また、レジスタは演算処理装置の設定情報などを保持する機能も有する。
メインメモリ３０に含まれているＤＲＡＭは、一例として、ストレージ４０から読み出されたプログラムやデータを保持する機能を有する。ＤＲＡＭの記録密度は、おおよそ０．１乃至０．３Ｇｂｉｔ／ｍｍ２である。
ストレージ４０は、長期保存が必要なデータや、演算処理装置で使用する各種のプログラムなどを保持する機能を有する。よって、ストレージ４０には動作速度よりも大きな記憶容量と高い記録密度が求められる。ストレージ４０に用いられる記憶装置の記録密度は、おおよそ０．６乃至６．０Ｇｂｉｔ／ｍｍ２である。このため、ストレージ４０としては、三次元構造のＮＡＮＤ型の記憶回路（３Ｄ ＯＳ ＮＡＮＤ）、ハードディスクドライブ（ＨＤＤ）などが用いられる。
ところで、図１３ＢのモノリシックＩＣは、前述した通り、図１の情報処理装置５０は、図１３Ａのストレージ４０、及びメインメモリ３０の役割を有するため、図１３ＢのモノリシックＩＣの記憶階層は図１４Ｂに示すとおりとなる。
つまり、図１３ＢのモノリシックＩＣにおいて、図１の情報処理装置５０の記憶部１００に含まれているメモリセル（３Ｄ ＯＳ ＮＡＮＤのセル）は、記憶部１００のキャッシュメモリだけでなく、図１３Ａのコンピュータにおけるメインメモリ３０として扱うことができる。このため、図１３ＢのモノリシックＩＣでは、ＤＲＡＭなどのメインメモリ３０を設ける必要がなくなるため、図１３ＢのモノリシックＩＣの回路面積を低減することができ、また、ＤＲＡＭなどのメインメモリ３０を動作させることに必要な消費電力を低減することができる。
なお、図１３Ｂに示したモノリシックＩＣの構成は、一例であり、本発明の一態様に限定されない。図１３Ｂに示したモノリシックＩＣは、状況に応じて、構成を変更してもよい。例えば、図１３ＢのモノリシックＩＣにおいて、例えば、ＳＲＡＭとして１ＧＨｚ以上の高速なメモリが求められる場合には、ＳＲＡＭは、演算処理装置に混載されてもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、本明細書などのＮＡＮＤ型の記憶装置への書き込み方法の一例について説明する。
図１５Ａは、演算処理装置（プロセッサ、ＣＰＵなど）７０と、記憶装置（三次元構造のＮＡＮＤ型の記憶装置、３Ｄ ＯＳ ＮＡＮＤ型の記憶装置）８０と、の電気的な接続を示している。具体的には、演算処理装置７０は、複数の配線９０を介して、記憶装置８０に電気的に接続されている。
演算処理装置７０は、複数の配線９０を介して、記憶装置８０に、記憶装置８０に含まれているメモリセルに書き込むためのデータを送信する機能を有する。つまり、複数の配線９０は、上述した実施の形態の配線ＷＢＬなどに相当する、書き込みビット線として機能する。例えば、記憶装置８０がＮＡＮＤ構造の記憶装置であって、複数のストリングを有している場合、複数の配線９０のそれぞれは、複数のストリングに電気的に接続されている。
ところで、記憶装置８０に含まれているメモリセルへのデータの書き込み速度を速めるには、配線９０の形成として抵抗値の低い材料を用いる、配線９０の長さを短くする、などが挙げられる。
また、記憶装置８０に含まれているメモリセルへのデータの書き込み速度を速める手段としては、配線９０の本数を増やせばよい。つまり、配線９０の本数（配線９０に電気的に接続されている記憶装置８０のストリングの数）を増やすことによって、１回に書き込めるメモリセルへのデータの数を増やすことができる。
次に、図１５Ｂを用いて、書き込みデータの送信方法について説明する。
演算処理装置７０は、一例として、ラッチ回路ＬＴ１［１］乃至ラッチ回路ＬＴ１［ｚ］（ｚは２以上の整数とする。）と、ラッチ回路ＬＴ２［１］乃至ラッチ回路ＬＴ２［ｚ］と、配線９０［１］乃至配線９０［ｚ］と、を有する。また、記憶装置８０は、一例として、ＮＡＮＤ型の記憶装置として、ストリングＳＴＧ［１］乃至ストリングＳＴＧ［ｚ］を有する。
演算処理装置７０において、ラッチ回路ＬＴ１［１］乃至ラッチ回路ＬＴ１［ｚ］は、シフトレジスタを構成している。そのため、ラッチ回路ＬＴ１［１］乃至ラッチ回路ＬＴ１［ｚ］のそれぞれのクロック入力端子には、クロック信号を送信する配線ＣＬＫが電気的に接続されている。当該シフトレジスタは、ラッチ回路ＬＴ１［１］の入力端子に入力された書き込み用のデータＤＡを、配線ＣＬＫからクロック信号として入力されたパルス電圧の回数に応じて、順次、ラッチ回路ＬＴ１［２］乃至ラッチ回路ＬＴ１［ｚ］に送信することができる。
また、ラッチ回路ＬＴ１［ｖ］（ここでのｖは１以上ｚ以下の整数とする。）の出力端子は、ラッチ回路ＬＴ２［ｖ］の入力端子に電気的に接続されている。そのため、ラッチ回路ＬＴ１［ｖ］から出力されたデータＤＡは、ラッチ回路ＬＴ２［ｖ］に入力される。また、ラッチ回路ＬＴ２［ｖ］は、配線９０［ｖ］を介してストリングＳＴＧ［ｖ］と電気的に接続される。
ラッチ回路ＬＴ２［１］乃至ラッチ回路ＬＴ２［ｚ］のそれぞれのクロック入力端子には、配線ＥＮＬが電気的に接続されている。配線ＥＮＬは、演算処理装置７０から記憶装置８０にデータＤＡを送信するためのトリガー信号を送信する配線として機能する。
シリアル伝送によって、ラッチ回路ＬＴ１［１］にデータＤＡが入力されることで、ラッチ回路ＬＴ１［１］にデータＤＡが順次入力されていく。ここでは、ラッチ回路ＬＴ１［１］乃至ラッチ回路ＬＴ１［ｚ］に順次データＤＡが入力されていき、ラッチ回路ＬＴ１［１］乃至ラッチ回路ＬＴ１［ｚ］のそれぞれにデータＤＡ［１］乃至データＤＡ［ｚ］が格納されたものとする。
このとき、ラッチ回路ＬＴ１［１］乃至ラッチ回路ＬＴ１［ｚ］のそれぞれの出力端子からは、データＤＡ［１］乃至データＤＡ［ｚ］が出力される。また、データＤＡ［１］乃至データＤＡ［ｚ］のそれぞれは、ラッチ回路ＬＴ２［１］乃至ラッチ回路ＬＴ２［ｚ］に入力される。
このようにして、シリアル伝送によって入力されたデータＤＡを、データＤＡ［１］乃至データＤＡ［ｚ］としてラッチ回路ＬＴ１［１］乃至ラッチ回路ＬＴ１［ｚ］に分配することができる。言い換えると、シリアル伝送によって入力されたデータＤＡを、データＤＡ［１］乃至データＤＡ［ｚ］として配線９０［１］乃至配線９０［ｚ］に分配することができる。
その後、配線ＥＮＬによって、ラッチ回路ＬＴ２［１］乃至ラッチ回路ＬＴ２［ｚ］のそれぞれにクロック信号入力端子にトリガー信号が与えられることによって、ラッチ回路ＬＴ２［１］乃至ラッチ回路ＬＴ２［ｚ］のそれぞれから、データＤＡ［１］乃至データＤＡ［ｚ］を、配線９０［１］乃至配線９０［ｚ］を介してパラレルに記憶装置８０のストリングＳＴＧ［１］乃至ストリングＳＴＧ［ｚ］に入力することができる。
上述した構成と駆動方法を適用することによって、シリアル伝送された記憶装置８０に書き込むためのデータを、パラレルに記憶装置８０のストリングＳＴＧ［１］乃至ストリングＳＴＧ［ｚ］に送ることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態６）
本実施の形態では、上記の実施の形態で説明したＯＳトランジスタに用いることができる金属酸化物（以下、酸化物半導体ともいう。）について説明する。
金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、スズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどから選ばれた一種、または複数種が含まれていてもよい。
＜結晶構造の分類＞
まず、酸化物半導体における、結晶構造の分類について、図１６Ａを用いて説明を行う。図１６Ａは、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
図１６Ａに示すように、酸化物半導体は、大きく分けて「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌｌｉｎｅ（結晶性）」と、「Ｃｒｙｓｔａｌ（結晶）」と、に分類される。また、「Ａｍｏｒｐｈｏｕｓ」の中には、ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓが含まれる。また、「Ｃｒｙｓｔａｌｌｉｎｅ」の中には、ＣＡＡＣ（ｃ－ａｘｉｓ－ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、及びＣＡＣ（ｃｌｏｕｄ－ａｌｉｇｎｅｄ ｃｏｍｐｏｓｉｔｅ）が含まれる（ｅｘｃｌｕｄｉｎｇ ｓｉｎｇｌｅ ｃｒｙｓｔａｌ ａｎｄ ｐｏｌｙ ｃｒｙｓｔａｌ）。なお、「Ｃｒｙｓｔａｌｌｉｎｅ」の分類には、ｓｉｎｇｌｅ ｃｒｙｓｔａｌ、ｐｏｌｙ ｃｒｙｓｔａｌ、及びｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓは除かれる。また、「Ｃｒｙｓｔａｌ」の中には、ｓｉｎｇｌｅ ｃｒｙｓｔａｌ、及びｐｏｌｙ ｃｒｙｓｔａｌが含まれる。
なお、図１６Ａに示す太枠内の構造は、「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌ（結晶）」との間の中間状態であり、新しい境界領域（Ｎｅｗ ｃｒｙｓｔａｌｌｉｎｅ ｐｈａｓｅ）に属する構造である。すなわち、当該構造は、エネルギー的に不安定な「Ａｍｏｒｐｈｏｕｓ（無定形）」や、「Ｃｒｙｓｔａｌ（結晶）」とは全く異なる構造と言い換えることができる。
なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）スペクトルを用いて評価することができる。ここで、「Ｃｒｙｓｔａｌｌｉｎｅ」に分類されるＣＡＡＣ－ＩＧＺＯ膜のＧＩＸＤ（Ｇｒａｚｉｎｇ－Ｉｎｃｉｄｅｎｃｅ ＸＲＤ）測定で得られるＸＲＤスペクトルを図１６Ｂに示す。なお、ＧＩＸＤ法は、薄膜法またはＳｅｅｍａｎｎ－Ｂｏｈｌｉｎ法ともいう。以降、図１６Ｂに示すＧＩＸＤ測定で得られるＸＲＤスペクトルを、単にＸＲＤスペクトルと記す。なお、図１６Ｂに示すＣＡＡＣ－ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、図１６Ｂに示すＣＡＡＣ－ＩＧＺＯ膜の厚さは、５００ｎｍである。
図１６Ｂに示すように、ＣＡＡＣ－ＩＧＺＯ膜のＸＲＤスペクトルでは、明確な結晶性を示すピークが検出される。具体的には、ＣＡＡＣ－ＩＧＺＯ膜のＸＲＤスペクトルでは、２θ＝３１°近傍に、ｃ軸配向を示すピークが検出される。なお、図１６Ｂに示すように、２θ＝３１°近傍のピークは、ピーク強度（Ｉｎｔｅｎｓｉｔｙ）が検出された角度を軸に左右非対称である。
また、膜または基板の結晶構造は、極微電子線回折法（ＮＢＥＤ：Ｎａｎｏ Ｂｅａｍ Ｅｌｅｃｔｒｏｎ Ｄｉｆｆｒａｃｔｉｏｎ）によって観察される回折パターン（極微電子線回折パターンともいう。）にて評価することができる。ＣＡＡＣ－ＩＧＺＯ膜の回折パターンを、図１６Ｃに示す。図１６Ｃは、電子線を基板に対して平行に入射するＮＢＥＤによって観察される回折パターンである。なお、図１６Ｃに示すＣＡＡＣ－ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、極微電子線回折法では、プローブ径を１ｎｍとして電子線回折が行われる。
図１６Ｃに示すように、ＣＡＡＣ－ＩＧＺＯ膜の回折パターンでは、ｃ軸配向を示す複数のスポットが観察される。
＜＜酸化物半導体の構造＞＞
なお、酸化物半導体は、結晶構造に着目した場合、図１６Ａとは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のＣＡＡＣ－ＯＳ、及びｎｃ－ＯＳがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、などが含まれる。
ここで、上述のＣＡＡＣ－ＯＳ、ｎｃ－ＯＳ、及びａ－ｌｉｋｅ ＯＳの詳細について、説明を行う。
［ＣＡＡＣ－ＯＳ］
ＣＡＡＣ－ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ－ＯＳ膜の厚さ方向、ＣＡＡＣ－ＯＳ膜の被形成面の法線方向、またはＣＡＡＣ－ＯＳ膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、ＣＡＡＣ－ＯＳは、ａ－ｂ面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、ＣＡＡＣ－ＯＳは、ｃ軸配向し、ａ－ｂ面方向には明らかな配向をしていない酸化物半導体である。
なお、上記複数の結晶領域のそれぞれは、１つまたは複数の微小な結晶（最大径が１０ｎｍ未満である結晶）で構成される。結晶領域が１つの微小な結晶で構成されている場合、当該結晶領域の最大径は１０ｎｍ未満となる。また、結晶領域が多数の微小な結晶で構成されている場合、当該結晶領域の大きさは、数十ｎｍ程度となる場合がある。
また、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどから選ばれた一種、または複数種）において、ＣＡＡＣ－ＯＳは、インジウム（Ｉｎ）、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛（Ｚｎ）、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能である。よって、（Ｍ，Ｚｎ）層にはインジウムが含まれる場合がある。また、Ｉｎ層には元素Ｍが含まれる場合がある。なお、Ｉｎ層にはＺｎが含まれる場合もある。当該層状構造は、例えば、高分解能ＴＥＭ像において、格子像として観察される。
ＣＡＡＣ－ＯＳ膜に対し、例えば、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ－ｏｆ－ｐｌａｎｅ ＸＲＤ測定では、ｃ軸配向を示すピークが２θ＝３１°またはその近傍に検出される。なお、ｃ軸配向を示すピークの位置（２θの値）は、ＣＡＡＣ－ＯＳを構成する金属元素の種類、組成などにより変動する場合がある。
また、例えば、ＣＡＡＣ－ＯＳ膜の電子線回折パターンにおいて、複数の輝点（スポット）が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線のスポット（ダイレクトスポットともいう。）を対称中心として、点対称の位置に観測される。
上記特定の方向から結晶領域を観察した場合、当該結晶領域内の格子配列は、六方格子を基本とするが、単位格子は正六角形とは限らず、非正六角形である場合がある。また、上記歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ－ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリー）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向において酸素原子の配列が稠密でないことや、金属原子が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
なお、明確な結晶粒界が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、電界効果移動度の低下などを引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ－ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ－ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ－Ｚｎ酸化物、及びＩｎ－Ｇａ－Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
ＣＡＡＣ－ＯＳは、結晶性が高く、明確な結晶粒界が確認されない酸化物半導体である。よって、ＣＡＡＣ－ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ－ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ－ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ－ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ－ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ－ＯＳを用いると、製造工程の自由度を広げることが可能となる。
［ｎｃ－ＯＳ］
ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ－ＯＳは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また、ｎｃ－ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ－ＯＳ膜に対し、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ－ｏｆ－ｐｌａｎｅ ＸＲＤ測定では、結晶性を示すピークが検出されない。また、ｎｃ－ＯＳ膜に対し、ナノ結晶よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ－ＯＳ膜に対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
［ａ－ｌｉｋｅ ＯＳ］
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ－ｌｉｋｅ ＯＳは、鬆又は低密度領域を有する。即ち、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳと比べて、結晶性が低い。また、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳと比べて、膜中の水素濃度が高い。
＜＜酸化物半導体の構成＞＞
次に、上述のＣＡＣ－ＯＳの詳細について、説明を行う。なお、ＣＡＣ－ＯＳは材料構成に関する。
［ＣＡＣ－ＯＳ］
ＣＡＣ－ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
さらに、ＣＡＣ－ＯＳとは、第１の領域と、第２の領域と、に材料が分離することでモザイク状となり、当該第１の領域が、膜中に分布した構成（以下、クラウド状ともいう。）である。つまり、ＣＡＣ－ＯＳは、当該第１の領域と、当該第２の領域とが、混合している構成を有する複合金属酸化物である。
ここで、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳを構成する金属元素に対するＩｎ、Ｇａ、およびＺｎの原子数比のそれぞれを、［Ｉｎ］、［Ｇａ］、および［Ｚｎ］と表記する。例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳにおいて、第１の領域は、［Ｉｎ］が、ＣＡＣ－ＯＳ膜の組成における［Ｉｎ］よりも大きい領域である。また、第２の領域は、［Ｇａ］が、ＣＡＣ－ＯＳ膜の組成における［Ｇａ］よりも大きい領域である。または、例えば、第１の領域は、［Ｉｎ］が、第２の領域における［Ｉｎ］よりも大きく、且つ、［Ｇａ］が、第２の領域における［Ｇａ］よりも小さい領域である。また、第２の領域は、［Ｇａ］が、第１の領域における［Ｇａ］よりも大きく、且つ、［Ｉｎ］が、第１の領域における［Ｉｎ］よりも小さい領域である。
具体的には、上記第１の領域は、インジウム酸化物、インジウム亜鉛酸化物などが主成分である領域である。また、上記第２の領域は、ガリウム酸化物、ガリウム亜鉛酸化物などが主成分である領域である。つまり、上記第１の領域を、Ｉｎを主成分とする領域と言い換えることができる。また、上記第２の領域を、Ｇａを主成分とする領域と言い換えることができる。
なお、上記第１の領域と、上記第２の領域とは、明確な境界が観察できない場合がある。
例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、Ｉｎを主成分とする領域（第１の領域）と、Ｇａを主成分とする領域（第２の領域）とが、偏在し、混合している構造を有することが確認できる。
ＣＡＣ－ＯＳをトランジスタに用いる場合、第１の領域に起因する導電性と、第２の領域に起因する絶縁性とが、相補的に作用することにより、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ－ＯＳに付与することができる。つまり、ＣＡＣ－ＯＳとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。導電性の機能と絶縁性の機能とを分離させることで、双方の機能を最大限に高めることができる。よって、ＣＡＣ－ＯＳをトランジスタに用いることで、高いオン電流（Ｉｏｎ）、高い電界効果移動度（μ）、および良好なスイッチング動作を実現することができる。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ－ｌｉｋｅ ＯＳ、ＣＡＣ－ＯＳ、ｎｃ－ＯＳ、ＣＡＡＣ－ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
トランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のキャリア濃度は１×１０１７ｃｍ－３以下、好ましくは１×１０１５ｃｍ－３以下、さらに好ましくは１×１０１３ｃｍ－３以下、より好ましくは１×１０１１ｃｍ－３以下、さらに好ましくは１×１０１０ｃｍ－３未満であり、１×１０－９ｃｍ－３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体を呼称する場合がある。
また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体中の窒素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満にする。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態７）
本実施の形態では、上記実施の形態に示す情報処理装置などが形成された半導体ウェハ、及び当該情報処理装置が組み込まれた電子部品の一例について説明する。
＜半導体ウェハ＞
初めに、情報処理装置などが形成された半導体ウェハの例を、図１７Ａを用いて説明する。
図１７Ａに示す半導体ウェハ４８００は、ウェハ４８０１と、ウェハ４８０１の上面に設けられた複数の回路部４８０２と、を有する。なお、ウェハ４８０１の上面において、回路部４８０２の無い部分は、スペーシング４８０３であり、ダイシング用の領域である。
半導体ウェハ４８００は、ウェハ４８０１の表面に対して、前工程によって複数の回路部４８０２を形成することで作製することができる。また、その後に、ウェハ４８０１の複数の回路部４８０２が形成された反対側の面を研削して、ウェハ４８０１の薄膜化してもよい。この工程により、ウェハ４８０１の反りなどを低減し、部品としての小型化を図ることができる。
次の工程としては、ダイシング工程が行われる。ダイシングは、一点鎖線で示したスクライブラインＳＣＬ１及びスクライブラインＳＣＬ２（ダイシングライン、又は切断ラインと呼ぶ場合がある）に沿って行われる。なお、スペーシング４８０３は、ダイシング工程を容易に行うために、複数のスクライブラインＳＣＬ１が平行になるように設け、複数のスクライブラインＳＣＬ２が平行になるように設け、スクライブラインＳＣＬ１とスクライブラインＳＣＬ２が垂直になるように設けるのが好ましい。
ダイシング工程を行うことにより、図１７Ｂに示すようなチップ４８００ａを、半導体ウェハ４８００から切り出すことができる。チップ４８００ａは、ウェハ４８０１ａと、回路部４８０２と、スペーシング４８０３ａと、を有する。なお、スペーシング４８０３ａは、極力小さくなるようにするのが好ましい。この場合、隣り合う回路部４８０２の間のスペーシング４８０３の幅が、スクライブラインＳＣＬ１の切りしろと、又はスクライブラインＳＣＬ２の切りしろとほぼ同等の長さであればよい。
なお、本発明の一態様の素子基板の形状は、図１７Ａに図示した半導体ウェハ４８００の形状に限定されない。例えば、矩形の形状の半導体ウェハあってもよい。素子基板の形状は、素子の作製工程、及び素子を作製するための装置に応じて、適宜変更することができる。
＜電子部品＞
図１７Ｃに電子部品４７００および電子部品４７００が実装された基板（実装基板４７０４）の斜視図を示す。図１７Ｃに示す電子部品４７００は、モールド４７１１内にチップ４８００ａを有している。なお、図１７Ｃに示すチップ４８００ａには、回路部４８０２が積層された構成を示している。つまり、回路部４８０２として、上記の実施の形態で説明した情報処理装置を適用することができる。図１７Ｃは、電子部品４７００の内部を示すために、一部を省略している。電子部品４７００は、モールド４７１１の外側にランド４７１２を有する。ランド４７１２は電極パッド４７１３と電気的に接続され、電極パッド４７１３はチップ４８００ａとワイヤ４７１４によって電気的に接続されている。電子部品４７００は、例えばプリント基板４７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板４７０２上で電気的に接続されることで実装基板４７０４が完成する。
図１７Ｄに電子部品４７３０の斜視図を示す。電子部品４７３０は、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）の一例である。電子部品４７３０は、パッケージ基板４７３２（プリント基板）上にインターポーザ４７３１が設けられ、インターポーザ４７３１上に半導体装置４７３５、および複数の半導体装置４７１０が設けられている。
電子部品４７３０では、半導体装置４７１０を有する。半導体装置４７１０としては、例えば、上記実施の形態で説明した半導体装置、広帯域メモリ（ＨＢＭ：Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）などとすることができる。また、半導体装置４７３５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡ、記憶装置などの集積回路（半導体装置）を用いることができる。
パッケージ基板４７３２は、セラミック基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ４７３１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
インターポーザ４７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ４７３１は、インターポーザ４７３１上に設けられた集積回路をパッケージ基板４７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ４７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板４７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）を用いることも出来る。
インターポーザ４７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
また、シリコンインターポーザを用いたＳｉＰやＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
また、電子部品４７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ４７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品４７３０では、半導体装置４７１０と半導体装置４７３５の高さを揃えることが好ましい。
電子部品４７３０を他の基板に実装するため、パッケージ基板４７３２の底部に電極４７３３を設けてもよい。図１７Ｄでは、電極４７３３を半田ボールで形成する例を示している。パッケージ基板４７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。また、電極４７３３を導電性のピンで形成してもよい。パッケージ基板４７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。
電子部品４７３０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ Ｆｌａｔ Ｊ－ｌｅａｄｅｄ ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ－ｌｅａｄｅｄ ｐａｃｋａｇｅ）などの実装方法を用いることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態８）
本実施の形態では、上記実施の形態で説明した情報処理装置を有する電子機器の一例について説明する。なお、図１８Ａ乃至図１８Ｊには、当該情報処理装置を有する電子部品４７００が各電子機器に含まれている様子を図示している。
［携帯電話］
図１８Ａに示す情報端末５５００は、情報端末の一種である携帯電話（スマートフォン）である。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
情報端末５５００は、上記実施の形態で説明した情報処理装置を適用することで、アプリケーションの実行時に生成される一時的なファイル（例えば、ウェブブラウザの使用時のキャッシュなど）を保持することができる。
［ウェアラブル端末］
また、図１８Ｂには、ウェアラブル端末の一例である情報端末５９００が図示されている。情報端末５９００は、筐体５９０１、表示部５９０２、操作ボタン５９０３、操作子５９０４、バンド５９０５などを有する。
ウェアラブル端末は、先述した情報端末５５００と同様に、上記実施の形態で説明した情報処理装置を適用することで、アプリケーションの実行時に生成される一時的なファイルを保持することができる。
［情報端末］
また、図１８Ｃには、デスクトップ型情報端末５３００が図示されている。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、ディスプレイ５３０２と、キーボード５３０３と、を有する。
デスクトップ型情報端末５３００は、先述した情報端末５５００と同様に、上記実施の形態で説明した情報処理装置を適用することで、アプリケーションの実行時に生成される一時的なファイルを保持することができる。
なお、上述では、情報処理装置としてスマートフォン、及びデスクトップ用情報端末を例として、それぞれ図１８Ａ、及び図１８Ｃに図示したが、スマートフォン、及びデスクトップ用情報端末以外の情報端末を適用することができる。スマートフォン、及びデスクトップ用情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、ワークステーションなどが挙げられる。
［電化製品］
また、図１８Ｄには、電化製品の一例として電気冷凍冷蔵庫５８００が図示されている。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
電気冷凍冷蔵庫５８００に上記実施の形態で説明した情報処理装置を適用することによって、電気冷凍冷蔵庫５８００を、例えば、ＩｏＴ（Ｉｎｔｅｒｎｅｔ ｏｆ Ｔｈｉｎｇｓ）として利用することができる。ＩｏＴを利用することによって、電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などの情報を、インターネットなどを通じて、上述したような情報端末などに送受信することができる。また、電気冷凍冷蔵庫５８００は、当該情報を送信する際に、当該情報を一時ファイルとして、当該情報処理装置に保持することができる。
本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電気オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
［ゲーム機］
また、図１８Ｅには、ゲーム機の一例である携帯ゲーム機５２００が図示されている。携帯ゲーム機５２００は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。
更に、図１８Ｆには、ゲーム機の一例である据え置き型ゲーム機７５００が図示されている。据え置き型ゲーム機７５００は、本体７５２０と、コントローラ７５２２を有する。なお、本体７５２０には、無線または有線によってコントローラ７５２２を接続することができる。また、図１８Ｆには示していないが、コントローラ７５２２は、ゲームの画像を表示する表示部、ボタン以外の入力インターフェースとなるタッチパネルやスティック、回転式つまみ、スライド式つまみなどを備えることができる。また、コントローラ７５２２は、図１８Ｆに示す形状に限定されず、ゲームのジャンルに応じて、コントローラ７５２２の形状を様々に変更してもよい。例えば、ＦＰＳ（Ｆｉｒｓｔ Ｐｅｒｓｏｎ Ｓｈｏｏｔｅｒ）などのシューティングゲームでは、トリガーをボタンとし、銃を模した形状のコントローラを用いることができる。また、例えば、音楽ゲームなどでは、楽器、音楽機器などを模した形状のコントローラを用いることができる。更に、据え置き型ゲーム機は、コントローラを使わず、代わりにカメラ、深度センサ、マイクロフォンなどを備えて、ゲームプレイヤーのジェスチャー、及び／又は音声によって操作する形式としてもよい。
また、上述したゲーム機の映像は、テレビジョン装置、パーソナルコンピュータ用ディスプレイ、ゲーム用ディスプレイ、ヘッドマウントディスプレイなどの表示装置によって、出力することができる。
携帯ゲーム機５２００に上記実施の形態で説明した情報処理装置を適用することによって、低消費電力の携帯ゲーム機５２００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
更に、携帯ゲーム機５２００に上記実施の形態で説明した情報処理装置を適用することによって、ゲームの実行中に発生する演算に必要な一時ファイルなどの保持をおこなうことができる。
図１８Ｅ、及び図１８Ｆでは、ゲーム機の一例として携帯ゲーム機を図示しているが、本発明の一態様の情報処理装置はこれに限定されない。本発明の一態様の情報処理装置としては、例えば、家庭用の据え置き型ゲーム機、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［移動体］
上記実施の形態で説明した情報処理装置は、移動体である自動車、及び自動車の運転席周辺に適用することができる。
図１８Ｇには移動体の一例である自動車５７００が図示されている。
自動車５７００の運転席周辺には、スピードメーターやタコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することで、様々な情報を提供するインストゥルメントパネルが備えられている。また、運転席周辺には、それらの情報を示す表示装置が備えられていてもよい。
特に当該表示装置には、自動車５７００に設けられた撮像装置（図示しない。）からの映像を映し出すことによって、ピラーなどで遮られた視界、運転席の死角などを補うことができ、安全性を高めることができる。
上記実施の形態で説明した情報処理装置は、情報を一時的に保持することができるため、例えば、当該コンピュータを自動車５７００の自動運転システムや当該コンピュータを道路案内、危険予測などを行うシステムなどにおける、必要な一時的な情報の保持に用いることができる。当該表示装置には、道路案内、危険予測などの一時的な情報を表示する構成としてもよい。また、自動車５７００に備え付けられたドライビングレコーダの映像を保持する構成としてもよい。
なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができる。
［カメラ］
上記実施の形態で説明した情報処理装置は、カメラに適用することができる。
図１８Ｈには、撮像装置の一例であるデジタルカメラ６２４０が図示されている。デジタルカメラ６２４０は、筐体６２４１、表示部６２４２、操作ボタン６２４３、シャッターボタン６２４４等を有し、また、デジタルカメラ６２４０には、着脱可能なレンズ６２４６が取り付けられている。なお、ここではデジタルカメラ６２４０を、レンズ６２４６を筐体６２４１から取り外して交換することが可能な構成としたが、レンズ６２４６と筐体６２４１とが一体となっていてもよい。また、デジタルカメラ６２４０は、ストロボ装置や、ビューファインダー等を別途装着することができる構成としてもよい。
デジタルカメラ６２４０に上記実施の形態で説明した情報処理装置を適用することによって、低消費電力のデジタルカメラ６２４０を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
［ビデオカメラ］
上記実施の形態で説明した情報処理装置は、ビデオカメラに適用することができる。
図１８Ｉには、撮像装置の一例であるビデオカメラ６３００が図示されている。ビデオカメラ６３００は、第１筐体６３０１、第２筐体６３０２、表示部６３０３、操作キー６３０４、レンズ６３０５、接続部６３０６等を有する。操作キー６３０４及びレンズ６３０５は第１筐体６３０１に設けられており、表示部６３０３は第２筐体６３０２に設けられている。そして、第１筐体６３０１と第２筐体６３０２とは、接続部６３０６により接続されており、第１筐体６３０１と第２筐体６３０２の間の角度は、接続部６３０６により変更が可能である。表示部６３０３における映像を、接続部６３０６における第１筐体６３０１と第２筐体６３０２との間の角度に従って切り替える構成としてもよい。
ビデオカメラ６３００で撮影した映像を記録する際、データの記録形式に応じたエンコードを行う必要がある。上述した情報処理装置を利用することによって、ビデオカメラ６３００は、エンコードの際に発生する一時的なファイルの保持を行うことができる。
［ＩＣＤ］
上記実施の形態で説明した情報処理装置は、植え込み型除細動器（ＩＣＤ）に適用することができる。
図１８Ｊは、ＩＣＤの一例を示す断面模式図である。ＩＣＤ本体５４００は、バッテリー５４０１と、電子部品４７００と、レギュレータと、制御回路と、アンテナ５４０４と、右心房へのワイヤ５４０２、右心室へのワイヤ５４０３とを少なくとも有している。
ＩＣＤ本体５４００は手術により体内に設置され、二本のワイヤは、人体の鎖骨下静脈５４０５及び上大静脈５４０６を通過させて一方のワイヤ先端が右心室、もう一方のワイヤ先端が右心房に設置されるようにする。
ＩＣＤ本体５４００は、ペースメーカのとしての機能を有し、心拍数が規定の範囲から外れた場合に心臓に対してペーシングを行う。また、ペーシングによって心拍数が改善しない場合（速い心室頻拍や心室細動など）、電気ショックによる治療が行われる。
ＩＣＤ本体５４００は、ペーシング及び電気ショックを適切に行うため、心拍数を常に監視する必要がある。そのため、ＩＣＤ本体５４００は、心拍数を検知するためのセンサを有する。また、ＩＣＤ本体５４００は、当該センサなどによって取得した心拍数のデータ、ペーシングによる治療を行った回数、時間などを電子部品４７００に記憶することができる。
また、アンテナ５４０４で電力が受信でき、その電力はバッテリー５４０１に充電される。また、ＩＣＤ本体５４００は複数のバッテリーを有することにより、安全性を高くすることができる。具体的には、ＩＣＤ本体５４００の一部のバッテリーが使えなくなったとしても残りのバッテリーが機能させることができるため、補助電源としても機能する。
また、電力を受信できるアンテナ５４０４とは別に、生理信号を送信できるアンテナを有していてもよく、例えば、脈拍、呼吸数、心拍数、体温などの生理信号を外部のモニタ装置で確認できるような心臓活動を監視するシステムを構成してもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態９）
本実施の形態では、上記実施の形態で説明した情報処理装置を有する計算機について説明する。
図１９Ａに示す計算機９６００は、大型の計算機の例である。計算機９６００には、ラック９６１０にラックマウント型の計算機９６２０が複数格納されている。
計算機９６２０は、例えば、図１９Ｂに示す斜視図の構成とすることができる。図１９Ｂにおいて、計算機９６２０は、マザーボード９６３０を有し、マザーボード９６３０は、複数のスロット９６３１、複数の接続端子を有する。スロット９６３１には、ＰＣカード９６２１が挿されている。加えて、ＰＣカード９６２１は、接続端子９６２３、接続端子９６２４、接続端子９６２５を有し、それぞれ、マザーボード９６３０に接続されている。
図１９Ｃに示すＰＣカード９６２１は、ＣＰＵ、ＧＰＵ、記憶装置などを備えた処理ボードの一例である。ＰＣカード９６２１は、ボード９６２２を有する。また、ボード９６２２は、接続端子９６２３と、接続端子９６２４と、接続端子９６２５と、半導体装置９６２６と、半導体装置９６２７と、半導体装置９６２８と、接続端子９６２９と、を有する。なお、図１９Ｃには、半導体装置９６２６、半導体装置９６２７、および半導体装置９６２８以外の半導体装置を図示しているが、それらの半導体装置については、以下に記載する半導体装置９６２６、半導体装置９６２７、および半導体装置９６２８の説明を参酌すればよい。
接続端子９６２９は、マザーボード９６３０のスロット９６３１に挿すことができる形状を有しており、接続端子９６２９は、ＰＣカード９６２１とマザーボード９６３０とを接続するためのインターフェースとして機能する。接続端子９６２９の規格としては、例えば、ＰＣＩｅなどが挙げられる。
接続端子９６２３、接続端子９６２４、接続端子９６２５は、例えば、ＰＣカード９６２１に対して電力供給、信号入力などを行うためのインターフェースとすることができる。また、例えば、ＰＣカード９６２１によって計算された信号の出力などを行うためのインターフェースとすることができる。接続端子９６２３、接続端子９６２４、接続端子９６２５のそれぞれの規格としては、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ ＡＴＡ）、ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）などが挙げられる。また、接続端子９６２３、接続端子９６２４、接続端子９６２５から映像信号を出力する場合、それぞれの規格としては、ＨＤＭＩ（登録商標）などが挙げられる。
半導体装置９６２６は、信号の入出力を行う端子（図示しない。）を有しており、当該端子をボード９６２２が備えるソケット（図示しない。）に対して差し込むことで、半導体装置９６２６とボード９６２２を電気的に接続することができる。
半導体装置９６２７は、複数の端子を有しており、当該端子をボード９６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置９６２７とボード９６２２を電気的に接続することができる。半導体装置９６２７としては、例えば、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、ＧＰＵ、ＣＰＵなどが挙げられる。半導体装置９６２７として、例えば、電子部品４７３０を用いることができる。
半導体装置９６２８は、複数の端子を有しており、当該端子をボード９６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置９６２８とボード９６２２を電気的に接続することができる。半導体装置９６２８としては、例えば、記憶装置、情報処理装置などが挙げられる。半導体装置９６２８として、例えば、電子部品４７００を用いることができる。
計算機９６００は並列計算機としても機能できる。計算機９６００を並列計算機として用いることで、例えば、人工知能の学習、および推論に必要な大規模の計算を行うことができる。
上記の各種電子機器などに、本発明の一態様の半導体装置を用いることにより、電子機器の小型化、高速化、または低消費電力化を図ることができる。また、本発明の一態様の半導体装置は低消費電力が少ないため、回路からの発熱を低減することができる。よって、当該発熱によるその回路自体、周辺回路、およびモジュールへの悪影響を低減できる。また、本発明の一態様の半導体装置を用いることにより、高温環境下においても動作が安定した電子機器を実現できる。よって、電子機器の信頼性を高めることができる。
続いて、計算機９６００に適用可能なコンピュータシステムの構成例について説明する。図２０は、コンピュータシステム１０００の構成例を説明する図である。コンピュータシステム１０００はソフトウェア（Ｓｏｆｔｗａｒｅ）とハードウェア（Ｈａｒｄｗａｒｅ）を含んで構成される。なお、コンピュータシステムが含むハードウェアを情報処理装置という場合がある。
コンピュータシステム１０００を構成するソフトウェアとしては、デバイスドライバを含むオペレーティングシステム、ミドルウェア、各種の開発環境、ＡＩに関係するアプリケーションプログラム（ＡＩ Ａｐｐｌｉｃａｔｉｏｎ）、ＡＩに無関係なアプリケーションプログラムなどがある。
デバイスドライバには、補助記憶装置、表示装置、およびプリンタなどの外部接続機器を制御するためのアプリケーションプログラムなどが含まれる。
コンピュータシステム１０００を構成するハードウェアは、第１演算処理装置、第２演算処理装置、および第１記憶装置などを有する。また、第２演算処理装置は、第２記憶装置を有する。
第１演算処理装置としては、例えば、Ｎｏｆｆ ＯＳ ＣＰＵなどの中央演算処理装置を用いるとよい。Ｎｏｆｆ ＯＳ ＣＰＵは、ＯＳトランジスタを用いた記憶手段（例えば、不揮発性メモリ）を有し、動作が必要ない場合には、必要な情報を記憶手段に保持して、中央演算処理装置への電力供給を停止する機能を有する。第１演算処理装置としてＮｏｆｆ ＯＳ ＣＰＵを用いることで、コンピュータシステム１０００の消費電力を低減できる。
第２演算処理装置としては、例えば、ＧＰＵやＦＰＧＡなどを用いることができる。なお、第２演算処理装置として、ＡＩ ＯＳ Ａｃｃｅｌｅｒａｔｏｒを用いることが好ましい。ＡＩ ＯＳ ＡｃｃｅｌｅｒａｔｏｒはＯＳトランジスタを用いて構成され、積和演算回路などの演算手段を有する。ＡＩ ＯＳ Ａｃｃｅｌｅｒａｔｏｒは一般のＧＰＵなどよりも消費電力が少ない。第２演算処理装置としてＡＩ ＯＳ Ａｃｃｅｌｅｒａｔｏｒを用いることで、コンピュータシステム１０００の消費電力を低減できる。
第１記憶装置および第２記憶装置として本発明の一態様の半導体装置を有することが好ましい。本発明の一態様の半導体装置は、例えば、３Ｄ ＯＳ ＮＡＮＤ型の記憶装置を有してもよいので、この場合、３Ｄ ＯＳ ＮＡＮＤ型の記憶装置はキャッシュ、メインメモリ、およびストレージとして機能することができる。また、３Ｄ ＯＳ ＮＡＮＤ型の記憶装置を用いることで非ノイマン型のコンピュータシステムの実現が容易になる。
３Ｄ ＯＳ ＮＡＮＤ型の記憶装置は、Ｓｉトランジスタを用いた３Ｄ ＮＡＮＤ型の記憶装置よりも消費電力が少ない。記憶装置として３Ｄ ＯＳ ＮＡＮＤ型の記憶装置を用いることで、コンピュータシステム１０００の消費電力を低減できる。加えて、３Ｄ ＯＳ ＮＡＮＤ型の記憶装置は、ユニバーサルメモリとして機能できるため、コンピュータシステム１０００を構成するための部品点数を低減できる。
ハードウェアを構成する半導体装置を、ＯＳトランジスタを含む半導体装置で構成することで、中央演算処理装置、演算処理装置、および記憶装置を含むハードウェアのモノリシック化が容易になる。ハードウェアをモノリシック化することで、小型化、軽量化、薄型化だけでなく、さらなる消費電力の低減が容易となる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
ＳＴ１：ストリング、ＳＴ２：ストリング、ＳＴ３：ストリング、Ｌ［１］：メモリセル、Ｌ［２］：メモリセル、Ｌ［ｎ］：メモリセル、Ｍ［１］：メモリセル、Ｍ［２］：メモリセル、Ｍ［ｎ］：メモリセル、Ｎ［１］：メモリセル、Ｎ［２］：メモリセル、Ｎ［ｎ］：メモリセル、ＳＬ１：配線、ＳＬ２：配線、ＳＬ３：配線、ＢＬ１：配線、ＢＬ２：配線、ＢＬ３：配線、ＩＳＧ：信号、ＯＳＧ：信号、ＤＴ：データ、ＳＴＰ１：ステップ、ＳＴＰ２：ステップ、ＳＴＰ３：ステップ、ＳＴＰ４：ステップ、ＳＴＰ５：ステップ、ＳＴＰ６：ステップ、ＳＴＰ７：ステップ、ＳＴＰ８：ステップ、ＭＣ［１］：メモリセル、ＭＣ［２］：メモリセル、ＭＣ［ｎ］：メモリセル、ＭＣ［１，１］：メモリセル、ＭＣ［ｊ，１］：メモリセル、ＭＣ［ｎ，１］：メモリセル、ＭＣ［１，ｉ］：メモリセル、ＭＣ［ｊ，ｉ］：メモリセル、ＭＣ［ｎ，ｉ］：メモリセル、ＭＣ［１，ｍ］：メモリセル、ＭＣ［ｊ，ｍ］：メモリセル、ＭＣ［ｎ，ｍ］：メモリセル、Ｎ１：ノード、Ｎ２：ノード、ＲＷＬ［１］：配線、ＲＷＬ［２］：配線、ＲＷＬ［ｊ］：配線、ＲＷＬ［ｎ］：配線、ＷＷＬ［１］：配線、ＷＷＬ［２］：配線、ＷＷＬ［ｊ］：配線、ＷＷＬ［ｎ］：配線、ＷＢＬ：配線、ＷＢＬ［１］：配線、ＷＢＬ［ｉ］：配線、ＷＢＬ［ｍ］：配線、ＲＢＬ：配線、ＲＢＬ［１］：配線、ＲＢＬ［ｉ］：配線、ＲＢＬ［ｍ］：配線、ＢＧＬ：配線、ＢＧＬ［１］：配線、ＢＧＬ［ｉ］：配線、ＢＧＬ［ｍ］：配線、ＷＴｒ：トランジスタ、ＲＴｒ：トランジスタ、ＣＳ：容量、ＢＬＫ＿１：ブロック、ＢＬＫ＿ｈ：ブロック、ＢＬＫ＿ｋ：ブロック、ＢＬＫ＿２：ブロック、ＢＬＫ＿３：ブロック、ＭＣ［１］＿１：メモリセル、ＭＣ［ｊ］＿１：メモリセル、ＭＣ［ｎ］＿１：メモリセル、ＭＣ［１］＿ｈ：メモリセル、ＭＣ［ｊ］＿ｈ：メモリセル、ＭＣ［ｎ］＿ｈ：メモリセル、ＭＣ［１］＿ｋ：メモリセル、ＭＣ［ｊ］＿ｋ：メモリセル、ＭＣ［ｎ］＿ｋ：メモリセル、ＭＣ［２］＿１：メモリセル、ＭＣ［３］＿１：メモリセル、ＭＣ［１］＿２：メモリセル、ＭＣ［２］＿２：メモリセル、ＭＣ［３］＿２：メモリセル、ＭＣ［１］＿３：メモリセル、ＭＣ［２］＿３：メモリセル、ＭＣ［３］＿３：メモリセル、ＲＷＬ［１］＿１：配線、ＲＷＬ［ｊ］＿１：配線、ＲＷＬ［ｎ］＿１：配線、ＲＷＬ［１］＿ｈ：配線、ＲＷＬ［ｊ］＿ｈ：配線、ＲＷＬ［ｎ］＿ｈ：配線、ＲＷＬ［１］＿ｋ：配線、ＲＷＬ［ｊ］＿ｋ：配線、ＲＷＬ［ｎ］＿ｋ：配線、ＲＷＬ［２］＿１：配線、ＲＷＬ［３］＿１：配線、ＲＷＬ［１］＿２：配線、ＲＷＬ［２］＿２：配線、ＲＷＬ［３］＿２：配線、ＲＷＬ［１］＿３：配線、ＲＷＬ［２］＿３：配線、ＲＷＬ［３］＿３：配線、ＷＷＬ［１］＿１：配線、ＷＷＬ［ｊ］＿１：配線、ＷＷＬ［ｎ］＿１：配線、ＷＷＬ［１］＿ｈ：配線、ＷＷＬ［ｊ］＿ｈ：配線、ＷＷＬ［ｎ］＿ｈ：配線、ＷＷＬ［１］＿ｋ：配線、ＷＷＬ［ｊ］＿ｋ：配線、ＷＷＬ［ｎ］＿ｋ：配線、ＷＷＬ［２］＿１：配線、ＷＷＬ［３］＿１：配線、ＷＷＬ［１］＿２：配線、ＷＷＬ［２］＿２：配線、ＷＷＬ［３］＿２：配線、ＷＷＬ［１］＿３：配線、ＷＷＬ［２］＿３：配線、ＷＷＬ［３］＿３：配線、ＲＢＬ＿１：配線、ＲＢＬ＿ｈ：配線、ＲＢＬ＿ｋ：配線、ＲＢＬ＿２：配線、ＲＢＬ＿３：配線、ＷＢＬ＿１：配線、ＷＢＬ＿ｈ：配線、ＷＢＬ＿ｋ：配線、ＷＢＬ＿２：配線、ＷＢＬ＿３：配線、ＬＮ１：配線、ＬＮ２：配線、ＢＴｒ＿１：トランジスタ、ＢＴｒ＿ｈ：トランジスタ、ＢＴｒ＿ｋ：トランジスタ、ＢＴｒ＿２：トランジスタ、ＢＴｒ＿３：トランジスタ、ＳＴｒ＿１：トランジスタ、ＳＴｒ＿ｈ：トランジスタ、ＳＴｒ＿ｋ：トランジスタ、ＳＴｒ＿２：トランジスタ、ＳＴｒ＿３：トランジスタ、ＢＤ：マザーボード、ＢＳＨ：バス配線、ＳＢＴ：半導体基板、ＬＧＣ：回路層、ＳＴＲ：記憶層、ＯＳＣ：回路層、ＬＴ１［１］：ラッチ回路、ＬＴ１［２］：ラッチ回路、ＬＴ１［３］：ラッチ回路、ＬＴ１［ｚ］：ラッチ回路、ＬＴ２［１］：ラッチ回路、ＬＴ２［２］：ラッチ回路、ＬＴ２［３］：ラッチ回路、ＬＴ２［ｚ］：ラッチ回路、ＤＡ：データ、ＣＬＫ：配線、ＥＮＬ：配線、ＳＴＧ［１］：ストリング、ＳＴＧ［２］：ストリング、ＳＴＧ［３］：ストリング、ＳＴＧ［ｚ］：ストリング、１０：演算処理装置、２０：ＳＲＡＭ、３０：メインメモリ、４０：ストレージ、５０：情報処理装置、６０：インターフェース、７０：演算処理装置、８０：記憶装置、９０：配線、１００：記憶部、１１１：絶縁体、１１２：絶縁体、１１３：絶縁体、１１４：絶縁体、１１５：絶縁体、１１６：絶縁体、１１７：絶縁体、１２１：絶縁体、１２２：絶縁体、１３１：絶縁体、１３２：絶縁体、１３３：絶縁体、１４１：半導体、１４２：半導体、１４３：半導体、１５１：導電体、１５２：導電体、１５３：導電体、１５４：導電体、１５５：導電体、１５６：導電体、２００：制御部、２１１：絶縁体、２１２：絶縁体、２１３：絶縁体、２１４：絶縁体、２１５：絶縁体、２１６：絶縁体、２２１：導電体、２２２：導電体、２２３：導電体、２３１：半導体、２３２：半導体、２４０：絶縁体、２４１：絶縁体、２４２：絶縁体、２４３：絶縁体、２５０：導電体、２５１：導電体、２５２：導電体、２５３：導電体、３００：トランジスタ、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、３６０：絶縁体、３８２：絶縁体、３８４：絶縁体、３８６：導電体、７００：トランジスタ、８００：トランジスタ、９００：トランジスタ、１０００：コンピュータシステム、１１９６：記憶部、１１９７：コントローラ、１１９８：バスインターフェース、４７００：電子部品、４７０２：プリント基板、４７０４：実装基板、４７１０：半導体装置、４７１４：ワイヤ、４７３０：電子部品、４７３１：インターポーザ、４７３２：パッケージ基板、４７３３：電極、４７３５：半導体装置、４８００：半導体ウェハ、４８００ａ：チップ、４８０１：ウェハ、４８０１ａ：ウェハ、４８０２：回路部、４８０３：スペーシング、４８０３ａ：スペーシング、５２００：携帯ゲーム機、５２０１：筐体、５２０２：表示部、５２０３：ボタン、５３００：デスクトップ型情報端末、５３０１：本体、５３０２：ディスプレイ、５３０３：キーボード、５４００：ＩＣＤ本体、５４０１：バッテリー、５４０２：ワイヤ、５４０３：ワイヤ、５４０４：アンテナ、５４０５：鎖骨下静脈、５４０６：上大静脈、５５００：情報端末、５５１０：筐体、５５１１：表示部、５７００：自動車、５８００：電気冷凍冷蔵庫、５８０１：筐体、５８０２：冷蔵室用扉、５８０３：冷凍室用扉、５９００：情報端末、５９０１：筐体、５９０２：表示部、５９０３：操作ボタン、５９０４：操作子、５９０５：バンド、６２４０：デジタルカメラ、６２４１：筐体、６２４２：表示部、６２４３：操作ボタン、６２４４：シャッターボタン、６２４６：レンズ、６３００：ビデオカメラ、６３０１：第１筐体、６３０２：第２筐体、６３０３：表示部、６３０４：操作キー、６３０５：レンズ、６３０６：接続部、７５２０：本体、７５２２：コントローラ、９６００：計算機、９６１０：ラック、９６２０：計算機、９６２１：ＰＣカード、９６２２：ボード、９６２３：接続端子、９６２４：接続端子、９６２５：接続端子、９６２６：半導体装置、９６２７：半導体装置、９６２８：半導体装置、９６２９：接続端子、９６３０：マザーボード、９６３１：スロット

Claims (4)

  1. ＮＡＮＤ型の記憶部と、コントローラと、を有し、
    前記記憶部は、それぞれブロックの異なる、第１ストリングと、第２ストリングと、を有し、
    前記第１ストリングと、前記第２ストリングと、のそれぞれは、チャネル形成領域に金属酸化物を含むトランジスタを有し、
    前記第１ストリングは、第１メモリセルを有し、
    前記第２ストリングは、第２メモリセルを有し、
    前記コントローラは、第１データと、前記第１データを書き込む命令を含む信号と、を受け取ることで、前記第１データを前記第１メモリセルに書き込みを行って、その後、前記第１メモリセルから前記第１データを読み出して、前記第２メモリセルに前記第１データを書き込む機能を有する、
    情報処理装置。
  2. ＮＡＮＤ型の記憶部と、コントローラと、を有し、
    前記記憶部は、それぞれブロックの異なる、第１ストリングと、第２ストリングと、第３ストリングと、を有し、
    前記第１ストリングと、前記第２ストリングと、前記第３ストリングと、のそれぞれは、チャネル形成領域に金属酸化物を含むトランジスタを有し、
    前記第１ストリングは、第１メモリセルを有し、
    前記第２ストリングは、第２メモリセルと、第３メモリセルと、を有し、
    前記第３ストリングは、第４メモリセルを有し、
    前記コントローラは、第１データと、前記第２メモリセルに保持されている第２データを前記第１データに書き換える命令を含む信号と、を受け取ることで、
    前記第１データを前記第１メモリセルに書き込みを行って、
    前記第３メモリセルに保持されている第３データを読み出して、前記第３データを前記第４メモリセルに書き込みを行って、
    前記第２メモリセルに保持されている前記第２データ、及び前記第３メモリセルに保持されている前記第３データの消去を行って、
    前記第１メモリセルに保持されている前記第１データを読み出して、前記第１データを前記第２メモリセルに書き込みを行って、
    前記第４メモリセルに保持されている前記第３データを読み出して、前記第３データを前記第３メモリセルに書き込みを行う機能を有する、
    情報処理装置。
  3. ＮＡＮＤ型の記憶部と、コントローラと、を有し、
    前記記憶部は、それぞれブロックの異なる、第１ストリングと、第２ストリングと、を有し、
    前記第１ストリングと、前記第２ストリングのそれぞれは、チャネル形成領域に金属酸化物を含むトランジスタを有し、
    前記第１ストリングは、第１メモリセルを有し、
    前記第２ストリングは、第２メモリセルを有する、情報処理装置の動作方法であって、
    第１ステップと、第２ステップと、第３ステップと、を有し、
    前記第１ステップは、
    前記コントローラが、第１データと、前記第１データを書き込む命令を含む信号と、を受け取るステップと、
    前記コントローラによって、前記第１データが前記第１メモリセルに書き込まれるステップと、を有し、
    前記第２ステップは、前記コントローラによって、前記第１メモリセルから前記第１データが読み出されるステップを有し、
    前記第３ステップは、前記コントローラによって、前記第２ステップで読み出された前記第１データが前記第２メモリセルに書き込まれるステップを有する、
    情報処理装置の動作方法。
  4. ＮＡＮＤ型の記憶部と、コントローラと、を有し、
    前記記憶部は、それぞれブロックの異なる、第１ストリングと、第２ストリングと、第３ストリングと、を有し、
    前記第１ストリングと、前記第２ストリングと、前記第３ストリングと、のそれぞれは、チャネル形成領域に金属酸化物を含むトランジスタを有し、
    前記第１ストリングは、第１メモリセルを有し、
    前記第２ストリングは、第２メモリセルと、第３メモリセルと、を有し、
    前記第３ストリングは、第４メモリセルを有する、情報処理装置の動作方法であって、
    第１ステップと、第２ステップと、第３ステップと、第４ステップと、第５ステップと、第６ステップと、第７ステップと、第８ステップを有し、
    前記第１ステップは、
    前記コントローラが、第１データと、前記第２メモリセルに保持されている第２データを前記第１データに書き換える命令を含む信号と、を受け取るステップと、
    前記コントローラによって、前記第１データが前記第１メモリセルに書き込まれるステップと、を有し、
    前記第２ステップは、前記コントローラによって、前記第３メモリセルに保持されている第３データが読み出されるステップを有し、
    前記第３ステップは、前記コントローラによって、前記第２ステップで読み出された前記第３データが前記第４メモリセルに書き込まれるステップを有し、
    前記第４ステップは、前記コントローラによって、前記第２メモリセルに保持されている前記第２データ、及び前記第３メモリセルに保持されている前記第３データの消去が行われるステップを有し、
    前記第５ステップは、前記コントローラによって、前記第１メモリセルに保持されている前記第１データが読み出されるステップを有し、
    前記第６ステップは、前記コントローラによって、前記第５ステップで読み出された前記第１データが前記第２メモリセルに書き込まれるステップを有し、
    前記第７ステップは、前記コントローラによって、前記第４メモリセルに保持されている前記第３データが読み出されるステップを有し、
    前記第８ステップは、前記コントローラによって、前記第７ステップで読み出された前記第３データが前記第３メモリセルに書き込まれるステップを有する、
    情報処理装置の動作方法。
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