[go: up one dir, main page]

JP7494875B2 - 基板重ね合わせ装置および基板処理方法 - Google Patents

基板重ね合わせ装置および基板処理方法 Download PDF

Info

Publication number
JP7494875B2
JP7494875B2 JP2022064241A JP2022064241A JP7494875B2 JP 7494875 B2 JP7494875 B2 JP 7494875B2 JP 2022064241 A JP2022064241 A JP 2022064241A JP 2022064241 A JP2022064241 A JP 2022064241A JP 7494875 B2 JP7494875 B2 JP 7494875B2
Authority
JP
Japan
Prior art keywords
substrate
substrates
amount
deformation
structures
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2022064241A
Other languages
English (en)
Other versions
JP2022088667A (ja
Inventor
功 菅谷
和也 岡本
稔 福田
創 三ッ石
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nikon Corp
Original Assignee
Nikon Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nikon Corp filed Critical Nikon Corp
Publication of JP2022088667A publication Critical patent/JP2022088667A/ja
Priority to JP2024082279A priority Critical patent/JP2024100887A/ja
Application granted granted Critical
Publication of JP7494875B2 publication Critical patent/JP7494875B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67092—Apparatus for mechanical treatment
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K20/00—Non-electric welding by applying impact or other pressure, with or without the application of heat, e.g. cladding or plating
    • B23K20/002—Non-electric welding by applying impact or other pressure, with or without the application of heat, e.g. cladding or plating specially adapted for particular articles or work
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K20/00—Non-electric welding by applying impact or other pressure, with or without the application of heat, e.g. cladding or plating
    • B23K20/02—Non-electric welding by applying impact or other pressure, with or without the application of heat, e.g. cladding or plating by means of a press ; Diffusion bonding
    • B23K20/023—Thermo-compression bonding
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K20/00—Non-electric welding by applying impact or other pressure, with or without the application of heat, e.g. cladding or plating
    • B23K20/24—Preliminary treatment
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K37/00—Auxiliary devices or processes, not specially adapted for a procedure covered by only one of the other main groups of this subclass
    • B23K37/04—Auxiliary devices or processes, not specially adapted for a procedure covered by only one of the other main groups of this subclass for holding or positioning work
    • B23K37/0408—Auxiliary devices or processes, not specially adapted for a procedure covered by only one of the other main groups of this subclass for holding or positioning work for planar work
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B65—CONVEYING; PACKING; STORING; HANDLING THIN OR FILAMENTARY MATERIAL
    • B65H—HANDLING THIN OR FILAMENTARY MATERIAL, e.g. SHEETS, WEBS, CABLES
    • B65H31/00—Pile receivers
    • B65H31/34—Apparatus for squaring-up piled articles
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H01L21/67288—Monitoring of warpage, curvature, damage, defects or the like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/68—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/68—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment
    • H01L21/681—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment using optical controlling means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6831—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using electrostatic chucks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6838—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping with gripping and holding devices using a vacuum; Bernoulli devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68714—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
    • H01L21/68735—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by edge profile or support profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68714—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
    • H01L21/68742—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by a lifting arrangement, e.g. lift pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/75—Apparatus for connecting with bump connectors or layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K2101/00—Articles made by soldering, welding or cutting
    • B23K2101/36—Electric or electronic devices
    • B23K2101/40—Semiconductor devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H01L2223/5446—Located in scribe lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54493—Peripheral marks on wafers, e.g. orientation flats, notches, lot number
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/757—Means for aligning
    • H01L2224/75723—Electrostatic holding means
    • H01L2224/75724—Electrostatic holding means in the lower part of the bonding apparatus, e.g. in the apparatus chuck
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Mechanical Engineering (AREA)
  • Optics & Photonics (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)

Description

本発明は、基板重ね合わせ装置および基板重ね合わせ方法に関する。
基板を積層して、積層半導体装置を製造する技術がある（例えば、特許文献１参照）。
特許文献１ 特開２０１３－０９８１８６号公報
重ね合わせる前に基板を位置合わせしても、基板を重ね合わせた後に観察すると、基板上の回路が相互に位置ずれしている場合がある。
本発明の第１の態様においては、第１保持部に保持された第１基板と第２保持部に保持された第２基板とが接触する接触領域を、第１基板および第２基板の一部に形成した後、第１保持部による第１基板の保持を解除することによって、接触領域を一部から広げて第１基板と第２基板とを互いに重ね合わせる基板重ね合わせ装置であって、接触領域が広がるときに、少なくとも第１基板の複数の方向に生じる変形量が異なり、変形量の違いによる第１基板および第２基板の間の位置ずれを抑制する抑制部を備える基板重ね合わせ装置が提供される。
本発明の第２の態様においては、第１保持部に保持された第１基板と第２保持部に保持された第２基板とが接触する接触領域を、第１基板および第２基板の一部に形成した後、第１保持部による第１基板の保持を解除することによって、接触領域を一部から広げて第１基板と第２基板とを互いに重ね合わせる基板処理方法であって、接触領域が広がるときに、少なくとも第１基板の複数の方向に生じる変形量が異なり、変形量の違いによる第１基板および第２基板の間の位置ずれを抑制する抑制段階を含む基板処理方法が提供される。
上記の発明の概要は、本発明の特徴の全てを列挙したものではない。これらの特徴群のサブコンビネーションも発明となり得る。
基板重ね合わせ装置１００の模式図である。 基板２１０の模式的平面図である。 基板２１０を重ね合わせる手順を示す流れ図である。 アライナ３００の模式的断面図である。 アライナ３００の模式的断面図である。 アライナ３００の模式的断面図である。 アライナ３００の模式的断面図である。 アライナ３００の模式的断面図である。 基板２１１、２１３の重ね合わせの過程を示す模式的断面図である。 重ね合わせ過程にある基板２１１、２１３の模式図である。 重ね合わせ過程にある基板２１１、２１３の模式図である。 重ね合わせ過程にある基板２１１、２１３の模式図である。 積層構造基板２３０における位置ずれを示す図である。 基板２１０における補正方法を示す模式図である。 基板２１０における補正方法を示す模式図である。 シリコン単結晶基板２０８における補正方法を示す模式図である。 シリコン単結晶基板２０９における補正方法を示す模式図である。 補正部６０１の模式的断面図である。 補正部６０１の模式的平面図である。 補正部６０１の動作を説明する模式図である。 補正部６０１による基板２１１の補正を説明する模式図である。 補正部６０１を用いた補正を説明する模式図である。 補正部６０１の動作を説明する模式図である。 補正部６０２の模式的断面図である。 補正部６０２の模式的平面図である。 補正部６０２の動作を説明する模式図である。 補正部６０３の模式的断面図である。 補正部６０３の動作を説明する模式図である。
以下、発明の実施の形態を通じて本発明を説明する。下記の実施形態は特許請求の範囲にかかる発明を限定するものではない。実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、基板重ね合わせ装置１００の模式的平面図である。基板重ね合わせ装置１００は、筐体１１０と、筐体１１０の外側に配された基板カセット１２０、１３０および制御部１５０と、筐体１１０の内部に配された搬送ロボット１４０、アライナ３００、ホルダストッカ４００、およびプリアライナ５００を備える。筐体１１０の内部は温度管理されており、例えば、室温に保たれる。
一方の基板カセット１２０は、これから重ね合わせる基板２１０を収容する。他方の基板カセット１３０は、基板２１０を重ね合わせて作製された積層構造基板２３０を収容する。基板カセット１２０、１３０は、筐体１１０に対して個別に着脱できる。
基板カセット１２０を用いることにより、複数の基板２１０を一括して基板重ね合わせ装置１００に搬入できる。また、基板カセット１３０を用いることにより、複数の積層構造基板２３０を一括して基板重ね合わせ装置１００から搬出できる。
搬送ロボット１４０は、筐体１１０の内部における搬送機能を担う。搬送ロボット１４０は、単独の基板２１０、基板ホルダ２２０、基板２１０を保持した基板ホルダ２２０、基板２１０を積層して形成した積層構造基板２３０等を搬送する。
制御部１５０は、基板重ね合わせ装置１００の各部を相互に連携させて統括的に制御する。また、制御部１５０は、外部からのユーザの指示を受け付けて、積層構造基板２３０を製造する場合の製造条件を設定する。更に、制御部１５０は、基板重ね合わせ装置１００の動作状態を外部に向かって表示するユーザインターフェイスをも形成する。
アライナ３００は、各々が基板２１０を保持して対向する一対のステージを有し、ステージに保持した基板２１０を相互に位置合わせした後、互いに接触させて重ね合わせることにより積層構造基板２３０を形成する。また、後述する基板２１０の補正が、アライナ３００において実行される場合もある。
なお、基板重ね合わせ装置１００の内部において、基板２１０は基板ホルダ２２０に保持した状態で取り扱われる。基板ホルダ２２０は、静電チャック等により基板２１０を吸着して保持する。強度の高い基板ホルダ２２０と一体的に取り扱うことにより、脆い基板２１０の損傷を防止して、基板重ね合わせ装置１００の動作を高速化できる。
なお、基板ホルダ２２０は、アルミナセラミックス等の硬質材料により形成され、基板２１０の面積と略同じ広さを有する保持部と、保持部の外側に配された縁部とを有する。また、基板ホルダ２２０は、基板重ね合わせ装置１００内に複数用意され、搬入された基板２１０を１枚ずつ保持する。
基板２１０または積層構造基板２３０を基板重ね合わせ装置１００から搬出する場合、基板ホルダ２２０は、基板２１０または積層構造基板２３０から分離される。よって、基板ホルダ２２０は、基板重ね合わせ装置１００の内部に留まり、繰り返し使用される。よって、基板ホルダ２２０は、基板重ね合わせ装置１００の一部であると考えることもできる。使用していない基板ホルダ２２０は、ホルダストッカ４００に収容して保管される。
プリアライナ５００は、搬送ロボット１４０と協働して、搬入された基板２１０を基板ホルダ２２０に基板を保持させる。また、プリアライナ５００は、アライナ３００から搬出された積層構造基板２３０を基板ホルダ２２０から分離する場合にも使用される。
上記のような基板重ね合わせ装置１００においては、素子、回路、端子等が形成された基板２１０の他に、未加工のシリコンウエハ、化合物半導体ウエハ、ガラス基板等を接合することもできる。接合は、回路基板と未加工基板であっても、未加工基板同士であってもよい。接合される基板２１０は、それ自体が、既に複数の基板を積層して形成された積層構造基板２３０であってもよい。
図２は、基板重ね合わせ装置１００において重ね合わせる基板２１０の模式的平面図である。基板２１０は、ノッチ２１４と、複数の回路領域２１６および複数のアライメントマーク２１８とを有する。
ノッチ２１４は、全体として略円形の基板２１０の周縁に形成されて、基板２１０における結晶方位を示す指標となる。また、基板２１０を取り扱う場合は、ノッチ２１４の位置を検出することにより、基板２１０における回路領域２１６の配列方向等も知ることができる。更に、１枚の基板２１０に、互いに異なる回路を含む回路領域２１６が形成されている場合は、ノッチ２１４を基準として、回路領域２１６を区別することができる。
回路領域２１６は、基板２１０の表面に、基板２１０の面方向に周期的に配される。回路領域２１６の各々には、フォトリソグラフィ技術等より形成された半導体装置、配線、保護膜等が設けられる。回路領域２１６には、基板２１０を他の基板２１０、リードフレーム等に電気的に接続する場合に接続端子となるパッド、バンプ等も配される。
アライメントマーク２１８は、基板２１０の表面に形成された構造物の一例であり、回路領域２１６相互の間に配されたスクライブライン２１２に重ねて配される。アライメントマーク２１８は、この基板２１０を積層対象である他の基板２１０と位置合わせする場合に指標として利用される。
図３は、基板重ね合わせ装置１００において基板２１０を積層して積層構造基板２３０を作製する手順を示す流れ図である。基板重ね合わせ装置１００においては、まず、プリアライナ５００において、基板２１１を基板ホルダ２２０に１枚ずつ保持させる（ステップＳ１０１）。
基板２１１を保持した基板ホルダ２２１は、基板２１１と共に、アライナ３００に搬入される（ステップＳ１０２）。次いで、基板２１１に対して重ね合わされる他の基板２１３も、基板ホルダ２２３に保持された状態で、アライナ３００に搬入される。
図４から図８は、アライナ３００の構造と動作を説明する図である。まず、アライナ３００の構造について説明する。
図４は、基板２１１、２１３および基板ホルダ２２１、２２３が搬入された直後のアライナ３００の様子を模式的に示す断面図である。基板重ね合わせ装置１００におけるアライナ３００は、枠体３１０、上ステージ３２２および下ステージ３３２を備える。
枠体３１０は、水平な床面３０１に対して平行な底板３１２および天板３１６と、床板に対して垂直な複数の支柱３１４とを有する。底板３１２、支柱３１４および天板３１６は、アライナ３００の他の部材を収容する直方体の枠体３１０を形成する。
上ステージ３２２は、天板３１６の図中下面に下向きに固定される。上ステージ３２２は、真空チャック、静電チャック等の保持機能を有する。図示の状態において、上ステージ３２２には、既に、基板２１３が基板ホルダ２２３と共に保持されている。
天板３１６の下面には、顕微鏡３２４および活性化装置３２６が上ステージ３２２の側方に固定される。顕微鏡３２４は、上ステージ３２２に対向して配置された下ステージ３３２に保持された基板２１０の上面を観察できる。活性化装置３２６は、下ステージ３３２に保持された基板２１０の上面を清浄化するプラズマを発生する。プラズマには、例えば酸素プラズマや窒素プラズマを用いられる。尚、この活性化装置３２６および３３６は、アライナ３００と別置きとして具備し、ロボットにより基板および基板ホルダをアライナ３００に搬送するようにしてもよい。
下ステージ３３２は、底板３１２の上面に配されたＸ方向駆動部３３１に重ねられたＹ方向駆動部３３３の図中上面に搭載される。図示の状態において、下ステージ３３２には、既に、基板２１１が基板ホルダ２２１と共に保持されている。基板ホルダ２２１は、基板２１１を保持し続けており、基板２１１は、補正された状態が継続している。
Ｘ方向駆動部３３１は、底板３１２と平行に、図中に矢印Ｘで示す方向に移動する。Ｙ方向駆動部３３３は、Ｘ方向駆動部３３１上で、底板３１２と平行に、図中に矢印Ｙで示す方向に移動する。これら、Ｘ方向駆動部３３１およびＹ方向駆動部３３３の動作を組み合わせることにより、下ステージ３３２は、底板３１２と平行に二次元的に移動する。
また、下ステージ３３２は、底板３１２に対して垂直に、矢印Ｚで示す方向に昇降する昇降駆動部３３８により支持される。これにより、下ステージ３３２は、Ｙ方向駆動部３３３に対して昇降できる。
Ｘ方向駆動部３３１、Ｙ方向駆動部３３３および昇降駆動部３３８による下ステージ３３２の移動量は、干渉計等を用いて精密に計測される。また、Ｘ方向駆動部３３１およびＹ方向駆動部３３３は、粗動部と微動部との２段構成としてもよい。これにより、高精度な位置合わせと、高いスループットとを両立させて、下ステージ３３２に搭載された基板２１０の移動を精度よく高速に接合できる。
Ｙ方向駆動部３３３には、顕微鏡３３４および活性化装置３２６が、それぞれ下ステージ３３２の側方に更に搭載される。顕微鏡３３４は、上ステージ３２２に保持された下向きの基板２１０の下面を観察できる。活性化装置３３６は、上ステージ３２２に保持された基板２１０の下面を清浄化するプラズマを発生する。
なお、アライナ３００は、底板３１２に対して垂直な回転軸の回りに下ステージ３３２を回転させる回転駆動部、および、下ステージ３３２を揺動させる揺動駆動部を更に備えてもよい。これにより、下ステージ３３２を上ステージ３２２に対して平行にすると共に、下ステージ３３２に保持された基板２１０を回転させて、基板２１０の位置合わせ精度を向上させることができる。
制御部１５０は、予め、顕微鏡３２４、３３４を相互に較正しておく。顕微鏡３２４、３３４は、図４に併せて示すように、顕微鏡３２４、３３４の焦点を相互に合わせることにより較正される。これにより、アライナ３００における一対の顕微鏡３２４、３３４の相対位置が測定される。
続いて、図５に示すように、制御部１５０は、Ｘ方向駆動部３３１およびＹ方向駆動部３３３を動作させて、顕微鏡３２４、３３４により基板２１１、２１３の各々に設けられたアライメントマーク２１８を検出させる（図３のステップＳ１０３）。アライメントマーク２１８は、顕微鏡３２４、３３４で基板２１０の表面を観察することにより検出される。こうして、相対位置が既知である顕微鏡３２４、３３４により基板２１０の各々のアライメントマーク２１８を検出することにより、基板２１１、２１３の相対位置が判る（ステップＳ１０４）。よって、当該相対位置に基づいて、基板２１１、２１３を相互に位置合わせできる状態になる。
次に、図６に示すように、制御部１５０は、一対の基板２１１、２１３の相対位置を記憶したまま、一対の基板２１０の各々の接合面を化学的に活性化する（図３のステップＳ１０５）。制御部１５０は、まず、下ステージ３３２の位置を初期位置にリセットした後に水平に移動させて、活性化装置３２６、３３６の生成したプラズマにより基板２１１、２１３の表面を走査させる。これにより、基板２１１、２１３のそれぞれの表面が清浄化され、化学的な活性が高くなる。このため、基板２１１、２１３は、互いに接近しただけで自律的に吸着して接合する状態になる。
なお、上記の例では、下ステージ３３２に保持された基板２１０を天板３１６に支持された活性化装置３２６で発生したプラズマＰに暴露して、基板２１０の表面を清浄化した。また、上ステージ３２２に保持された基板２１０を、Ｙ方向駆動部３３３に搭載された活性化装置３３６で発生したプラズマＰに暴露して、基板２１０の表面を清浄化した。
なお、活性化装置３２６、３３６は、顕微鏡３２４、３３４の各々から遠ざかる方向にプラズマＰを放射する。これにより、プラズマを照射された基板２１０から発生した破片が顕微鏡３２４を汚染することが防止される。
また、図示のアライナ３００は、基板２１０を活性化する活性化装置３２６、３２６を備えているが、アライナ３００とは別に設けた活性化装置３２６、３２６を用いて予め活性化した基板２１０をアライナ３００に搬入することにより、アライナ３００の活性化装置３２６を省略した構造にすることもできる。
更に、基板２１０は、プラズマに暴露する方法の他に、不活性ガスを用いたスパッタエッチング、イオンビーム、または、高速原子ビーム等によりを活性化することもできる。イオンビームや高速原子ビームを用いる場合は、アライナ３００を減圧下において生成することが可能である。また更に、紫外線照射、オゾンアッシャー等により基板２１０を活性化することもできる。更に、例えば、液体または気体のエッチャントを用いて、基板２１０の表面を化学的に清浄化することにより活性化してもよい。
次に、図７に示すように、制御部１５０は、基板２１１、２１３を相互に位置合わせする（図３のステップＳ１０６）。制御部１５０は、まず、最初に検出した顕微鏡３２４、３３４の相対位置と、ステップＳ１０３において検出した基板２１１、２１３のアライメントマーク２１８の位置とに基づいて、基板２１１、２１３のアライメントマーク２１８の面方向の位置が一致するように、下ステージ３３２を移動させる。
続いて、図８に示すように、制御部１５０は、昇降駆動部３３８を動作させて下ステージ３３２を上昇させ、基板２１１、２１３を相互に接触させる（ステップＳ１０７）。これにより、基板２１１、２１３の一部が接触して接合する。
更に、基板２１１、２１３の表面は活性化されているので、一部が接触すると、基板２１１、２１３同士の分子間力により、隣接する領域が自律的に相互に吸着されて接合される。よって、例えば、上ステージ３２２における基板２１３の保持を開放することにより、基板２１１、２１３の接触領域すなわち基板２１１、２１３が接合された領域は、隣接する領域に順次拡大する。これにより、接合した領域が順次拡がっていく接合波（ボンディングウエイブ）が発生し、基板２１１、２１３の接合が進行する。すなわち、基板２１１，２１４の接触領域と非接触領域との境界が非接触領域に向けて移動することにより、接合が進行する。やがて、基板２１１、２１３は、全面にわたって接触し、且つ、接合される（図３のステップＳ１０８）。これにより、基板２１１、２１３は、積層構造基板２３０を形成する。
なお、上記のように基板２１１、２１３の接合領域が拡大していく過程で、制御部１５０は、基板ホルダ２２３による基板２１３の保持を解除してもよい。また、上ステージ３２２による基板ホルダ２２３の保持を解除してもよい。
更に、上ステージ３２２において基板２１３を開放せずに、下ステージ３３２において基板２１１を開放することにより、基板２１１、２１３の接合を進行させてもよい。更に、上ステージ３２２および下ステージ３３２の双方において基板２１３、２１１を保持したまま、上ステージ３２２および下ステージ３３２を更に近づけることにより、基板２１１、２１３を接合させてもよい。
こうして形成された積層構造基板２３０は、搬送ロボット１４０によりアライナ３００から搬出され（ステップＳ１０９）、基板カセット１３０に収納される。なお、基板ホルダ２２３が上側の基板２１３の保持を開放した場合は、当該基板ホルダ２２３が上ステージ３２２に保持され続けている。
積層構造基板２３０をアライナ３００から搬出する段階においては、下ステージ３３２に保持された基板ホルダ２２１が、基板２１１を依然として保持している場合がある。よって、そのような場合は、積層構造基板２３０と共に基板ホルダ２２１を搬出して、プリアライナ５００において積層構造基板２３０と基板ホルダ２２１とを分離した後に、積層構造基板２３０を基板カセット１３０に搬送してもよい。
図９は、上記のようなアライナ３００による重ね合わせの過程における基板２１１、２１３の状態を示す図である。図９には、図３のステップＳ１０７において、基板２１１、２１３が接触し始めた時点の状態が示される。
基板ホルダ２２２、２２３は、静電チャック等を有し、基板２１１、２１３を、それぞれ全体で吸着して保持する。よって、図中下側に示される基板ホルダ２２２のように保持面が平坦な場合、基板２１１は平坦に保持される。また、図中上側に示される基板ホルダ２２３のように、保持面の表面が曲面、例えば、円筒面、球面、放物面等をなす場合は、吸着された基板２１３も、そのような曲面をなすように変形される。
なお、基板２１１、２１３の少なくとも一方を、上記のように、基板２１１、２１３の面方向について内側が突出するように変形させた状態で接合することにより、基板２１１、２１３の接合が、基板２１１、２１３の面方向について内側から外側に向かって進行する。これにより、接合により形成された積層構造基板２３０の内部に気泡（ボイド）等が残ることが防止される。
また、基板２１１、２１３を重ね合わせるに当たって、基板２１１、２１３の一方を保持し続け、他方を開放する場合には、基板２１１、２１３の単体で予測される伸び量の不均一がより大きいもの、より複雑であるもの、構造の異方性がより高い方を保持し続け、他方を開放して重ね合わせることが好ましい。これにより、回路領域２１６の位置ずれの補正が、積層構造基板２３０に、より反映されやすくなる。
更に、基板２１１、２１３を重ね合わせるに当たって、基板２１１、２１３の接合が完了するまで、アライナ３００により基板２１１、２１３を保持し続けてもよい。この場合は、基板２１１、２１３を保持する基板ホルダ２２１、２２３またはステージによる基板２１１、２１３の位置決めを維持したまま、基板２１１、２１３を全面にわたって押し付ける。
図１０から図１２までは、図９に示した基板２１１、２１３の重ね合わせ過程における状態の変化を示す図であり、図９に点線Ｑで示した領域に対応する。ステップＳ１０８において重ね合わせが進行する過程において、基板２１１、２１３が相互に重ね合わされた接触領域と、基板２１１、２１３が相互に離れていてこれから重ね合わせされる非接触領域との境界Ｋが、基板２１１、２１３の中央から周縁部に向かって移動する。
このため、境界Ｋにおいては、基板ホルダ２２３による保持から開放された基板２１３に不可避に伸び変形が生じる。より具体的には、境界Ｋにおいて、基板２１３の厚さ方向の中央の面Ａに対して、基板２１３の図中下面側においては基板２１３が伸び、図中上面側においては基板２１３が収縮する。
図１１は、図１０に示した状態から、境界Ｋが、基板２１１、２１３の周縁部に向かって移動した状態を、図１０と同じ視点から示す。基板２１１に対して接触した基板２１３は、当初接触した中央部から、当初は下側の基板２１１から離れていた周縁部に向かって、接触面積を徐々に拡大する。
また、図中に点線で示すように、基板２１３において、基板２１１に接合された領域の外端においては、基板２１３表面の倍率が、基板２１１に対して拡大したかのように変形する。このため、図中に点線のずれとして現れるように、基板ホルダ２２２に保持された下側の基板２１１と、基板ホルダ２２３から開放された上側の基板２１３との間に、基板２１３の伸び量の相違に起因する位置ずれが生じる。すなわち、基板２１１、２１３の接触領域の拡大方向の応じて基板２１３の変形量が異なり、この変形量の違いにより、基板２１１，２１３間に位置ずれが生じる。接触領域の拡大方向は、接触領域の境界の接線に垂直な方向、接線方向および境界に沿った方向を含み、基板２１１，２１３同士が中心から接触した場合には、基板２１１，２１３の径方向および基板の周方向を含む。
図１２は、図１２に示した状態から、基板２１３の基板２１１に対する接合が更に進行して、基板２１１、２１３の接合が完了に近づいた状態を示す。基板２１１、２１３の活性化された面が互いに接触すると、両者は接合されて一体化する。このため、接合の界面において、基板２１１と基板２１３との間に生じた位置ずれは、接合により固定される。
図１３は、上記のような過程を経て基板２１１、２１３を重ね合わせることにより作製した積層構造基板２３０における基板２１１の基板２１３に対する位置ずれ量を示す図である。図中の矢印は、その方向により位置ずれの方向を、その長さにより位置ずれの大きさをそれぞれ表す。図示のように、基板２１１、２１３の位置ずれは積層構造基板２３０の略全面にわたって生じており、更に、積層構造基板２３０の周縁部に近づくほど、位置ずれ量は大きくなる。
このため、基板２１１、２１３全体において、位置ずれ量は変化して均一にならない。よって、図３に示したステップＳ１０６において基板２１１、２１３全体の位置合わせを調整しても、伸び量の不均一に起因する基板２１１、２１３全体で位置ずれを解消することはできない。
なお、変形量に不均一が生じる原因として、基板に剛性分布が生じていること以外に、以下のことがある。基板の表面に形成された酸化膜層に例えばＣｕのような金属からなる接続部が埋め込まれている場合、接合時に二つの基板の酸化膜間に働く分子間力と接続部間に働く分子間力との間に差が生じ、これにより、ボンディングウエイブの進行度合いすなわち進行速度や進行量が変化する。特に、接続部の表面が酸化膜表面よりも下に位置する場合は接続部間での引き付け力が小さくなり、ボンディングウエイブの進行が遅くなる。
これを防止する方法として、図１０で示した境界Ｋの線上に接続部を配置することによりボンディングウエイブが複数の接続部を通過するタイミングを合わせることが例示できる。また、電気的な接続を目的としないダミーの接続部を配置することによりボンディングウエイブの進行速度を制御することもできる。更に、基板に剛性の分布がある場合は、その剛性分布を考慮して接続部やダミーの接続部を配置してもよい。
図１４は、基板２１１に対して重ね合わせる場合に、上記の位置ずれの補正を目的として、基板２１１から変更した基板５０１のレイアウトを示す模式図である。基板５０１においては、同じマスクを用いた露光を繰り返して基板５０１全体に回路領域２１６を形成する場合に、ショットマップを補正して、基板２１１との接触位置である基板５０１の中心から周縁部に向けて、回路領域２１６の間隔が徐々に広くする。
これにより、基板５０１を基板２１３に接合する場合に生じる位置ずれが、基板５０１自体のレイアウトにより補正され、積層構造基板２３０全体で、回路の位置ずれが抑制される。よって、基板２１３と基板５０１とを積層して製造した積層構造基板２３０をダイシングした後に得られる積層半導体装置の歩留りを向上できる。
図１５は、基板２１１に対して重ね合わせる場合に、上記の位置ずれの補正を目的として、基板２１１から変更した、基板５０２のレイアウトを示す模式図である。基板５０２においては、同じマスクを用いた露光を繰り返して基板５０２に回路領域２１６を形成する場合に、基板２１３との接触位置である基板５０２の中心から周縁部に向けて、すなわち、ボンディングウエイブの進行方向に沿って、基板５０２における構造物の倍率が徐々に高くなるように、露光パターンを光学的に制御している。ボンディングウエイブの進行方向は、基板２１１，２１３の接触領域の拡大方向のうち基板２１１、２１３の径方向に沿った方向を含む。このため、基板５０２においては、基板５０２の周縁部に近づくほど、基板５０２表面の構造物の倍率が高くなる。
これにより、基板５０２を基板２１３に接合する場合に生じる位置ずれが、基板５０２自体のレイアウトにより補正され、積層構造基板２３０全体で、回路の位置ずれが抑制される。よって、基板２１３と基板５０２とを積層して製造した積層構造基板２３０をダイシングした後に得られる積層半導体装置の歩留りを向上できる。
図１４および図１５に示す例では、基板５０１の０°方向および９０°方向の変形量に対して４５°方向の変形量が大きいため、４５°方向のショット間隔を調整したが、基板５０１の変形量が全方位について等しいもしくは近い場合は、全方位についてショット間隔やショット形状を同様に調整することができる。また、図１４および図１５において、一つのショット内に複数のチップが形成されている場合には、一つのショット内の複数のチップ間の間隔や形状を、基板５０１または基板５０２の中心から周縁部に向けて変化するように調整してもよい。
また、例えば、基板５０２において、ある方向の変形量が他の方向の変形量よりも大きい場合に、変形量の相違を補正するように変形させた状態で基板を露光し、露光後に変形を解除することにより変形量の相違を補正してもよい。例えば、ノッチ２１４が設けられた図中上側を０度とした場合に、４５度毎の径方向の変形量が他の方向の変形量よりも大きいことが判った場合、アクチュエータ等を用いて、４５度、１３５度、２２５度、および３１５度の各径方向に基板５０２を収縮させた状態で露光して回路領域２１６のパターンを転写する。
ここで、基板５０２を収縮させる場合は、基板５０２が平坦な状態を保ったまま収縮することにより、露光による回路領域２１６の位置ずれが生じることが防止できる。そのような収縮方法としては、例えば、基板ホルダを撓ませた状態で基板５０２を収縮させ、その後、基板ホルダが撓ませた状態を解除して基板ホルダを平坦に戻すことにより、結果的に、基板５０２を平坦な状態で収縮させることができる。
その後、アクチュエータによる基板５０２の変形を解除することにより基板５０２の収縮を除くことにより、基板５０２における特定の径方向の変形量を補正できる。なお、露光における基板５０２の変形量は、基板５０２において補正すべき補正量に応じて決定される。
尚、基板２１３の変形量が大きい進行方向に対応する領域に対する補正を、変形量が小さい進行方向に対応する領域を基準にして行ったが、変形量が大きい領域を基準にして変形量が小さい領域を補正してもよい。また、基準となる変形量に対する差が所定の値以上である変形量を有する領域に生じる位置ずれを補正する。この場合、所定の値は、位置ずれによって二つの基板の接続部間に電気的な接続がされなくなるときの値であり、差が所定の値より小さい場合は接続部同士が接続される。
ところで、基板２１１、２１３における回路領域２１６の位置ずれの原因となる伸び量の不均一は、基板２１１、２１３の径方向に依存する変化とは異なる要因によっても生じる。図１６および図１７は、シリコン単結晶基板２０８、２０９における結晶方位とヤング率との関係を例示する図である。
図１６に示すように、（１００）面を表面とするシリコン単結晶基板２０８においては、中心に対するノッチ２１４の方向を０°とするＸ－Ｙ座標において、０°方向および９０°方向においてヤング率が１６９ＧＰａと高く、４５°方向においては、ヤング率が１３０ＧＰａと低い。このため、シリコン単結晶基板２０８を用いて作製した基板２１０においては、基板２１０の周方向に、曲げ剛性の不均一な分布が生じる。すなわち、ボンディングウエイブが基板２１０の中心から周縁部に向けて進行したときの進行方向によって、基板２１０の曲げ剛性が異なっている。曲げ剛性は、基板２１０を曲げる力に対する変形のし易さを示しており、弾性率としてもよい。
図２に示す基板２１０において曲げ剛性が異なる領域は、図１０から図１２までを参照して説明したように、一対の基板２１１、２１３を重ね合わせて接合する過程において生じる変形の大きさが、曲げ剛性に応じて異なる。このため、基板２１１、２１３を積層して製造した積層構造基板２３０においては、積層構造基板２３０の周方向について不均一な回路領域２１６の位置ずれが生じる。
また、図１７に示すように、（１１０）面を表面とするシリコン単結晶基板２０９においては、中心に対するノッチ２１４の方向を０°とするＸ－Ｙ座標において、４５°方向のヤング率が最も高く、０°方向のヤング率がそれに続く。更に、９０°方向においては、シリコン単結晶基板２０９のヤング率が最も低くなる。このため、シリコン単結晶基板２０９を用いて作製した基板２１０においては、基板２１０の周方向に、曲げ剛性の不均一且つ複雑な分布が生じる。よって、図１６に示したシリコン単結晶基板２０８と同様に、基板２１１、２１３を積層して製造した場合に、積層構造基板２３０において、周方向に不均一な、回路領域２１６の位置ずれが生じる。
このように、シリコン単結晶基板２０８、２０９を用いて作製した基板２１１、２１３を重ね合わせて積層構造基板２３０を製造する場合は、周方向に不均一な伸び量に起因する回路領域２１６の位置ずれが生じる。よって、基板２１１、２１３を重ね合わせて接合する前に、基板２１１、２１３の不均一な伸び量に起因する回路領域２１６の位置ずれを補正する。
図１６および図１７では、ノッチ２１４の方向を０°の位置に配置した例を示したが、ノッチ２１４の位置はシリコン単結晶基板２０８，２０９の結晶方位が判別できるように配置されていればよく、結晶方位に対して所定の位置に配置されていればよい。また、ノッチ２１４を基準にしてＸ－Ｙ座標を設定したが、シリコン単結晶基板２０８，２０９の結晶方位自体を基準としてＸ－Ｙ座標を設定してもよい。また、図１６および図１７では、シリコン単結晶基板２０８，２０９の０°、４５°、９０°方向の曲げ剛性を示したが、例えば結晶方位が０°、４５°、９０°方向と一致しないシリコン単結晶基板を用いる場合は、結晶方位に対する曲げ剛性を用いてもよい。
なお、上記のように、伸び量に異方性を有する基板２１１、２１３を、基板ホルダ２２１、２２３またはアライナ３００のステージにより基板２１１、２１３を保持した状態で基板２１１、２１３を重ね合わせる場合は、基板２１１、２１３相互で結晶方位を異ならせてもよい。例えば、同じ結晶方位を有する基板に、４５°ずれた配置で回路領域２１６を形成して重ね合わせてもよい。これにより、基板２１１、２１３の剛性の異方性に起因する回路領域２１６のずれは、方向が４５°回転するだけで、位置ずれとして顕在化しない。また、互いに異なる結晶方位を有する基板２１１、２１３に回路領域を形成して、重ね合わせてもよい。このように、結晶方位等に依る他の非線形ずれも、組合せによっては、結晶方位をずらすことにより補正できる。
基板２１１、２１３の伸び量が不均一になる他の原因として、基板２１１、２１３の厚さのばらつきがある。基板２１１、２１３において、厚さが大きい領域は曲げ剛性が高く、薄い領域は曲げ剛性が低い。このため、補正せずに基板２１１、２１３を重ね合わせた場合には、厚さの分布に応じた伸び量の不均一に起因する回路領域２１６の位置ずれが生じる。
また、基板２１１、２１３の曲げ剛性には、基板２１１、２１３上に形成された回路領域の構造も影響する。基板２１１、２１３において、素子、配線、保護膜等が堆積された回路領域２１６は、アライメントマーク２１８以外は何も形成されていないスクライブライン２１２に比較して曲げ剛性が高い。スクライブライン２１２は、基板２１１、２１３上で格子状に形成されているので、スクライブライン２１２と平行な折り目が生じる曲げに対しては剛性が低く、スクライブライン２１２と公交差する折り目が生じる曲げに対しては剛性が高くなる。
このように、基板２１１、２１３の表面に形成された構造物によっても、重ね合わせする場合の伸び量の不均一が生じる。ただし、換言すれば、基板２１１、２１３上の構造物のレイアウトにより、基板２１１、２１３の曲げ剛性の不均一性を補正することもできる。
例えば、基板２１１、２１３の空き領域に、ダミーのパッド、パンプ等の接続部を配置して曲げ剛性を補強することができる。また、一つのチップ内でのバンプや回路等の構造物の密度や配置を調整することにより曲げ剛性の不均一性を補正できる。例えば、曲げ剛性が高い領域に形成されたチップ内の構造物の密度を低くし、曲げ剛性が低い領域に形成されたチップ内の構造物の密度を高くする。
また、他の素子、配線等が形成されている領域であっても、保護膜、絶縁膜等を形成し、それらの厚さや材料等を調整することにより、基板の曲げ剛性を補うことができる。更に、スクライブライン２１２の形状を、直線により形成された格子以外の形状にして、スクライブライン２１２による基板２１１、２１３の剛性の異方性を緩和してもよい。また、例えば図１６に示すシリコン単結晶基板２０８では、４５°方向の曲げ剛性が低いことによって、重ね合される基板に対するずれ量すなわち変形量が０°及び９０°方向に比べて大きい場合は、図１４及び図１５に示すように、ショットやチップの間隔および形状をシリコン単結晶基板２０８の中心から周縁部に向けて変化させることにより、基板２１１、２１３の不均一な伸び量に起因する回路領域２１６の位置ずれを補正することができる。これにより、互いに重ね合される一対の基板間の位置ずれ量を、一対の基板の回路が互いに接合される所定の範囲内に収めることができる。
また、基板２１１、２１３においては、回路領域２１６等を形成する過程や基板の表面に酸化膜を形成する過程で生じた応力に由来する残留応力によっても、領域毎の曲げ剛性が異なる場合がある。更に、回路領域２１６を形成する過程で、基板２１１、２１３には反り等の変形が生じている場合は、変形に応じて、反りの生じている領域毎に曲げ剛性の不均一性が生じる。上記のような構造物による曲げ剛性の均一化は、このような、基板２１１、２１３自体の状態による曲げ剛性の不均一性の補正にも役立てることができる。
なお、位置ずれを補正する場合の補正量は、例えば、基板重ね合わせ装置１００を用いて、製品と同じ仕様のテストピースを作製した上で、回路領域２１６に生じた位置ずれ量を測定してもよい。これにより得られた測定値を用いて、補正することにより、製品に則した補正を効果的に実行できる。
また、互いに重ね合わせる基板２１１、２１３の組み合わせを予め決めた上で基板２１１、２１３を相互に補正することにより、各基板２１１、２１３における伸び量の不均一を相殺して、位置ずれの補正量を低減できる場合がある。逆に、基板２１１、２１３の各々において位置ずれを補正し切っておくことにより、重ね合わせる基板２１１、２１３の組み合わせに対する制約をなくすこともできる。
また、基板２１１，２１３のそれぞれの剛性分布を予め検出もしくは予測しておくことにより、基板２１１，２１３を互いに位置合わせを行うときに、基板間での剛性の合計の値が等しくなるように、もしくは、剛性の合計の値が所定の範囲内に入るように、基板同士の位置合わせを行ってもよい。この場合、互いに重ね合される一対の基板の一方の基板の結晶異方性等に基づく剛性分布に応じて、他方の基板のショット、チップ、および回路等の構造物の位置を形成してもよい。
また、結晶方位が同一もしくは似ている基板同士を重ね合わせる場合は、曲げに対する剛性または弾性率が同一もしくは近い領域すなわち剛性または弾性率の差が所定の閾値以下である領域同士を互いに対向させて重ね合わせることにより、剛性分布による変形量の差が基板間で生じることが抑制される。ここで所定の閾値とは、剛性の差により二つの基板間に生じる位置ずれによって二つの基板の接続部間に電気的な接続がされなくなるときの値であり、閾値より大きい場合は接続部同士が接続されない。この場合、一対の基板をステージもしくは基板ホルダに保持した状態で部分的に接触させた後、一対の基板のそれぞれの保持を解除することが好ましい。
さらに、一方の基板が回路形成時や酸化膜形成時に生じた応力等により非線形倍率変形が生じている場合は、他方の基板として、ボンディングウエイブの過程で生じる変形状態が一方の基板に整合する、すなわち、変形した結果、他方の基板の回路の位置が一方の基板の回路の位置に整合するような基板を選択する。このように、初期変形を有する基板の変形状態に対応する剛性分布を有する基板を選択することにより、基板間の位置ずれを抑制できる。この場合、上記した一方の基板をステージまたは基板ホルダに固定しておき、他方の基板の保持を解除することにより一方の基板に接合することが好ましい。
また、少なくとも一対の基板２１１，２１３の周囲の気圧を調整する気圧調整部を設けてもよい。気圧調整部は、一対の基板２１１，２１３の一方の基板２１１の変形の分布に応じて一対の基板２１１，２１３に存在する気体の量を調整することにより、一対の基板２１１，２１３の少なくとも一方の変形量を制御することができる。例えば一対の基板２１１，２１３の周囲を減圧すると、一対の基板２１１，２１３間に存在する気体から受ける圧力を低減することができる。これにより、この圧力による基板２１１の変形量を小さくすることができる。例えば図１６に示すシリコン単結晶基板２０８において、４５°方向の曲げ剛性が低いことによって、重ね合される基板に対するずれ量すなわち変形量が０°及び９０°方向に比べて大きい場合、４５°方向の領域の周囲を減圧することにより、０°及び９０°方向の領域との変形量の差を小さくすることができる。
さらに、一対の基板２１１，２１３の少なくとも一方の活性化度合いを調整することにより、当該一方の基板の剛性分布に起因する変形量の不均一さを抑制することができる。例えば、図１６に示すシリコン単結晶基板２０８において、４５°方向の曲げ剛性が低いことによって変形量が０°及び９０°方向に比べて大きい場合、４５°方向の領域の活性化度合いを上げることにより、０°及び９０°方向の領域に比べて他方の基板への吸着力が向上する。これにより、４５°方向の領域の変形量を調整することができる。この場合、活性化度合いが調整される一方の基板をステージまたは基板ホルダから開放し、他方の基板をステージまたは基板ホルダに保持しておくことが好ましい。活性化度合は、プラズマの照射時間、プラズマの照射量、活性化後の経過時間およびプラズマの種類等を調整することにより調整される。すなわち、照射時間を長くする、照射量を多くする、または、経過時間を短くすることにより、活性化度合を上げることができる。
更に、上記のようにして基板２１１、２１３の各々においてする補正に加えて、基板２１１、２１３を重ね合わせる段階においても、基板２１１、２１３の伸び量の不均一を補正することができる。図１８は、アライナ３００において、基板２１１、２１３を重ね合わせる段階で伸び量の不均一を補正できる補正部６０１の模式図である。なお、さらに、ＣＭＯＳの構成要素であるＰＭＯＳとＮＭＯＳの最適面方位を考慮したＨＯＴ（Ｈｙｂｒｉｄ－Ｏｒｉｅｎｔａｔｉｏｎ Ｔｅｃｈｎｏｌｏｇｙ）のパターン配置を考慮した最適な接合解を用いてもよい。
図１８は、アライナ３００において基板２１１、２１３を補正する場合に使用できる補正部６０１の模式図である。補正部６０１は、アライナ３００において、下ステージ３３２に組み込まれる。
補正部６０１は、基部４１１、複数のアクチュエータ４１２、および吸着部４１３を含む。基部４１１は、アクチュエータ４１２を介して吸着部４１３を支持する。アクチュエータ４１２は、下ステージ３３２の面方向に複数配され、制御部１５０の制御の下に、外部からポンプ４１５およびバルブ４１６を通じて作動流体を個別に供給され、個々に異なる作動量で伸縮する。
吸着部４１３は、真空チャック、静電チャック等の吸着機構を有し、基板２１１を保持した基板ホルダ２２１を上面に吸着する。これにより、基板２１１、基板ホルダ２２１、および吸着部４１３は一体化する。
また、吸着部４１３は、リンクを介して複数のアクチュエータ４１２に結合される。また、吸着部４１３の中央は、支柱４１４により基部４１１に結合される。補正部６０１においてアクチュエータ４１２が動作した場合、アクチュエータ４１２が結合された領域毎に下ステージ３３２の厚さ方向に変位する。
図１９は、補正部６０１の模式的平面図であり、補正部６０１におけるアクチュエータ４１２のレイアウトを示す図である。補正部６０１において、アクチュエータ４１２は、支柱４１４を中心として放射状に配される。また、アクチュエータ４１２の配列は、支柱４１４を中心とする同心円状ともとらえることができる。アクチュエータ４１２の配置は図１９に示すものに限られず、例えば格子状に配置してもよい。
図２０は、補正部６０１の動作を説明する図である。図示のように、基板２１１を保持した基板ホルダ２２１を吸着部４１３に吸着した状態で、バルブ４１６を個別に開閉することにより、アライナ３００の下ステージ３３２において、基板２１１を変形させることができる。
図１９に示した通り、アクチュエータ４１２は、同心円状、即ち、下ステージ３３２の周方向に配列されていると見做すことができる。よって、図１９に点線Ｍで示すように、周毎のアクチュエータ４１２をグループにして、中心に近づくほど伸長量を大きくすることにより、図２０に示すように吸着部４１３の表面において中央を隆起させて、球面、放物面等に変形させることができる。これにより、吸着部４１３に保持された基板ホルダ２２１および基板２１１も、球面、放物面等に変形する。
図２１は、補正部６０１による補正を説明する模式図である。図２０においては、図９と同様に、重ね合わせの過程にある基板２１１、２１３の一部が示される。
重ね合わせの過程において、基板２１１に対して重ね合わされる基板２１３は、図１０～１２を参照して既に説明した通り、既に基板２１１に重ね合わされた領域と、基板２１１から離れていてこれから重ね合わせされる領域との境界Ｋにおいて、基板２１１に接合される図中下面が伸びる変形を生じる。これに対して、補正部６０１が動作した状態においては、基板２１１の中央側が外周側よりも突出して、基板２１１は全体として球面または放物面をなす。このため、図中に点線で示すように、基板２１３に対して接合される基板２１１の図中上面は、平坦な状態に比較すると拡がる。
このように、補正部６０１が動作することにより、双方の基板２１１、２１３の接合面が伸びる変形を生じるので、基板２１１、２１３相互の間で、回路領域２１６の位置ずれが補正される。なお、補正部６０１において、アクチュエータ４１２はそれぞれ個別に制御できる。よって、補正すべき基板２１１の伸び量の分布が不均一な場合も、基板２１１の領域毎に異なる補正量で補正できる。複数のアクチュエータ４１２の駆動量すなわち変位量は、基板２１１、２１３の少なくとも一方の面内での変形量の差により生じる基板２１１、２１３間の位置ずれ量に応じて設定される。このとき、前記したように、接合される二つの基板２１１、２１３と同等の使用の基板を用いて試験的に接合したときの位置ずれ量の結果を用いてもよい。
例えば図１６に示すシリコン単結晶基板２０８と同様に、基板２１３において４５°方向の曲げ剛性が低いことによりずれ量が０°及び９０°方向に比べて大きい場合は、基板２１３の４５°方向の領域に対応する基板ホルダ２２１の部分の高さ位置が０°及び９０°方向の領域に対応する部分の高さ位置よりも相対的に高くなるように、アクチュエータ４１２を制御する。これにより、基板２１３の４５°方向の領域とそれに対応する基板２１１の領域との間の空気層を薄くすることができ、その空気層から受ける抵抗を低くすることができるので、シリコン単結晶基板２０８の剛性分布の不均一さに起因する面内での変形量の差を小さくすることができる。
または、基板２１３において４５°方向の曲げ剛性が低いことによりずれ量が０°及び９０°方向に比べて大きい場合、基板２１３の４５°方向の領域に対応する基板ホルダ２２１の部分の高さ位置を０°及び９０°方向の領域に対応する部分の高さ位置よりも相対的に低くすることにより、基板２１１の４５°方向の領域を伸ばす。この高低差は、基板２１３の４５°方向の領域の変形量に応じて設定される。
図２２は、伸び量の不均一な分布に起因して積層構造基板２３０に生じた回路領域２１６の位置ずれの他の分布を示す図である。基板の結晶方位、スクライブラインにおける物性の違い等に起因する位置ずれは、図中に点線Ｒで示すように、積層構造基板２３０において平行に分布する。
図２３は、上記のように、位置ずれ量の分布に異方性が生じている場合の補正を、補正部６０１により実行する方法を示す。図示のように、特定の方向に分布する位置ずれを補正する場合は、図１９に点線Ｎで示すように、一列に並んだアクチュエータ４１２を伸長させて、補正部６０１の吸着部４１３を円筒状に変形させる。例えば、この位置ずれが基板の結晶方位に起因しており、結晶方向が図２２の点線Ｒに沿っている場合、点線Ｒに直交する線で基板２１１を湾曲させる。これにより、基板２１１に重ね合される基板のボンディングウエイブの進行方向が結晶方向に沿う。これにより、基板２１１には、吸着部４１３がなす円筒面の周方向に限って伸びる変形を生じる。これにより、基板２１１における特定方向の位置ずれを補正できる。
なお、補正部６０１を用いた場合は、アクチュエータ４１２に供給する作動流体の量に応じて補正量を連続的に変化させることができる。しかしながら、補正方法および補正量が同等の数多くの基板２１１を重ね合わせる場合は、補正量を反映した形状を有する保持面で基板２１１を保持する基板ホルダ２２１を用意することにより、補正部６０１を有していない単純なアライナ３００により、位置ずれ量を補正しながら基板２１１の重ね合わせをすることができる。また、基板ホルダ２２１に、基板２１１の伸び量の不均一性を小さくする特性を与え、基板ホルダ２２１に基板２１１を保持させることにより、不均一な伸び量を補正してもよい。
例えば、基板２１１の曲げ剛性が高い部分に対応する部分の剛性が低く、基板２１１の曲げ剛性が低い部分に対応する部分の剛性が高い基板ホルダ２２１で基板２１１を保持することにより、基板２１１の面内での曲げ剛性の差を所定の範囲内にすることができる。この所定の範囲は、ボンディングウエイブ中に基板２１１に変形が生じた状態で、基板２１１の少なくとも剛性が低い領域の回路と基板２１１が重ね合される基板の回路とが互いに接合可能となる範囲である。
また、上記の例では、下ステージ３３２に補正部６０１を設ける場合について説明した。しかしながら、補正部６０１を上ステージ３２２に設けて、図中上側の基板２１３を補正してもよい。更に、下ステージ３３２および上ステージ３２２の両方に補正部６０１を設けて、両方の基板２１１、２１３で補正を実行してもよい。また更に、既に説明した他の補正方法、あるいは、これから説明する他の補正方法を、上記の補正方法と併用してもよい。
更に、基板ホルダ２２１ではなく、あるいは、基板ホルダ２２１に加えて、基板２１１を保持するステージ等の保持部における保持面を、目標とする補正量を反映した曲面にしてもよい。また更に、基板ホルダ２２１を用いることなく基板２１１を重ね合わせる場合も、基板２１１を保持するステージ等の保持部における保持面を、目標とする補正量を反映した曲面にすることにより基板２１３の伸び状の不均一性を抑圧できる。
また、上記のいずれかの方法に代えて、あるいは、上記のいずれかの方法に加えて、接合時の変形量の不均一に起因するずれを、基板２１１の温度を調節することにより補正してもよい。この場合、例えば基板の４５度方向の部分の変形量が他の部分に比べて大きい場合、この部分を加熱することにより伸長させる、または、４５度方向の部分以外の部分を冷却することにより収縮させる。
図２４は、一方の基板２１１の変形量が他の進行方向よりも大きい進行方向に対応する領域の基板２１３への接触の進行を制御する例の一つであり、他の補正部６０２の模式的断面図である。補正部６０２はアライナ３００の上ステージ３２２で使用される基板ホルダ２２３に組み込まれている。
補正部６０２は、基板ホルダ２２３に設けられ、基板ホルダ２２３に保持された基板２１３に向かって開口した複数の開口部４２６を含む。開口部４２６の各々の一端は、上ステージ３２２を通じて、バルブ４２４を介して圧力源に連通する。圧力源４２２は、例えば、圧縮された乾燥空気等の加圧流体である。バルブ４２４は、制御部１５０の制御の下に個別に開閉される。バルブ４２４が開いた場合は、対応する開口部４２６から加圧流体が噴射される。
図２５は、補正部６０２における開口部４２６のレイアウトを示す図である。開口部４２６は、基板ホルダ２２３において基板２１３を保持する保持面全体に配される。よって、バルブ４２４のいずれかを開くことにより、基板ホルダ２２３の保持面における任意の位置で、加圧流体を図中下方に向かって噴射できる。
基板ホルダ２２３は、例えば静電チャックにより基板２１３を保持する。静電チャックは、電力供給を遮断することにより吸着力を解消できるが、残留電荷等により保持していた基板２１３が開放されるまでにタイムラグが生じる。そこで、静電チャックへの給電を遮断した直後に、基板ホルダ２２３全体の開口部４２６から加圧流体を噴射して、基板２１３を即座に開放できる。
図２６は、補正部６０２の補正動作を説明する模式図である。図２６においては、図９と同様に、重ね合わせの過程にある基板２１１、２１３の一部が示される。
重ね合わせの過程において、基板２１１に対して重ね合わされる基板２１３は、図１０～１２を参照して既に説明した通り、既に基板２１１に重ね合わされた領域と、基板２１１から離れていてこれから重ね合わせされる領域との境界Ｋにおいて、基板２１１に接合される図中下面が伸びる変形を生じる。ここで、基板２１３において変形が生じている境界Ｋ付近の領域に、補正部６０２により、図中上方から加圧流体４２７を噴射すると、基板２１３が他方の基板２１１に向かって押されて変形量が減少する。これにより、加圧流体を吹きつけた箇所において、基板２１３の伸び量をより小さくする補正ができる。
このように、補正部６０２が動作することにより、基板２１３における伸び変形を抑制できるので、基板２１１、２１３相互の間で、伸び量の不均一に起因する回路領域２１６の位置ずれを補正できる。なお、補正部６０２において、開口部４２６は、個別に加圧流体を噴射できる。よって、補正すべき基板２１３の伸び量の分布が不均一な場合も、基板２１３の領域毎に異なる補正量で補正できる。
よって、補正部６０２を備えたアライナ３００においては、基板２１３の結晶方位、構造物の配置、厚さの分布等の情報に基づいて剛性の不均一を予め調べて、例えば、基板２１３において、曲げ剛性が低い領域および曲げ剛性が高い領域のうちずれ量が大きい方の領域に対して開口部４２６から加圧流体を吹きつけて、基板２１３の伸び量を補正することができる。これにより、基板２１１、２１３を重ね合わせて作製した積層構造基板２３０における回路領域２１６の位置ずれを抑制できる。
例えば、基板２１３の曲げ剛性が高い領域の方がずれ量が大きい場合、図２１に示した補正部６０２の凸量もしくは曲率が、基板２１３の曲げ剛性が低い領域でのずれ量を補正すべく低剛性領域を基準に決められている場合には、高剛性領域に加圧流体を吹き付けることにより、高剛性領域におけるずれ量を小さくすることができる。
なお、上記の例では、上ステージ３２２に補正部６０２を設ける場合について説明した。しかしながら、下ステージ３３２に保持された基板２１１が変形する構造のアライナ３００では、補正部６０２を下ステージ３３２に設けて、図中下側の基板２１１の伸び量を補正してもよい。更に、下ステージ３３２および上ステージ３２２の両方に補正部６０２を設けて、両方の基板２１１、２１３で補正を実行してもよい。
また更に、既に説明した他の補正方法、あるいは、これから説明する他の補正方法を、上記の補正方法と併用してもよい。更に、なお、補正部６０２を、図１８に示した補正部６０１と共にアライナ３００に組み込んで使用することもできる。
図２７は、他の補正部６０３の模式的断面図である。補正部６０３はアライナ３００で使用される基板ホルダ２２１、２２３に組み込まれている。
補正部６０３は、スイッチ４３４、静電チャック４３６、および電圧源４３２を有する。静電チャック４３６は、基板ホルダ２２１、２２３に埋設される。静電チャック４３６の各々は、個別のスイッチ４３４を介して、共通の電圧源４３２に結合される。これにより、静電チャック４３６の各々は、制御部１５０の制御の下に開閉するスイッチ４３４が閉じた場合に、基板ホルダ２２１、２２３の表面で吸着力を発生して、基板２１１、２１３を吸着する。
補正部６０３における静電チャック４３６は、図２５に示した補正部６０２の開口部４２６と同様に、基板ホルダ２２１、２２３において基板２１３を保持する保持面全体に配される。これにより、基板ホルダ２２１，２２３はそれぞれ複数の吸着領域を有する。よって、スイッチ４３４のいずれかが閉じた場合に、対応する静電チャック４３６が吸着力を発生して、基板ホルダ２２３の保持面における任意の位置で、基板２１１、２１３に対して吸着力を作用させる。なお、全てのスイッチ４３４を閉じた場合は、全ての静電チャック４３６が吸着力を発生して、基板２１１、２１３を基板ホルダ２２１、２２３に強固に保持させる。
図２８は、補正部６０３の補正動作を説明する図である。図２８においては、図９と同様に、重ね合わせの過程にある基板２１１、２１３の一部が示される。
重ね合わせの過程において、基板２１１に対して重ね合わされる基板２１３は、図１０～１２を参照して既に説明した通り、既に基板２１１に重ね合わされた領域と、基板２１１から離れていてこれから重ね合わせされる領域との境界Ｋにおいて、基板２１１に接合される図中下面が伸びる変形を生じる。ここで、基板２１３において変形が生じている境界Ｋ付近の領域において、補正部６０３により、図中上方から基板２１３に対して吸着力を作用させると、図中に点線で示す、補正をしなかった場合の変形に対して、より大きな変形が基板２１３に生じる。これにより、静電チャック４３６を動作させた箇所において、基板２１３の伸び量をより大きくする補正ができる。
基板の剛性分布に起因するずれ量すなわち変形量が大きい部分に対してこの補正を行う。例えば、図１６に示すシリコン単結晶基板２０８において、４５°方向の曲げ剛性が低いことによりずれ量が０°及び９０°方向に比べて大きい場合は、基板ホルダ２２３の複数の静電チャック４３６のうち４５°方向に対応する静電チャック４３６の吸着力を０°及び９０°方向に対応する静電チャック４３６の吸着力よりも大きくする。
また、基板ホルダ２２３への基板２１３の吸着を解除することにより一対の基板２１１，２１３を互いに重ね合わせる過程において、下ステージ３３２における基板ホルダ２２１による基板２１１の保持を部分的に解除すると、当該領域においては、上側の基板２１３に倣って、下側の基板２１１が基板ホルダ２２１から浮き上がる。これにより、下側の基板２１１における変形が緩和され、伸び量をより小さくする補正ができる。
基板の剛性分布に起因するずれ量すなわち変形量が大きい部分に対してこの補正を行う。例えば、図１６に示すシリコン単結晶基板２０８において、４５°方向の曲げ剛性が低いことによりずれ量が０°及び９０°方向に比べて大きい場合は、基板ホルダ２２１の複数の静電チャック４３６のうち４５°方向に対応する静電チャック４３６を、一対の基板２１１，２１３の接触の進行度合いに合わせて順次解除する。このように、下ステージ３３２に保持される基板２１１に対する保持力を基板２１１の剛性分布に応じて設定、変更および制御することにより、基板内での剛性分布に起因する変形量の差を小さくすることができる。
このように、補正部６０３が動作することにより、基板２１１、２１３における伸び変形を促進または抑制できる。また、基板ホルダ２２１、２２３全体に配された静電チャック４３６は、個別に吸着力を発生または遮断できる。よって、基板２１１、２１３における伸び量の不均一が複雑に分布している場合であっても、補正部６０３により補正することができる。
なお、上記の例では、下ステージ３３２が保持する基板２１１に対して、上ステージ３２２による基板２１３の保持を一気に開放することにより、基板２１３の自律的な接合により基板２１１、２１３を重ね合わせた。しかしながら、静電チャック４３６の吸着力を、上ステージ３２２の面方向について基板の中心部から外側に向かって順次消去することにより、基板２１３の自律的な接合を抑制して、基板２１１、２１３が接合された領域の拡がりすなわち接触の進行度合いを制御してもよい。これにより、周縁部に近づくほど位置ずれが累積され、位置ずれの分布が不均一になることを抑制できる。
このように、上ステージ３２２に保持される基板２１１に対する保持力を基板２１１の剛性分布に応じて設定、変更および制御することにより、基板内での剛性分布に起因する変形量の差を小さくすることができる。また、上記の例では、静電チャックにより基板を保持する例を示したが、これに代えて、または、これに加えて、真空チャックにより基板を保持してもよい。
この場合、基板を保持する保持面に設けられるピンの密度を基板の剛性分布に応じて設定してもよい。例えば、図１６に示すシリコン単結晶基板２０８において、４５°方向の曲げ剛性が低いことによりずれ量が０°及び９０°方向に比べて大きい場合は、４５°方向に対応する位置に配置されたピンの密度を０°及び９０°方向に対応する位置に配置されたピンの密度よりも小さくすることにより、４５°方向の領域に対する吸着力を小さくすることができる。
また、上記の方法において、ピンの密度を調節することに代えて、あるいは、ピンの密度を調節することに加えて、基板２１１を保持する場合の吸着力を調節してもよい。例えば、基板２１１を保持する保持面を複数の領域に分割し、基板の変形量に対応して領域毎に吸着力を変化させてもよい。これにより、例えば、ノッチ２１４の方向を０度とした場合に、４５度方向の部分の変形量が大きい場合、その部分に対応する４か所の領域の吸引力を他の領域の吸着力に対して小さくする。これにより、変形量が部分的に大きいことを補正できる。
更に、上ステージ３２２による基板２１３の保持を継続して、下ステージ３３２による基板２１１の保持を開放することにより基板２１１、２１３を重ね合わせる場合にも、上記したと同様に補正部６０３を用いて、基板２１１、２１３の伸び量を補正できる。
また、互いに重ね合される基板のうち一方の基板が、例えば図１７に示したような複雑な結晶方位性を有するシリコン単結晶基板２０９や、回路形成時や酸化膜形成時等に大きな初期歪や大きな反り変形が生じた基板である場合は、このような基板を下ステージ３３２に固定することが望ましい。これにより、ずれ補正の制御を簡易化することができる。
また、既に説明した他の補正方法、あるいは、これから説明する他の補正方法を、上記の補正方法と併用してもよい。更に、補正部６０２を、図１８に示した補正部６０１、図２４に示した補正部６０２と共にアライナ３００に組み込んで使用することもできる。
このように、基板２１１、２１３を個別に補正することによっても、基板２１１、２１３を重ね合わせる段階に補正することによっても、基板２１１、２１３における伸び量の不均一に起因する回路領域２１６の位置ずれを抑制あるいは防止できる。これにより、積層構造基板２３０を、歩留りよく製造することができる。
上記の例では、重ね合わせる基板２１１、２１３の中央を最初に接触させたが、複数の箇所で同時に接触することが避けられれば、縁部等、他の箇所から基板２１１、２１３を接触させてもよい。この場合、上記した例と同様に、互いに重ね合される基板２１１、２１３のうち一方の基板を、保持が解除される他方の基板の変形分布、すなわち、ボンディングウエイブの進行方向であり基板２１１，２１３の接触領域が広がる方向によって異なる変形量に応じて予め変形させておいたり、他方の基板のボンディングウエイブの進行を制御したりする。このとき、ステージまたは基板ホルダへの保持が開放される基板の結晶方向や応力歪の方向をボンディングウエイブの進行方向に沿わせることが好ましい。例えば図１６に示すシリコン単結晶基板２０８において、０°方向をボンディングウエイブの進行方向に沿わせることにより、ボンディングウエイブ中に生じるシリコン単結晶基板２０８の伸び量が均一になる。これにより、剛性分布に起因するシリコン単結晶基板２０８内での変形量の差を小さくすることができる。
また、当初の接触箇所から重ね合わせに従って拡がる境界Ｋの形状を線状、楕円状等、他の形状にしてもよい。また、上記した例では、既存の基板２１１、２１３を補正するかのように説明したが、基板２１１、２１３を設計および製造する段階において、曲げ剛性等の機械的な仕様に不均一が生じないように配慮してもよい。
上記の例では、シリコン単結晶基板を例にあげて説明したが、本実施例では基板がシリコン単結晶からなる例を示したが、重ね合わせる基板は、シリコン単結晶基板に限られないことはもちろんである。他の基板としては、Ｇｅを添加したＳｉＧｅ基板、Ｇｅ単結晶基板等を例示できる。また、本発明は、ＩＩＩ－Ｖ族またはＩＩ－ＶＩ族等の化合物半導体基板にも適用できる。
また、本実施例において「接合」とは、本実施例に記載の方法で積層された二つの基板に設けられた端子が互いに接続されて二つの基板２１０間に電気的な導通が確保された場合もしくは二つの基板の接合強度が所定の強度以上となる場合には、それらの状態を指し、また、本実施例に記載の方法で積層された二つの基板をその後にアニール等の処理を行うことにより、二つの基板が最終的に電気的に接続される場合もしくは二つの基板の接合強度が所定の強度以上となる場合は、二つの基板が一時的に結合している状態すなわち仮接合されている状態を指す。仮接合されている状態は、重なり合った二つの基板を分離して再利用することができる状態を含む。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加え得ることが当業者に明らかである。その様な変更または改良を加えた形態もまた、本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１００ 基板重ね合わせ装置、１１０ 筐体、１２０、１３０ 基板カセット、１４０ 搬送ロボット、１５０ 制御部、２０８、２０９ シリコン単結晶基板、２１０、２１１、２１３、５０１、５０２ 基板、２１２ スクライブライン、２１４ ノッチ、２１６ 回路領域、２１８ アライメントマーク、２２０、２２１、２２２、２２３ 基板ホルダ、４２６ 開口部、２３０ 積層構造基板、３００ アライナ、３０１ 床面、３１０ 枠体、３１２ 底板、３１４ 支柱、３１６ 天板、３２２ 上ステージ、３２４、３３４ 顕微鏡、３２６、３３６ 活性化装置、３３１ Ｘ方向駆動部、３３２ 下ステージ、３３３ Ｙ方向駆動部、３３８ 昇降駆動部、４００ ホルダストッカ、４１１ 基部、４１２ アクチュエータ、４１３ 吸着部、４１４ 支柱、４１５ ポンプ、４１６、４２４ バルブ、４２２ 圧力源、４２７ 加圧流体、４３２ 電圧源、４３４ スイッチ、４３６ 静電チャック、５００ プリアライナ、６０１、６０２、６０３ 補正部

Claims (9)

  1. 結晶方位を有する複数の基板を露光し、前記基板に構造物を形成する露光装置と、
    前記構造物が形成された複数の基板のうち２つの基板の間の一部を接触させた後、前記接触した領域を拡大させ、前記２つの基板を積層して積層基板を製造する積層装置と、
    積層された前記２つの基板における構造物の間の位置ずれを計測する計測部と、を備え、
    前記積層装置は、前記２つの基板における構造物の間の位置ずれを抑制するように、前記２つの基板の間で、前記結晶方位を互いに異ならせて重ね合わせ、
    前記露光装置は、前記２つの基板とは異なる基板を露光する際に、前記計測部の計測結果に基づいて制御される基板処理システム。
  2. 前記計測結果に基づいて、前記露光装置が前記２つの基板とは異なる基板を露光するために用いる補正量を算出する請求項１に記載の基板処理システム。
  3. 前記位置ずれは、前記２つの基板間で接合波が進行することにより生じ、かつ前記接触した領域の拡大方向に応じた前記２つの基板の間の不均一な変形量の違いに起因する前記２つの基板における構造物の間の位置ずれを含む請求項１または２に記載の基板処理システム。
  4. 前記位置ずれは、前記２つの基板の少なくとも一方に生じる変形により生じる位置ずれを含む請求項２または３に記載の基板処理システム。
  5. 前記露光装置は、前記計測結果に基づいて、前記２つの基板の少なくとも一方において、露光する構造物の位置が面内の方向によって異なるよう制御される請求項１から４のいずれか１項に記載の基板処理システム。
  6. 前記露光装置は、前記計測結果に基づいて、前記２つの基板の少なくとも一方において、中心から周縁部に向けて、露光される構造物間の間隔が大きくなるように制御される請求項１から５のいずれか１項に記載の基板処理システム。
  7. 前記露光装置は、前記計測結果に基づいて、前記２つの基板の少なくとも一方において、一つのショット内の複数のチップ間の間隔および形状の少なくとも一方を変化させて露光することにより構造物を形成するように制御される請求項１から６のいずれか１項に記載の基板処理システム。
  8. 前記露光装置は、前記計測結果に基づいて、前記２つの基板の少なくとも一方の弾性率を部分的に変化させる構造物を形成するように制御される請求項１から７のいずれか１項に記載の基板処理システム。
  9. 結晶方位を有する複数の基板を露光し、前記基板に構造物を形成する段階と、
    前記構造物が形成された複数の基板のうち２つの基板の間の一部を接触させた後、前記接触した領域を拡大させ、前記２つの基板を積層して積層基板を製造する段階と、
    積層された前記２つの基板における構造物の間の位置ずれを計測する段階と
    を備え、
    前記積層基板を製造する段階は、前記２つの基板における構造物の間の位置ずれを抑制するように、前記２つの基板の間で、前記結晶方位を互いに異ならせて重ね合わせ、
    前記基板に構造物を形成する段階は、前記２つの基板とは異なる基板を露光する際に、前記計測する段階の計測結果に基づいて制御される基板処理方法。
JP2022064241A 2014-12-10 2022-04-08 基板重ね合わせ装置および基板処理方法 Active JP7494875B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2024082279A JP2024100887A (ja) 2014-12-10 2024-05-21 基板重ね合わせ装置および基板処理方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014250427 2014-12-10
JP2014250427 2014-12-10
JP2019169900A JP2020074369A (ja) 2014-12-10 2019-09-18 基板処理方法、基板処理システム、露光装置、露光方法、算出装置および算出方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2019169900A Division JP2020074369A (ja) 2014-12-10 2019-09-18 基板処理方法、基板処理システム、露光装置、露光方法、算出装置および算出方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2024082279A Division JP2024100887A (ja) 2014-12-10 2024-05-21 基板重ね合わせ装置および基板処理方法

Publications (2)

Publication Number Publication Date
JP2022088667A JP2022088667A (ja) 2022-06-14
JP7494875B2 true JP7494875B2 (ja) 2024-06-04

Family

ID=56107462

Family Applications (4)

Application Number Title Priority Date Filing Date
JP2016563719A Active JP6617718B2 (ja) 2014-12-10 2015-12-09 基板重ね合わせ装置および基板処理方法
JP2019169900A Pending JP2020074369A (ja) 2014-12-10 2019-09-18 基板処理方法、基板処理システム、露光装置、露光方法、算出装置および算出方法
JP2022064241A Active JP7494875B2 (ja) 2014-12-10 2022-04-08 基板重ね合わせ装置および基板処理方法
JP2024082279A Pending JP2024100887A (ja) 2014-12-10 2024-05-21 基板重ね合わせ装置および基板処理方法

Family Applications Before (2)

Application Number Title Priority Date Filing Date
JP2016563719A Active JP6617718B2 (ja) 2014-12-10 2015-12-09 基板重ね合わせ装置および基板処理方法
JP2019169900A Pending JP2020074369A (ja) 2014-12-10 2019-09-18 基板処理方法、基板処理システム、露光装置、露光方法、算出装置および算出方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2024082279A Pending JP2024100887A (ja) 2014-12-10 2024-05-21 基板重ね合わせ装置および基板処理方法

Country Status (5)

Country Link
US (4) US10483212B2 (ja)
JP (4) JP6617718B2 (ja)
KR (3) KR20240154103A (ja)
TW (3) TW202427561A (ja)
WO (1) WO2016093284A1 (ja)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102015108901A1 (de) * 2015-06-05 2016-12-08 Ev Group E. Thallner Gmbh Verfahren zum Ausrichten von Substraten vor dem Bonden
JP6594699B2 (ja) * 2015-08-18 2019-10-23 浜松ホトニクス株式会社 加工対象物切断方法及び加工対象物切断装置
JP2018010925A (ja) * 2016-07-12 2018-01-18 東京エレクトロン株式会社 接合装置
KR102429940B1 (ko) 2016-07-12 2022-08-08 가부시키가이샤 니콘 적층 기판 제조 방법, 적층 기판 제조 장치, 적층 기판 제조 시스템, 및 기판 처리 장치
JP6727069B2 (ja) * 2016-08-09 2020-07-22 東京エレクトロン株式会社 接合装置および接合システム
KR102347321B1 (ko) * 2016-08-12 2022-01-04 에베 그룹 에. 탈너 게엠베하 기판을 접합하기 위한 방법 및 샘플 홀더
TW201826333A (zh) 2016-11-16 2018-07-16 日商尼康股份有限公司 保持構件、接合裝置、及接合方法
JP6671518B2 (ja) * 2017-02-02 2020-03-25 三菱電機株式会社 半導体製造方法および半導体製造装置
JP6895770B2 (ja) * 2017-03-02 2021-06-30 東京エレクトロン株式会社 接合装置および接合システム
TWI770110B (zh) * 2017-03-30 2022-07-11 日商日本碍子股份有限公司 暫時固定基板及電子元件的暫時固定方法
TW201909235A (zh) * 2017-05-29 2019-03-01 日商尼康股份有限公司 基板貼合方法、積層基板製造裝置及積層基板製造系統
KR102656787B1 (ko) * 2017-09-21 2024-04-12 에베 그룹 에. 탈너 게엠베하 기판을 접합하기 위한 장치 및 방법
KR102388201B1 (ko) * 2017-11-02 2022-04-19 가부시키가이샤 니콘 적층 기판의 제조 방법, 제조 장치, 및 프로그램
CN118317531A (zh) * 2017-11-28 2024-07-09 株式会社尼康 层叠基板的制造装置以及制造方法
WO2019111664A1 (ja) * 2017-12-08 2019-06-13 株式会社村田製作所 弾性波装置
TWI818942B (zh) * 2018-01-17 2023-10-21 日商東京威力科創股份有限公司 接合裝置及接合方法
JP7001527B2 (ja) * 2018-04-04 2022-01-19 東京エレクトロン株式会社 接合装置および接合方法
TWI850225B (zh) * 2018-04-12 2024-08-01 日商尼康股份有限公司 位置對準方法及位置對準裝置
TWI828760B (zh) * 2018-10-25 2024-01-11 日商尼康股份有限公司 基板貼合裝置、參數計算裝置、基板貼合方法及參數計算方法
JP2022062290A (ja) * 2019-03-01 2022-04-20 株式会社ニコン 積層体形成装置および積層体形成方法
CN113784814B (zh) * 2019-05-08 2023-08-15 东京毅力科创株式会社 接合装置、接合系统以及接合方法
JP6861872B2 (ja) * 2020-05-01 2021-04-21 東京エレクトロン株式会社 接合装置および接合システム
KR102775379B1 (ko) * 2020-06-29 2025-02-28 에베 그룹 에. 탈너 게엠베하 기판 접합 방법 및 장치
KR20220008514A (ko) * 2020-07-14 2022-01-21 삼성전자주식회사 웨이퍼 본딩 장치 및 웨이퍼 본딩 방법
JP7547126B2 (ja) * 2020-09-08 2024-09-09 キオクシア株式会社 基板貼合装置、及び半導体装置の製造方法
JP7203918B2 (ja) * 2020-09-18 2023-01-13 東京エレクトロン株式会社 接合装置、接合システム、接合方法及びコンピュータ記憶媒体
TWI776665B (zh) * 2021-09-03 2022-09-01 天虹科技股份有限公司 鍵合對準機構及應用該鍵合對準機構的鍵合機台
JP2023044294A (ja) * 2021-09-17 2023-03-30 キオクシア株式会社 接合装置及び接合方法
KR20250033243A (ko) * 2022-07-01 2025-03-07 에베 그룹 에. 탈너 게엠베하 제 1 기판을 제 2 기판에 본딩하는 방법, 본딩 장치 및 제 1 기판 및 제 2 기판의 어셈블리
WO2025036559A1 (de) * 2023-08-16 2025-02-20 Ev Group E. Thallner Gmbh Verfahren zum bonden eines ersten substrats mit einem zweiten substrat, vorrichtung zum bonden und anordnung aus erstem und zweitem substrat
CN118073241B (zh) * 2024-02-29 2024-09-10 哈尔滨工业大学 一种多层倒装芯片高柔顺性堆叠与一体化键合装置及方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003347522A (ja) 2002-05-24 2003-12-05 Renesas Technology Corp 半導体装置およびその製造方法
JP2004119943A (ja) 2002-09-30 2004-04-15 Renesas Technology Corp 半導体ウェハおよびその製造方法
JP2007158200A (ja) 2005-12-08 2007-06-21 Nikon Corp 貼り合わせ半導体装置製造用の露光方法
JP2010067713A (ja) 2008-09-09 2010-03-25 Toshiba Corp 半導体装置およびその製造方法
JP2012175049A (ja) 2011-02-24 2012-09-10 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2013008921A (ja) 2011-06-27 2013-01-10 Toshiba Corp 半導体製造装置及び製造方法
JP2013008804A (ja) 2011-06-23 2013-01-10 Nikon Corp 基板貼り合わせ装置、基板貼り合わせ方法および積層半導体装置の製造方法
JP2013191789A (ja) 2012-03-15 2013-09-26 Tokyo Electron Ltd 接合装置、接合システム、接合方法、プログラム及びコンピュータ記憶媒体

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3586031B2 (ja) 1996-03-27 2004-11-10 株式会社東芝 サセプタおよび熱処理装置および熱処理方法
EP1271640A3 (en) * 1996-07-12 2003-07-16 Fujitsu Limited Mold for manufacturing semiconductor device
JP2006259715A (ja) * 2005-02-21 2006-09-28 Fuji Photo Film Co Ltd 描画方法、描画装置、描画システムおよび補正方法
TW200704146A (en) 2005-02-21 2007-01-16 Fuji Photo Film Co Ltd Plotting method, plotting device, plotting system and correction method
US7678713B2 (en) * 2005-08-04 2010-03-16 Texas Instruments Incorporated Energy beam treatment to improve packaging reliability
US7719121B2 (en) * 2006-10-17 2010-05-18 Tessera, Inc. Microelectronic packages and methods therefor
WO2010023935A1 (ja) * 2008-08-29 2010-03-04 株式会社ニコン 基板位置合わせ装置、基板位置合わせ方法および積層型半導体の製造方法
FR2962594B1 (fr) 2010-07-07 2012-08-31 Soitec Silicon On Insulator Procede de collage par adhesion moleculaire avec compensation de desalignement radial
JP2012156163A (ja) * 2011-01-21 2012-08-16 Toshiba Corp 半導体製造装置
JP2013098186A (ja) 2011-10-27 2013-05-20 Mitsubishi Heavy Ind Ltd 常温接合装置
FR2985370A1 (fr) * 2011-12-29 2013-07-05 Commissariat Energie Atomique Procede de fabrication d'une structure multicouche sur un support
JP2014072313A (ja) * 2012-09-28 2014-04-21 Toshiba Corp アライメント計測システム、重ね合わせ計測システム及び半導体装置の製造方法
US9082692B2 (en) * 2013-01-02 2015-07-14 Micron Technology, Inc. Engineered substrate assemblies with epitaxial templates and related systems, methods, and devices
US8900885B1 (en) * 2013-05-28 2014-12-02 International Business Machines Corporation Wafer bonding misalignment reduction
KR102164855B1 (ko) * 2013-05-29 2020-10-14 에베 그룹 에. 탈너 게엠베하 기판을 결합하기 위한 방법 및 장치

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003347522A (ja) 2002-05-24 2003-12-05 Renesas Technology Corp 半導体装置およびその製造方法
JP2004119943A (ja) 2002-09-30 2004-04-15 Renesas Technology Corp 半導体ウェハおよびその製造方法
JP2007158200A (ja) 2005-12-08 2007-06-21 Nikon Corp 貼り合わせ半導体装置製造用の露光方法
JP2010067713A (ja) 2008-09-09 2010-03-25 Toshiba Corp 半導体装置およびその製造方法
JP2012175049A (ja) 2011-02-24 2012-09-10 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2013008804A (ja) 2011-06-23 2013-01-10 Nikon Corp 基板貼り合わせ装置、基板貼り合わせ方法および積層半導体装置の製造方法
JP2013008921A (ja) 2011-06-27 2013-01-10 Toshiba Corp 半導体製造装置及び製造方法
JP2013191789A (ja) 2012-03-15 2013-09-26 Tokyo Electron Ltd 接合装置、接合システム、接合方法、プログラム及びコンピュータ記憶媒体

Also Published As

Publication number Publication date
US10483212B2 (en) 2019-11-19
US11211338B2 (en) 2021-12-28
US20220148978A1 (en) 2022-05-12
JP2024100887A (ja) 2024-07-26
TWI834891B (zh) 2024-03-11
US20200043860A1 (en) 2020-02-06
JPWO2016093284A1 (ja) 2017-09-21
US20240413093A1 (en) 2024-12-12
TW202427561A (zh) 2024-07-01
KR20170094327A (ko) 2017-08-17
TW202040635A (zh) 2020-11-01
US12100667B2 (en) 2024-09-24
US20170278803A1 (en) 2017-09-28
KR102483237B1 (ko) 2022-12-30
KR20230009995A (ko) 2023-01-17
JP6617718B2 (ja) 2019-12-11
JP2022088667A (ja) 2022-06-14
WO2016093284A1 (ja) 2016-06-16
JP2020074369A (ja) 2020-05-14
TWI702633B (zh) 2020-08-21
TW201633367A (zh) 2016-09-16
KR20240154103A (ko) 2024-10-24

Similar Documents

Publication Publication Date Title
JP7494875B2 (ja) 基板重ね合わせ装置および基板処理方法
JP7416119B2 (ja) 積層基板製造方法、積層基板製造装置、積層基板製造システム、および基板処理装置
WO2018221391A1 (ja) 基板貼り合わせ方法、積層基板製造装置及び積層基板製造システム
JP7480799B2 (ja) 積層基板の製造方法および製造装置
WO2020179716A1 (ja) 積層体形成装置および積層体形成方法
WO2023153317A1 (ja) 基板補正装置、基板積層装置、基板処理システム、基板補正方法、基板処理方法、および半導体装置の製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220408

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220408

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230224

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230314

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20230501

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230626

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20231010

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20231207

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240130

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240423

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240506

R150 Certificate of patent or registration of utility model

Ref document number: 7494875

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150