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JP7338558B2 - PHASE SYNCHRONIZATION CONTROL DEVICE AND PHASE SYNCHRONIZATION CONTROL METHOD FOR PLURAL POWER CONVERTERS - Google Patents

PHASE SYNCHRONIZATION CONTROL DEVICE AND PHASE SYNCHRONIZATION CONTROL METHOD FOR PLURAL POWER CONVERTERS Download PDF

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JP7338558B2
JP7338558B2 JP2020091038A JP2020091038A JP7338558B2 JP 7338558 B2 JP7338558 B2 JP 7338558B2 JP 2020091038 A JP2020091038 A JP 2020091038A JP 2020091038 A JP2020091038 A JP 2020091038A JP 7338558 B2 JP7338558 B2 JP 7338558B2
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Description

本発明は、マスタ側制御装置とスレーブ側制御装置を有し、マスタ側制御装置からスレーブ側制御装置に位相データを送信し、各スレーブ側制御装置の位相をマスタ側制御装置と同期させる制御に関する。 The present invention relates to control that has a master-side control device and a slave-side control device, transmits phase data from the master-side control device to the slave-side control device, and synchronizes the phase of each slave-side control device with the master-side control device. .

図６～図９に、本発明に関連する先行技術文献の一例である特許文献１の従来技術の課題と対策を示す。図６は、特許文献１の図１に記載され、特許文献１の電動機の制御方法が適用されるモータ駆動システム２０の構成図である。 FIGS. 6 to 9 show the problems and countermeasures of the prior art of Patent Document 1, which is an example of prior art documents related to the present invention. FIG. 6 is a configuration diagram of a motor drive system 20 described in FIG. 1 of Patent Document 1 and to which the motor control method of Patent Document 1 is applied.

図６において、モータ駆動システム２０は、制御装置１、制御装置２、第１インバータ３、第２インバータ４、３相２重巻線モータ５、第１電流センサ６、第２電流センサ７およびバッテリ１０を含んで構成される。 6, a motor drive system 20 includes a control device 1, a control device 2, a first inverter 3, a second inverter 4, a three-phase double winding motor 5, a first current sensor 6, a second current sensor 7 and a battery. 10.

３相２重巻線モータ５は、ｕ相、ｖ相、ｗ相の３相で構成される第１巻線群８、第２巻線群９を有する多相巻線電動機である。３相２重巻線モータ５は、第１巻線群８、第２巻線群９がそれぞれに対応する制御装置１及び制御装置２によって個別に制御（ＰＷＭ制御）されることにより所望の駆動電力を発生する。発生した駆動力は、図示省略の減速機およびドライブシャフトを介して左右の駆動輪に伝達されることにより車両を駆動させる。 The three-phase double-winding motor 5 is a multi-phase winding motor having a first winding group 8 and a second winding group 9 composed of three phases of u-phase, v-phase, and w-phase. The three-phase double-winding motor 5 is controlled (PWM control) individually by the control device 1 and the control device 2 corresponding to the first winding group 8 and the second winding group 9, respectively. generate electricity. The generated driving force drives the vehicle by being transmitted to the left and right driving wheels via a reduction gear and a drive shaft (not shown).

制御装置１は、トルク指令値Ｔ1 *と、第１電流センサ６の検出値であるｕ，ｖ相電流検出値ｉ1u，ｉ1vと、制御装置２が出力する制御情報２ｄと、制御装置１が有するＰＷＭキャリア（キャリア１ｃ）とに基づいて、３相２重巻線モータ５に所望のトルクを発生させるための強電素子駆動信号を生成し、パルス信号ＰＷＭ1として第１インバータ３に出力する。 The control device 1 includes a torque command value T 1 * , u- and v-phase current detection values i 1u and i 1v which are detection values of the first current sensor 6, control information 2d output from the control device 2, and control device Based on the PWM carrier (carrier 1c) possessed by 1, a strong electric element drive signal for generating a desired torque in the three-phase double winding motor 5 is generated and output to the first inverter 3 as a pulse signal PWM 1 . do.

制御装置２は、トルク指令値Ｔ2 *と、第２電流センサ７の検出値であるｕ，ｖ相電流検出値ｉ2u，ｉ2vと、制御装置１が出力する制御情報１ｄと、制御装置２が有するＰＷＭキャリア（キャリア２ｃ）とに基づいて、３相２重巻線モータ５に所望のトルクを発生させるための強電素子駆動信号を生成し、パルス信号ＰＷＭ2として第２インバータ４に出力する。 The control device 2 has a torque command value T 2 * , u- and v-phase current detection values i 2u and i 2v which are detection values of the second current sensor 7, control information 1d output from the control device 1, and control device Based on the PWM carrier (carrier 2c) possessed by 2, a strong electric element drive signal for generating a desired torque in the three-phase double winding motor 5 is generated and output to the second inverter 4 as a pulse signal PWM 2 . do.

第１インバータ３は、３相６アームで構成され、相ごとに２つずつ計６個のパワー素子を備えている。第１インバータ３は、制御装置１から出力されるパルス信号ＰＷＭ1に応じてパワー素子のそれぞれを駆動させることで、バッテリ１０の直流電圧Ｖから三相ＰＷＭ電圧ｖ1u，ｖ1v，ｖ1wを生成する。生成した三相ＰＷＭ電圧ｖ1u，ｖ1v，ｖ1wは、対応する巻線群（第１巻線群８）に印加される。 The first inverter 3 is composed of three phases and six arms, and has a total of six power elements, two for each phase. The first inverter 3 drives each of the power elements according to the pulse signal PWM 1 output from the control device 1, thereby converting the DC voltage V of the battery 10 into three-phase PWM voltages v 1u , v 1v , and v 1w . Generate. The generated three-phase PWM voltages v 1u , v 1v , v 1w are applied to the corresponding winding groups (first winding group 8).

第２インバータ４は、３相６アームで構成され、相ごとに２つずつ計６個のパワー素子を備えている。第２インバータ４は、制御装置２から出力されるパルス信号ＰＷＭ2に応じてパワー素子のそれぞれを駆動させることで、バッテリ１０の直流電圧Ｖから三相ＰＷＭ電圧ｖ2u，ｖ2v，ｖ2wを生成する。生成した三相ＰＷＭ電圧ｖ2u，ｖ2v，ｖ2wは、対応する巻線群（第２巻線群９）に印加される。 The second inverter 4 is composed of three phases and six arms, and has a total of six power elements, two for each phase. The second inverter 4 drives each of the power elements according to the pulse signal PWM 2 output from the control device 2, thereby converting the DC voltage V of the battery 10 into three-phase PWM voltages v2u , v2v , and v2w . Generate. The generated three-phase PWM voltages v 2u , v 2v , v 2w are applied to the corresponding winding groups (second winding group 9).

前記制御装置１（制御装置２も同様）は、主として、電流指令値変換器（１１）と、座標変換器（１２）と、無駄時間決定部（１４）と、出力タイミング差推定部（１５）と、無駄時間制御器（１６、１７）と、電流制御器（１８）と、非干渉制御器（１９、２９）等を含んで構成される。 The control device 1 (also the control device 2) mainly includes a current command value converter (11), a coordinate converter (12), a dead time determination section (14), and an output timing difference estimation section (15). , dead time controllers (16, 17), current controllers (18), non-interference controllers (19, 29), and the like.

電流指令値変換器（１１）は、トルク指令値Ｔ1 *から、目標トルクとｄｑ軸電流との変換テーブルを参照してｄｑ軸電流指令値を算出する。 A current command value converter (11) calculates a dq-axis current command value from the torque command value T1 * with reference to a conversion table between target torque and dq-axis current.

座標変換器（１２）は、ｕ，ｖ相電流検出値を座標変換し、変換結果をｄｑ軸電流検出値として無駄時間制御器（１６，１７）にそれぞれ出力する。 A coordinate converter (12) coordinates-converts the u- and v-phase current detection values, and outputs the conversion results to dead time controllers (16 and 17) as dq-axis current detection values.

電流制御器（１８）は、ｄｑ軸電流検出値と、ｄｑ軸電流指令値とに基づいて、３相２重巻線モータ５に所望のトルクを発生させるためのｄｑ軸電圧指令値を算出する。 A current controller (18) calculates a dq-axis voltage command value for generating a desired torque in the three-phase double winding motor 5 based on the dq-axis current detection value and the dq-axis current command value. .

非干渉制御器（１９，２９）は、制御対象である前記モータ５が６相（３相２重）のモータであるため、多相化による相互干渉（磁気干渉）、すなわち第１巻線群８と第２巻線群９との間の相互干渉を解消するための非干渉制御を実行する。 Since the motor 5 to be controlled is a 6-phase (3-phase double) motor, the non-interference controllers (19, 29) have mutual interference (magnetic interference) due to multiphase, that is, the first winding group 8 and the second winding group 9 to eliminate mutual interference.

図７は、図６のシステムの制御中における、制御装置１のＰＷＭキャリア（以下、単にキャリア１ｃという）と、制御装置２のＰＷＭキャリア２（以下、単にキャリア２ｃという）の位相差の変化を示す図である。図７の上段のとおり、キャリア１ｃとキャリア２ｃのキャリア周期の設計値は同じである。 FIG. 7 shows changes in the phase difference between the PWM carrier of control device 1 (hereinafter simply referred to as carrier 1c) and the PWM carrier 2 of control device 2 (hereinafter simply referred to as carrier 2c) during control of the system in FIG. FIG. 4 is a diagram showing; As shown in the upper part of FIG. 7, the design values of the carrier periods of carrier 1c and carrier 2c are the same.

しかしながら、制御装置１と制御装置２とがそれぞれ有する発振子のハードウェアばらつきによりキャリア１ｃとキャリア２ｃのキャリア周期が微小にずれると、キャリア１ｃとキャリア２ｃとの間に位相差が生じてしまう。この位相差は、図７の上段から下段へと時間の経過とともに変化し、大きくなる。 However, if the carrier cycles of the carriers 1c and 2c slightly shift due to hardware variations in the oscillators of the control devices 1 and 2, a phase difference occurs between the carriers 1c and 2c. This phase difference changes and increases over time from the upper stage to the lower stage in FIG.

そして、当該位相差は、制御装置１、２から出力されるパルス信号ＰＷＭ1，ＰＷＭ2の同期ずれ、乃至、第１、第２インバータ３、４から出力される三相ＰＷＭ電圧ｖ1u，ｖ1v，ｖ1w，ｖ2u，ｖ2v，ｖ2wが第１、第２巻線群８、９に各々印加されるタイミングのずれを生じさせる。 The phase difference is the synchronous deviation of the pulse signals PWM 1 and PWM 2 output from the control devices 1 and 2, or the three-phase PWM voltages v 1u and v output from the first and second inverters 3 and 4. 1v , v 1w , v 2u , v 2v , and v 2w cause a timing difference when applied to the first and second winding groups 8 and 9, respectively.

特許文献１では、上記のような状態を想定し、前記位相差に起因して発生する上記ずれ（同期ずれ、印加タイミングずれ）を抑制するために、図８、図９に示す無駄時間制御を、制御装置１、２に実行させている。 In Japanese Unexamined Patent Application Publication No. 2002-100001, assuming the above-described state, dead time control shown in FIGS. , the controllers 1 and 2.

図８は、特許文献１の図６に記載された、無駄時間決定部（１４）の無駄時間決定処理のフローチャートである。図８において、ステップＳ１では、制御装置１のキャリア１ｃと制御装置２のキャリア２ｃとの位相差推定値が、制御装置１、２間の通信時間に相当する位相よりも大きいか否かを判定する。位相差推定値が通信時間に相当する位相以下であれば、無駄時間を決定するために続くステップＳ４の処理が実行される。 FIG. 8 is a flow chart of the dead time determination process of the dead time determination unit (14) described in FIG. 6 of Patent Document 1. FIG. In FIG. 8, in step S1, it is determined whether or not the phase difference estimated value between the carrier 1c of the control device 1 and the carrier 2c of the control device 2 is greater than the phase corresponding to the communication time between the control devices 1 and 2. do. If the phase difference estimated value is equal to or less than the phase corresponding to the communication time, the subsequent processing of step S4 is executed to determine the dead time.

位相差推定値が通信時間に相当する位相より大きければ、続くステップＳ２の処理が実行される。ステップＳ２では、位相差推定値が１８０°より小さいか否かを判定する。位相差推定値が１８０°より小さければステップＳ３の処理が実行される。位相差推定値が１８０°以上であれば、ステップＳ５の処理が実行される。 If the phase difference estimated value is greater than the phase corresponding to the communication time, the subsequent processing of step S2 is executed. In step S2, it is determined whether or not the phase difference estimated value is smaller than 180°. If the phase difference estimated value is smaller than 180°, the process of step S3 is executed. If the phase difference estimated value is 180° or more, the process of step S5 is executed.

ステップＳ３では、位相差推定値が制御装置１、２間の通信時間に相当する位相より大きく、且つ、位相差推定値が１８０°より小さいので、３相ＰＷＭ電圧ｖ1u，ｖ1v，ｖ1wが対応する巻線群（第１巻線群８）に印加されるタイミングのずれを実質的に無視できると判断して、当該タイミングを遅らせずに、無駄時間を０（０制御周期）に決定する。 In step S3, since the phase difference estimated value is larger than the phase corresponding to the communication time between the control devices 1 and 2 and is smaller than 180°, the three-phase PWM voltages v 1u , v 1v , v 1w is applied to the corresponding winding group (first winding group 8), and the dead time is set to 0 (0 control cycle) without delaying the timing. do.

ステップＳ４では、位相差推定値が１８０°より小さいか否かを判定する。位相差推定値が１８０°より小さければ、ステップＳ５の処理が実行される。位相差推定値が１８０°以上であれば、ステップＳ６の処理が実行される。 In step S4, it is determined whether or not the phase difference estimated value is smaller than 180°. If the phase difference estimated value is smaller than 180°, the process of step S5 is executed. If the phase difference estimated value is 180° or more, the process of step S6 is executed.

ステップＳ５では、位相差推定値が制御装置１、２間の通信時間に相当する位相より大きく、且つ位相差推定値が１８０°以上の場合、又は位相差推定値が制御装置１、２間の通信時間に相当する位相以下であり、且つ位相差推定値が１８０°より小さい場合に実行され、無駄時間を１制御周期に決定する。 In step S5, if the phase difference estimated value is greater than the phase corresponding to the communication time between the control devices 1 and 2 and the phase difference estimated value is 180° or more, or if the phase difference estimated value is between the control devices 1 and 2 It is executed when the phase is equal to or less than the communication time and the phase difference estimated value is smaller than 180 degrees, and the dead time is determined as one control cycle.

ステップＳ６では、位相差推定値が制御装置１、２間の通信時間に相当する位相以下であり、且つ、位相差推定値が１８０°以上であるため、無駄時間を２制御周期に決定する。 In step S6, the phase difference estimated value is equal to or less than the phase corresponding to the communication time between the control devices 1 and 2, and the phase difference estimated value is 180° or more, so the dead time is determined to be two control cycles.

このように決定された無駄時間は無駄時間制御器（１６，１７）に出力され、無駄時間制御器は電流指令値を前記決定された制御周期分遅らせて出力する。 The dead time determined in this way is output to the dead time controller (16, 17), and the dead time controller outputs the current command value with a delay of the determined control period.

図９は、前記のように実行された無駄時間制御の結果を示し、特許文献１の図７に記載された説明図である。 FIG. 9 shows the results of the dead time control executed as described above, and is an explanatory diagram described in FIG. 7 of Patent Document 1. In FIG.

図９において、上述の無駄時間制御を実行しない従来制御では、ある時点のｄｑ軸電流指令値（図中「ｉ*」）に基づいて、制御演算（イ）のタイミングでｄｑ軸電圧指令値を算出するとともに、当該ｄｑ軸電流指令値を制御情報１ｄとして制御装置２に送信する。そして、制御装置１は、制御演算（イ）のタイミングで算出したｄｑ軸電圧指令値に応じたパルス信号ＰＷＭ1を、制御演算（イ）の次の制御周期にて送信する（図示（ロ））。 In FIG. 9, in the conventional control that does not execute the dead time control described above, the dq-axis voltage command value is changed at the timing of the control calculation (b) based on the dq-axis current command value ("i * " in the figure) at a certain time. Along with the calculation, the dq-axis current command value is transmitted to the control device 2 as the control information 1d. Then, the control device 1 transmits the pulse signal PWM 1 corresponding to the dq-axis voltage command value calculated at the timing of the control calculation (a) at the next control cycle of the control calculation (b). ).

一方で、制御装置２は、制御装置１から送信される制御情報１ｄ（ｄｑ軸電流指令値）を用いて、非干渉制御器（２９）が制御演算（ハ）のタイミングでｄｑ軸電圧指令値を算出し、ｄｑ軸電圧指令値に応じたパルス信号ＰＷＭ2を制御演算（ハ）の次の制御周期にて送信する（図示（ニ））。 On the other hand, the control device 2 uses the control information 1d (dq-axis current command values) transmitted from the control device 1 to cause the non-interference controller (29) to generate the dq-axis voltage command values at the timing of the control calculation (c). is calculated, and a pulse signal PWM2 corresponding to the dq-axis voltage command value is transmitted in the next control cycle of the control calculation (c) ((d) in the figure).

その結果、従来技術による制御では、制御装置１のキャリア１ｃと制御装置２のキャリア２ｃとに位相差が生じることに起因して、制御装置１のパルス信号ＰＷＭ1と制御装置２のパルス信号ＰＷＭ2との間に、おおよそ２制御周期弱の同期ずれが生じてしまう（図中の点線両矢印）。また、このようにして発生した同期ずれは、時間の経過とともに変化するので、時間の経過とともに当該ずれが大きくなった場合には、それに応じて電流応答の振動も大きくなってしまう。 As a result, in the control according to the conventional technology, due to the phase difference between the carrier 1c of the control device 1 and the carrier 2c of the control device 2, the pulse signal PWM 1 of the control device 1 and the pulse signal PWM of the control device 2 2 , a synchronization shift of less than two control cycles occurs (dotted double-headed arrow in the figure). Further, the synchronization deviation generated in this way changes with the passage of time, so if the deviation increases with the passage of time, the oscillation of the current response also increases accordingly.

これに対して、特許文献１の制御方法によれば、制御装置１のキャリア１ｃと制御装置２のキャリア２ｃとの位相差を推定して、位相差推定値に応じて第１インバータ３が出力する三相ＰＷＭ電圧ｖ1u，ｖ1v，ｖ1wを第１巻線群８に印加するタイミングを遅らせる無駄時間制御を実行する。 On the other hand, according to the control method of Patent Document 1, the phase difference between the carrier 1c of the control device 1 and the carrier 2c of the control device 2 is estimated, and the first inverter 3 outputs according to the phase difference estimated value. Dead time control is executed to delay the timing of applying the three-phase PWM voltages v 1u , v 1v , and v 1w to the first winding group 8 .

制御装置１が備える無駄時間制御器（１６、１７）は、位相差推定値の大きさ（本例では通信時間に相当する位相以下であり、且つ１８０°以上とする）に応じて、ｄｑ軸電流指令値（図中の「ｉ*」）に対応するパルス信号ＰＷＭ1の出力を２制御周期遅らせる。 The dead time controller (16, 17) included in the control device 1 controls the dq axis The output of the pulse signal PWM 1 corresponding to the current command value ("i * " in the figure) is delayed by two control cycles.

より詳細には、ｄｑ軸電流指令値に基づくｄｑ軸電圧指令値の算出は制御演算（イ´）のタイミングで実行される。そして、制御演算（イ´）で算出されたｄｑ軸電圧指令値に応じたパルス信号ＰＷＭ1は、制御演算（イ´）の次の制御周期にて送信される（ロ´）。その結果、特許文献１の制御方法によれば、図９に示すとおり、制御装置１のパルス信号ＰＷＭ1と制御装置２のパルス信号ＰＷＭ2との間の同期ずれが従来に比べて大きく抑制される。 More specifically, the calculation of the dq-axis voltage command values based on the dq-axis current command values is executed at the timing of the control calculation (a'). Then, the pulse signal PWM 1 corresponding to the dq-axis voltage command value calculated in the control calculation (a') is transmitted in the next control cycle of the control calculation (a') (b'). As a result, according to the control method of Patent Document 1, as shown in FIG. 9, the synchronization deviation between the pulse signal PWM 1 of the control device 1 and the pulse signal PWM 2 of the control device 2 is greatly suppressed compared with the conventional method. be.

特開２０１９－１９３４５５号公報JP 2019-193455 A

図６～図９で述べた特許文献１の制御方法では、他制御装置の位相情報（キャリア１ｃ、２ｃ）をもとに無駄時間を設定しているので、制御装置１と制御装置２の通信線に何らかの異常が発生した場合、無駄時間の設定ができず、内部位相のずれが大きくなる懸念がある。 In the control method of Patent Document 1 described in FIGS. 6 to 9, the dead time is set based on the phase information (carriers 1c and 2c) of other control devices, so the communication between the control device 1 and the control device 2 If some kind of abnormality occurs in the line, the dead time cannot be set, and there is a concern that the internal phase shift will increase.

本発明は、上記課題を解決するものであり、その目的は、短期間の通信異常が発生しても、マスタ側制御装置およびスレーブ側制御装置の間の内部位相のずれを抑制し、装置を停止させることなく運転を継続させることができる複数台電力変換装置の位相同期制御装置を提供することにある。 SUMMARY OF THE INVENTION The present invention is intended to solve the above problems, and its object is to suppress the internal phase shift between the master-side control device and the slave-side control device even if a short-term communication error occurs, thereby To provide a phase synchronization control device for a plurality of power converters capable of continuing operation without stopping.

上記課題を解決するための請求項１に記載の複数台電力変換装置の位相同期制御装置は、
マスタ側制御装置および１又は複数のスレーブ側制御装置によって各々ＰＷＭ制御される複数のＰＷＭ電力変換装置を備え、前記マスタ側制御装置およびスレーブ側制御装置の各ＰＷＭ制御信号を同期させる位相同期制御装置であって、
前記マスタ側制御装置は、カウンタ加算値を制御周期毎に加算し、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｄｅｄ Ｌｏｏｐ）を自走させて内部位相を生成する機能と、前記内部位相に基づくＰＷＭ制御信号を出力する機能と、前記内部位相の１周期中の上位ビットを抜き出して位相データとしてスレーブ側制御装置へ送信する機能とを有し、
前記スレーブ側制御装置は、前記マスタ側制御装置との通信確定信号が受信されるまでの間、カウンタ加算値を制御周期毎に加算し、ＰＬＬを自走させて内部位相を生成する機能と、前記通信確定信号が受信されたときに、前記マスタ側制御装置から送信された位相データを上位ビットに配置し、スレーブ側装置内で作成した、通信遅延分を考慮した加算値を下位ビットに配置し、それら上位ビットと下位ビットのデータを連結させた位相データを、スレーブ側制御装置の内部位相として更新する機能と、前記内部位相に基づくＰＷＭ制御信号を出力する機能と、を有した、
ことを特徴とする。 A phase synchronization control device for a plurality of power converters according to claim 1 for solving the above problems,
A phase synchronization control device comprising a plurality of PWM power conversion devices PWM-controlled by a master side control device and one or a plurality of slave side control devices, and synchronizing each PWM control signal of the master side control device and the slave side control device. and
The master-side control device has a function of adding a counter addition value for each control cycle, free-running a PLL (Phase Locked Loop) to generate an internal phase, and a function of outputting a PWM control signal based on the internal phase. and a function of extracting the upper bits in one cycle of the internal phase and transmitting it as phase data to the slave side control device,
The slave-side control device has a function of adding a counter addition value for each control cycle and free-running the PLL to generate an internal phase until a communication confirmation signal with the master-side control device is received; When the communication confirmation signal is received, the phase data transmitted from the master-side control device is arranged in the upper bits, and the addition value created in the slave-side device considering the communication delay is arranged in the lower bits. and a function of updating the phase data obtained by concatenating the data of the upper bits and the lower bits as the internal phase of the slave side control device, and a function of outputting a PWM control signal based on the internal phase,
It is characterized by

請求項２に記載の複数台電力変換装置の位相同期制御方法は、
マスタ側制御装置および１又は複数のスレーブ側制御装置によって各々ＰＷＭ制御される複数のＰＷＭ電力変換装置を備え、前記マスタ側制御装置およびスレーブ側制御装置の各ＰＷＭ制御信号を同期させる位相同期制御方法であって、
前記マスタ側制御装置が、
カウンタ加算値を制御周期毎に加算し、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｄｅｄ Ｌｏｏｐ）を自走させて内部位相を生成するステップと、
前記内部位相に基づくＰＷＭ制御信号を出力するステップと、
前記内部位相の１周期中の上位ビットを抜き出して位相データとしてスレーブ側制御装置へ送信するステップと、
前記スレーブ側制御装置が、
前記マスタ側制御装置との通信確定信号が受信されるまでの間、カウンタ加算値を制御周期毎に加算し、ＰＬＬを自走させて内部位相を生成するステップと、
前記通信確定信号が受信されたときに、前記マスタ側制御装置から送信された位相データを上位ビットに配置し、スレーブ側装置内で作成した、通信遅延分を考慮した加算値を下位ビットに配置し、それら上位ビットと下位ビットのデータを連結させた位相データを、スレーブ側制御装置の内部位相として更新するステップと、
前記内部位相に基づくＰＷＭ制御信号を出力するステップと、
を有したことを特徴とする。 A phase synchronization control method for a plurality of power converters according to claim 2,
A phase synchronization control method comprising a plurality of PWM power conversion devices PWM-controlled by a master-side control device and one or more slave-side control devices, and synchronizing respective PWM control signals of the master-side control device and the slave-side control devices. and
The master-side control device
a step of adding a counter addition value for each control cycle and free-running a PLL (Phase Locked Loop) to generate an internal phase;
outputting a PWM control signal based on the internal phase;
a step of extracting the upper bits in one cycle of the internal phase and transmitting them as phase data to the slave-side control device;
The slave side control device
a step of adding a counter addition value every control cycle until a communication confirmation signal with the master-side control device is received, and free-running the PLL to generate an internal phase;
When the communication confirmation signal is received, the phase data transmitted from the master-side control device is arranged in the upper bits, and the addition value created in the slave-side device considering the communication delay is arranged in the lower bits. and updating the phase data obtained by concatenating the data of the upper bits and the lower bits as the internal phase of the slave side control device;
outputting a PWM control signal based on the internal phase;
characterized by having

本発明によれば、短期間の通信異常が発生しても、スレーブ側制御装置のＰＬＬを自走させているので、マスタ側制御装置およびスレーブ側制御装置の間の内部位相のずれを抑制し、装置を停止させることなく運転を継続させることができる。 According to the present invention, even if a communication error occurs for a short period of time, the PLL of the slave side control device is allowed to run on its own, thereby suppressing the internal phase shift between the master side control device and the slave side control device. , the operation can be continued without stopping the device.

また、マスタ側制御装置は位相データの上位ビットを抜き出してスレーブ側制御装置へ送信するので、通信量を抑制することができる。 Further, since the master side control device extracts the upper bits of the phase data and transmits it to the slave side control device, the amount of communication can be suppressed.

本発明の一実施例を示す構成図。The block diagram which shows one Example of this invention. 図１の要部のＰＬＬブロックを示すブロック図。FIG. 2 is a block diagram showing the PLL block of the main part of FIG. 1; 本発明の一実施例の動作を示す説明図。Explanatory drawing which shows the operation|movement of one Example of this invention. 本発明の一実施例における各想定事象毎の内部位相ずれ抑制効果を示し、（ａ）はマスタ側制御装置よりもスレーブ側制御装置の発振子が速い場合の説明図、（ｂ）はマスタ側制御装置よりもスレーブ側制御装置の発振子が遅い場合の説明図、（ｃ）は通信異常発生時の説明図。Shows the internal phase shift suppression effect for each assumed event in one embodiment of the present invention, (a) is an explanatory diagram when the oscillator of the slave side control device is faster than the master side control device, (b) is the master side FIG. 4C is an explanatory diagram when the oscillator of the slave-side control device is slower than the control device, and (c) is an explanatory diagram when communication abnormality occurs. 本発明の他の実施例を示す構成図。The block diagram which shows the other Example of this invention. 特許文献１に記載のモータ駆動システムの構成図。FIG. 1 is a configuration diagram of a motor drive system described in Patent Document 1; 特許文献１に記載の従来方法の課題を示す信号波形図。FIG. 4 is a signal waveform diagram showing a problem of the conventional method described in Patent Document 1; 特許文献１の制御方法の要部のフローチャート。4 is a flowchart of the main part of the control method of Patent Document 1; 特許文献１の制御方法の結果を説明する信号波形図。FIG. 4 is a signal waveform diagram for explaining the result of the control method of Patent Document 1;

以下、図面を参照しながら本発明の実施の形態を説明するが、本発明は下記の実施形態例に限定されるものではない。本実施形態例では、無駄時間を設定することなく、内部位相のずれを抑制し、電力変換装置等のインバータの並列運転にも適用でき、制御装置間の通信が途絶した場合でも内部位相のずれを抑制する位相同期制御装置および方法を構成した。 Hereinafter, embodiments of the present invention will be described with reference to the drawings, but the present invention is not limited to the following embodiment examples. In this embodiment, the internal phase shift is suppressed without setting dead time, and it can be applied to parallel operation of inverters such as power converters. A phase synchronization control apparatus and method for suppressing the

図１は、本発明を複数のＰＷＭ電力変換装置に適用した構成を示している。図１において、１００は、入力される制御指令に基づいてパルス信号ＰＷＭ1（ＰＷＭ制御信号）を生成して出力するマスタ側制御装置であり、１１０はパルス信号ＰＷＭ1によってＰＷＭ制御がなされるインバータ（ＰＷＭ電力変換装置；ＩＮＶ１）である。 FIG. 1 shows a configuration in which the present invention is applied to a plurality of PWM power converters. In FIG. 1, 100 is a master-side control device that generates and outputs a pulse signal PWM 1 (PWM control signal) based on an input control command, and 110 is an inverter that is PWM-controlled by the pulse signal PWM 1 . (PWM power converter; INV1).

２００は、入力される制御指令に基づいてパルス信号ＰＷＭ2（ＰＷＭ制御信号）を生成して出力するスレーブ側制御装置であり、２１０はパルス信号ＰＷＭ2によってＰＷＭ制御がなされるインバータ（ＰＷＭ電力変換装置；ＩＮＶ２）である。 Reference numeral 200 denotes a slave-side control device that generates and outputs a pulse signal PWM 2 (PWM control signal) based on an input control command; 210 denotes an inverter (PWM power conversion device; INV2).

制御情報はマスタ側制御装置１００とスレーブ側制御装置２００間で送受信され、位相データ（ＰＷＭキャリア）はマスタ側制御装置１００からスレーブ側制御装置２００は１方向のみ送信される。 Control information is transmitted and received between the master-side control device 100 and the slave-side control device 200, and phase data (PWM carrier) is transmitted from the master-side control device 100 to the slave-side control device 200 in only one direction.

インバータ１１０、２１０の各出力側に接続される、図示省略の負荷は、例えば図６の３相２重巻線モータ５の第１巻線群８、第２巻線群９である。 A load (not shown) connected to each output side of the inverters 110 and 210 is, for example, the first winding group 8 and the second winding group 9 of the three-phase double winding motor 5 shown in FIG.

マスタ側制御装置１００の位相同期制御回路（ＰＬＬ）は図２（ａ）のように構成され、スレーブ側制御装置２００の位相同期制御回路（ＰＬＬ）は図２（ｂ）のように構成されている。 The phase synchronization control circuit (PLL) of the master side control device 100 is configured as shown in FIG. 2(a), and the phase synchronization control circuit (PLL) of the slave side control device 200 is configured as shown in FIG. 2(b). there is

図２（ａ）において、加算器１０１および遅延回路１０２によって、発振子の出力信号を加算したカウンタ加算値（制御指令により決定される）を制御周期ごとに加算し、内部位相を生成する。 In FIG. 2(a), an adder 101 and a delay circuit 102 add a counter addition value (determined by a control command) obtained by adding the oscillator output signal for each control cycle to generate an internal phase.

前記内部位相の１周期中の上位ビット、例えば内部位相の３１～２９ｂｉｔ目を抽出部１０３によって取り出し、スレーブ側制御装置２００に送信する位相データとする。 The high-order bits in one cycle of the internal phase, for example, the 31st to 29th bits of the internal phase are extracted by the extraction unit 103 and used as phase data to be transmitted to the slave-side control device 200 .

このように抽出部１０３により内部位相の一部を抽出することで、位相データの通信量を１／２nに（本例では１／８に）削減することができる。 By extracting part of the internal phase by the extracting unit 103 in this way, it is possible to reduce the amount of communication of the phase data to 1/2 n (to 1/8 in this example).

マスタ側制御装置１００とスレーブ側制御装置２００の通信周期を内部位相１周期の１／２nとし、位相データの値が変化したタイミングでスレーブ側制御装置２００に送信を行う。 The communication cycle between the master side control device 100 and the slave side control device 200 is set to 1/ 2n of one cycle of the internal phase, and transmission to the slave side control device 200 is performed at the timing when the value of the phase data changes.

図２（ｂ）において、加算器２０１および遅延回路２０２によって、発振子の出力信号を加算したカウンタ加算値（制御指令により決定される）を制御周期ごとに加算し、内部位相を生成する。 In FIG. 2(b), an adder 201 and a delay circuit 202 add a counter addition value (determined by a control command) obtained by adding the oscillator output signal for each control cycle to generate an internal phase.

通信確定信号（マスタ側制御装置１００とスレーブ側制御装置２００間で授受される信号）が受信されるまで、切換スイッチ２０３を加算器２０１側に切り換えてＰＬＬを自走させる。 The change-over switch 203 is switched to the adder 201 side to allow the PLL to run on its own until a communication confirmation signal (a signal exchanged between the master-side control device 100 and the slave-side control device 200) is received.

乗算器２０４において、前記カウンタ加算値とデータ長に相当するカウンタ進み分とを乗算して通信遅延分を考慮した、通信遅延分のカウンタ加算値を作成し、それを連結部２０５の下位ビット（２８～０ｂｉｔ）に配置する。 Multiplier 204 multiplies the counter addition value by the counter advance corresponding to the data length to create a counter addition value for the communication delay considering the communication delay, and converts it to the lower bits ( 28 to 0 bits).

連結部２０５の上位ビット（３１～２９ｂｉｔ）にはマスタ側制御装置１００から送信された位相データが配置され、上位ビットと下位ビットのデータは連結される。 The phase data transmitted from the master-side control device 100 is arranged in the upper bits (31st to 29th bits) of the concatenator 205, and the data of the upper bits and the lower bits are concatenated.

連結部２０５での連結処理は、
（３１～２９ｂｉｔ…マスタ側制御装置１００から送信された位相データ）＋（２８～０ｂｉｔ…通信遅延分のカウンタ加算値）
である。 The connection processing in the connection unit 205 is
(31 to 29 bits... phase data transmitted from the master side control device 100) + (28 to 0 bits... additional counter value for communication delay)
is.

スレーブ側制御装置２００において通信確定信号が受信されると、切換スイッチ２０３を連結部２０５側に切り換えて、内部位相をマスタ側制御装置１００から送信された位相データに更新する。 When the communication confirmation signal is received in the slave side control device 200 , the changeover switch 203 is switched to the coupling section 205 side to update the internal phase to the phase data transmitted from the master side control device 100 .

図３に動作例を、表１に各データの遷移表を示す。図３（ａ）がマスタ側制御装置１００の内部位相と送信タイミング（０～７）となり、図３（ｂ）がスレーブ側制御装置２００の内部位相と受信タイミング（０´～７´）である。 FIG. 3 shows an operation example, and Table 1 shows a transition table of each data. 3(a) shows the internal phase and transmission timing (0 to 7) of the master side control device 100, and FIG. 3(b) shows the internal phase and reception timing (0' to 7') of the slave side control device 200. .

Figure 0007338558000001
Figure 0007338558000001

マスタ側制御装置１００は内部位相の上位３１～２９ｂｉｔ目の値が変化したタイミングで抽出部１０３からスレーブ側制御装置２００に位相データを送信する。スレーブ側制御装置２００は、受信タイミング（通信確定信号）が来るまで、制御装置内の発振子を使用してカウンタを加算しＰＬＬを自走させる。受信タイミングが来た場合は、スレーブ側制御装置２００で以下の処理を実施する。
（１）受信した位相データを上位３１～２９ｂｉｔ目に配置し、スレーブ側制御装置２００内の乗算器２０４により作成した、通信遅延分を考慮した加算値（固定値：例０ｘｆｆ）を２８～０ｂｉｔ目に配置して、連結部においてデータを連結させる。
（２）通信確定信号が受信されたタイミングでスレーブ側制御装置２００の内部位相を上書きする。 The master side control device 100 transmits the phase data from the extraction section 103 to the slave side control device 200 at the timing when the values of the 31st to 29th high order bits of the internal phase change. The slave-side control device 200 uses the oscillator in the control device to increment the counter and free-run the PLL until the reception timing (communication confirmation signal) comes. When the reception timing comes, the slave side control device 200 performs the following processing.
(1) Arrange the received phase data in the upper 31st to 29th bits, and create an addition value (fixed value: 0xff, for example) created by the multiplier 204 in the slave-side control device 200 in consideration of the communication delay in 28 to 0 bits. Place it on the eye and connect the data at the connection.
(2) Overwrite the internal phase of the slave side control device 200 at the timing when the communication confirmation signal is received.

上記処理を実施することで、マスタ側制御装置１００とスレーブ側制御装置２００の位相を１／２n間隔で同期させることができる。 By performing the above processing, the phases of the master-side control device 100 and the slave-side control device 200 can be synchronized at intervals of 1/ 2n .

図４に想定される事象を示す。図４は、位相データと通信確定信号の様子を示し、位相データの実線はマスタ側制御装置１００の内部位相、破線はスレーブ側制御装置２００の内部位相である。 FIG. 4 shows the assumed events. FIG. 4 shows the state of the phase data and the communication confirmation signal, the solid line of the phase data being the internal phase of the master side control device 100 and the broken line being the internal phase of the slave side control device 200 .

図４（ａ），（ｂ）はマスタ側制御装置１００とスレーブ側制御装置２００で発振子にずれがある場合である。スレーブ側制御装置２００はデータ受信のタイミング（通信確定信号が受信されたタイミング）で、マスタ側制御装置１００から送信されてきた位相データに上書きすることで、マスタ側制御装置１００と同期することができる。 4(a) and 4(b) show the case where the master side control device 100 and the slave side control device 200 have their oscillators shifted. The slave-side control device 200 can synchronize with the master-side control device 100 by overwriting the phase data transmitted from the master-side control device 100 at the timing of data reception (the timing at which the communication confirmation signal is received). can.

図４（ｃ）はノイズ等の影響で通信確定信号をスレーブ側制御装置２００が受信できなかった場合である。通信確定信号が来なくてもスレーブ側制御装置２００はＰＬＬを自走している（図２の切換スイッチ２０３を加算器２０１側に切り換えている）ので、短期間の通信異常が発生しても装置を停止させることなく、運転を継続することができる。 FIG. 4C shows a case where the slave-side control device 200 cannot receive the communication confirmation signal due to noise or the like. Even if the communication confirmation signal does not come, the slave side control device 200 is free running the PLL (change-over switch 203 in FIG. 2 is switched to the adder 201 side), so even if a short-term communication abnormality occurs, Operation can be continued without stopping the device.

また、本発明は図１の装置に適用するに限らず、図５のように、１つのマスタ側制御装置１００に対して２つのスレーブ側制御装置２００、３００を備え、各スレーブ側制御装置２００，３００から出力されるＰＷＭ制御用に生成されたゲート信号により各々駆動されるインバータ１１０，２１０が設けられた回路構成に適用しても良い。 Moreover, the present invention is not limited to being applied to the apparatus of FIG. 1, but as shown in FIG. , 300 and inverters 110 and 210 driven by gate signals generated for PWM control, respectively.

図５の場合も、制御情報はマスタ側制御装置１００とスレーブ側制御装置２００、３００間で送受信され、位相データ（ＰＷＭキャリア）はマスタ側制御装置１００からスレーブ側制御装置２００、３００へ１方向のみ送信される。 In the case of FIG. 5 as well, control information is transmitted and received between the master-side controller 100 and the slave-side controllers 200 and 300, and phase data (PWM carrier) is sent from the master-side controller 100 to the slave-side controllers 200 and 300 in one direction. only sent.

マスタ側制御装置１００は図２（ａ）のＰＬＬ回路を有し、スレーブ側制御装置２００、３００は図２（ｂ）のＰＬＬ回路を各々有している。 The master side control device 100 has the PLL circuit shown in FIG. 2(a), and the slave side control devices 200 and 300 each have the PLL circuit shown in FIG. 2(b).

図５の構成においても、前記図１と同様の各機能を有し、図１と同様の作用、効果を奏する。 The configuration of FIG. 5 also has the same functions as those of FIG. 1, and the same actions and effects as those of FIG.

以上のように本実施形態例によれば、通信異常が発生した場合において、スレーブ側制御装置のＰＬＬは自走するので、従来のようにマスタ側制御装置から送られてきた位相から無駄時間を判定するのに対してキャリアのずれを抑制することができる。 As described above, according to this embodiment, when a communication error occurs, the PLL of the slave-side control device runs by itself. It is possible to suppress the deviation of the carrier with respect to the determination.

またマスタ側制御装置は位相データの上位ｂｉｔのみを送信することで、通信量を抑制することができる。 In addition, the master-side control device can suppress the amount of communication by transmitting only the upper bits of the phase data.

５…３相２重巻線モータ
２０…モータ駆動システム
１００…マスタ側制御装置
１０１，２０１…加算器
１０２，２０２…遅延回路
１０３…抽出部
１１０、２１０…インバータ
２００，３００…スレーブ側制御装置
２０３…切換スイッチ
２０４…乗算器
２０５…連結部 5 Three-phase double winding motor 20 Motor drive system 100 Master side control device 101, 201 Adder 102, 202 Delay circuit 103 Extraction unit 110, 210 Inverter 200, 300 Slave side control device 203 ... Change-over switch 204 ... Multiplier 205 ... Connection part

Claims (2)

マスタ側制御装置および１又は複数のスレーブ側制御装置によって各々ＰＷＭ制御される複数のＰＷＭ電力変換装置を備え、前記マスタ側制御装置およびスレーブ側制御装置の各ＰＷＭ制御信号を同期させる位相同期制御装置であって、
前記マスタ側制御装置は、カウンタ加算値を制御周期毎に加算し、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｄｅｄ Ｌｏｏｐ）を自走させて内部位相を生成する機能と、前記内部位相に基づくＰＷＭ制御信号を出力する機能と、前記内部位相の１周期中の上位ビットを抜き出して位相データとしてスレーブ側制御装置へ送信する機能とを有し、
前記スレーブ側制御装置は、前記マスタ側制御装置との通信確定信号が受信されるまでの間、カウンタ加算値を制御周期毎に加算し、ＰＬＬを自走させて内部位相を生成する機能と、前記通信確定信号が受信されたときに、前記マスタ側制御装置から送信された位相データを上位ビットに配置し、スレーブ側装置内で作成した、通信遅延分を考慮した加算値を下位ビットに配置し、それら上位ビットと下位ビットのデータを連結させた位相データを、スレーブ側制御装置の内部位相として更新する機能と、前記内部位相に基づくＰＷＭ制御信号を出力する機能と、を有した、
ことを特徴とする複数台電力変換装置の位相同期制御装置。 A phase synchronization control device comprising a plurality of PWM power conversion devices PWM-controlled by a master side control device and one or a plurality of slave side control devices, and synchronizing each PWM control signal of the master side control device and the slave side control device. and
The master-side control device has a function of adding a counter addition value for each control cycle, free-running a PLL (Phase Locked Loop) to generate an internal phase, and a function of outputting a PWM control signal based on the internal phase. and a function of extracting the upper bits in one cycle of the internal phase and transmitting it as phase data to the slave side control device,
The slave-side control device has a function of adding a counter addition value for each control cycle and free-running the PLL to generate an internal phase until a communication confirmation signal with the master-side control device is received; When the communication confirmation signal is received, the phase data transmitted from the master-side control device is arranged in the upper bits, and the addition value created in the slave-side device considering the communication delay is arranged in the lower bits. and a function of updating the phase data obtained by concatenating the data of the upper bits and the lower bits as the internal phase of the slave side control device, and a function of outputting a PWM control signal based on the internal phase,
A phase synchronization control device for a plurality of power converters, characterized by: マスタ側制御装置および１又は複数のスレーブ側制御装置によって各々ＰＷＭ制御される複数のＰＷＭ電力変換装置を備え、前記マスタ側制御装置およびスレーブ側制御装置の各ＰＷＭ制御信号を同期させる位相同期制御方法であって、
前記マスタ側制御装置が、
カウンタ加算値を制御周期毎に加算し、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｄｅｄ Ｌｏｏｐ）を自走させて内部位相を生成するステップと、
前記内部位相に基づくＰＷＭ制御信号を出力するステップと、
前記内部位相の１周期中の上位ビットを抜き出して位相データとしてスレーブ側制御装置へ送信するステップと、
前記スレーブ側制御装置が、
前記マスタ側制御装置との通信確定信号が受信されるまでの間、カウンタ加算値を制御周期毎に加算し、ＰＬＬを自走させて内部位相を生成するステップと、
前記通信確定信号が受信されたときに、前記マスタ側制御装置から送信された位相データを上位ビットに配置し、スレーブ側装置内で作成した、通信遅延分を考慮した加算値を下位ビットに配置し、それら上位ビットと下位ビットのデータを連結させた位相データを、スレーブ側制御装置の内部位相として更新するステップと、
前記内部位相に基づくＰＷＭ制御信号を出力するステップと、
を有したことを特徴とする複数台電力変換装置の位相同期制御方法。 A phase synchronization control method comprising a plurality of PWM power conversion devices PWM-controlled by a master-side control device and one or more slave-side control devices, and synchronizing respective PWM control signals of the master-side control device and the slave-side control devices. and
The master-side control device
a step of adding a counter addition value for each control cycle and free-running a PLL (Phase Locked Loop) to generate an internal phase;
outputting a PWM control signal based on the internal phase;
a step of extracting the upper bits in one cycle of the internal phase and transmitting them as phase data to the slave-side control device;
The slave side control device
a step of adding a counter addition value every control cycle until a communication confirmation signal with the master-side control device is received, and free-running the PLL to generate an internal phase;
When the communication confirmation signal is received, the phase data transmitted from the master-side control device is arranged in the upper bits, and the addition value created in the slave-side device considering the communication delay is arranged in the lower bits. and updating the phase data obtained by concatenating the data of the upper bits and the lower bits as the internal phase of the slave side control device;
outputting a PWM control signal based on the internal phase;
A phase synchronization control method for a plurality of power converters, characterized by comprising:
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