JP7317593B2 - 半導体基板及び表示装置 - Google Patents
半導体基板及び表示装置 Download PDFInfo
- Publication number
- JP7317593B2 JP7317593B2 JP2019119960A JP2019119960A JP7317593B2 JP 7317593 B2 JP7317593 B2 JP 7317593B2 JP 2019119960 A JP2019119960 A JP 2019119960A JP 2019119960 A JP2019119960 A JP 2019119960A JP 7317593 B2 JP7317593 B2 JP 7317593B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- semiconductor layer
- substrate
- pixel electrode
- source line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Electrochromic Elements, Electrophoresis, Or Variable Reflection Or Absorption Elements (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Description
本発明の実施形態は、半導体基板及び表示装置に関する。
表示装置として、例えば電気泳動表示装置が知られている。電気泳動表示装置において、スイッチング素子に薄膜トランジスタを使用している。薄膜トランジスタのチャネル幅を大きくすることで、薄膜トランジスタを流れる電流量を増やすことができる。
本実施形態は、複数の電流路を利用して駆動を行うことのできる半導体基板及び表示装置を提供する。
一実施形態に係る半導体基板は、
第１基材と、前記第１基材の上方に位置したゲート線と、前記第１基材の上方に位置したソース線と、前記ゲート線の上方に位置し、前記ソース線の下方に位置する絶縁膜と、前記第１基材、前記ゲート線、及び前記ソース線の上方に位置した第１画素電極と、前記第１基材の上方に位置し、電気的に前記ソース線と前記第１画素電極との間にて並列に接続された第１トランジスタ及び第２トランジスタと、を備え、前記第１トランジスタの第１半導体層及び前記第２トランジスタの第２半導体層は、それぞれ、前記ソース線に電気的に接続された第１領域と、前記第１画素電極に電気的に接続された第２領域と、前記第１領域と前記第２領域との間のチャネル領域と、を有し、前記第１半導体層及び前記第２半導体層は、前記絶縁膜の前記ソース線側の面である第１表面に接し、前記第１半導体層及び前記第２半導体層のそれぞれの前記チャネル領域の全体が前記ゲート線に重ねられ、前記第１半導体層及び前記第２半導体層は、前記ゲート線の幅方向に並んでいる。
第１基材と、前記第１基材の上方に位置したゲート線と、前記第１基材の上方に位置したソース線と、前記ゲート線の上方に位置し、前記ソース線の下方に位置する絶縁膜と、前記第１基材、前記ゲート線、及び前記ソース線の上方に位置した第１画素電極と、前記第１基材の上方に位置し、電気的に前記ソース線と前記第１画素電極との間にて並列に接続された第１トランジスタ及び第２トランジスタと、を備え、前記第１トランジスタの第１半導体層及び前記第２トランジスタの第２半導体層は、それぞれ、前記ソース線に電気的に接続された第１領域と、前記第１画素電極に電気的に接続された第２領域と、前記第１領域と前記第２領域との間のチャネル領域と、を有し、前記第１半導体層及び前記第２半導体層は、前記絶縁膜の前記ソース線側の面である第１表面に接し、前記第１半導体層及び前記第２半導体層のそれぞれの前記チャネル領域の全体が前記ゲート線に重ねられ、前記第１半導体層及び前記第２半導体層は、前記ゲート線の幅方向に並んでいる。
また、一実施形態に係る表示装置は、
第１基材と、前記第１基材の上方に位置したゲート線と、前記第１基材の上方に位置したソース線と、前記ゲート線の上方に位置し、前記ソース線の下方に位置する絶縁膜と、前記第１基材、前記ゲート線、及び前記ソース線の上方に位置した第１画素電極と、前記第１基材の上方に位置し、電気的に前記ソース線と前記第１画素電極との間にて並列に接続された第１トランジスタ及び第２トランジスタと、を備えた半導体基板と、前記第１画素電極と対向した第２基材と、前記第２基材と前記第１画素電極との間に位置し前記第１画素電極と対向した対向電極と、を備えた対向基板と、前記第１画素電極と前記対向電極との間に位置し、前記第１画素電極と前記対向電極との間に印加される電圧がかかる表示機能層と、を備え、前記第１トランジスタの第１半導体層及び前記第２トランジスタの第２半導体層は、それぞれ、前記ソース線に電気的に接続された第１領域と、前記第１画素電極に電気的に接続された第２領域と、前記第１領域と前記第２領域との間のチャネル領域と、を有し、前記第１半導体層及び前記第２半導体層は、前記絶縁膜の前記ソース線側の面である第１表面に接し、前記第１半導体層及び前記第２半導体層のそれぞれの前記チャネル領域の全体が前記ゲート線に重ねられ、前記第１半導体層及び前記第２半導体層は、前記ゲート線の幅方向に並んでいる。
第１基材と、前記第１基材の上方に位置したゲート線と、前記第１基材の上方に位置したソース線と、前記ゲート線の上方に位置し、前記ソース線の下方に位置する絶縁膜と、前記第１基材、前記ゲート線、及び前記ソース線の上方に位置した第１画素電極と、前記第１基材の上方に位置し、電気的に前記ソース線と前記第１画素電極との間にて並列に接続された第１トランジスタ及び第２トランジスタと、を備えた半導体基板と、前記第１画素電極と対向した第２基材と、前記第２基材と前記第１画素電極との間に位置し前記第１画素電極と対向した対向電極と、を備えた対向基板と、前記第１画素電極と前記対向電極との間に位置し、前記第１画素電極と前記対向電極との間に印加される電圧がかかる表示機能層と、を備え、前記第１トランジスタの第１半導体層及び前記第２トランジスタの第２半導体層は、それぞれ、前記ソース線に電気的に接続された第１領域と、前記第１画素電極に電気的に接続された第２領域と、前記第１領域と前記第２領域との間のチャネル領域と、を有し、前記第１半導体層及び前記第２半導体層は、前記絶縁膜の前記ソース線側の面である第１表面に接し、前記第１半導体層及び前記第２半導体層のそれぞれの前記チャネル領域の全体が前記ゲート線に重ねられ、前記第１半導体層及び前記第２半導体層は、前記ゲート線の幅方向に並んでいる。
以下に、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
（第１の実施形態）
まず、第１の実施形態に係る表示装置ＤＳＰについて詳細に説明する。図１は、第１の実施形態に係る表示装置ＤＳＰの構成を示す平面図である。
まず、第１の実施形態に係る表示装置ＤＳＰについて詳細に説明する。図１は、第１の実施形態に係る表示装置ＤＳＰの構成を示す平面図である。
図１に示すように、本実施形態では、第１方向Ｘ及び第２方向Ｙは、互いに直交している。ここで言う方向は、図中矢印の指す方向であり、矢印に対して１８０度反転した方向については逆方向とする。なお、第１方向Ｘ及び第２方向Ｙは、９０°以外の角度で交差していてもよい。第３方向Ｚは、第１方向Ｘ及び第２方向Ｙとそれぞれ直交している。第３方向Ｚは、表示装置ＤＳＰの厚さ方向に相当する。
表示装置ＤＳＰは、アクティブマトリックス型の表示パネルＰＮＬ、配線基板ＣＢ、ＩＣチップＩ１などを備えている。表示パネルＰＮＬは、第１基板ＳＵＢ１と、第１基板ＳＵＢ１に対向配置された第２基板ＳＵＢ２とを備えている。本実施形態において、第１基板ＳＵＢ１は矩形状に形成され、第２基板ＳＵＢ２は、第１基板ＳＵＢ１より外形の小さい矩形状に形成されている。
以下の説明において、第１基板ＳＵＢ１から第２基板ＳＵＢ２に向かう方向を上方（あるいは、単に上）とし、第２基板ＳＵＢ２から第１基板ＳＵＢ１に向かう方向を下方（あるいは、単に下）とする。「第１部材の上方の第２部材」及び「第１部材の下方の第２部材」とした場合、第２部材は、第１部材に接していてもよく、又は第１部材から離れて位置していてもよい。後者の場合、第１部材と第２部材との間に、第３の部材が介在していてもよい。また、第３方向Ｚを示す矢印の先端側に表示装置ＤＳＰを観察する観察位置があるものとし、この観察位置から、第１方向Ｘ及び第２方向Ｙで規定されるＸ－Ｙ平面に向かって見ることを平面視という。
表示パネルＰＮＬは、画像を表示する表示領域ＤＡと、表示領域ＤＡ以外の非表示領域ＮＤＡと、を備えている。本実施形態において、非表示領域ＮＤＡは、額縁状に形成されている。
ここで、非表示領域ＮＤＡのうち、表示領域ＤＡより左側の領域であり第２方向Ｙに延在した帯状の領域を第１領域Ａ１、表示領域ＤＡより右側の領域であり第２方向Ｙに延在した帯状の領域を第２領域Ａ２、表示領域ＤＡより下側の領域であり第１方向Ｘに延在した帯状の領域を第３領域Ａ３、表示領域ＤＡより上側の領域であり第１方向Ｘに延在した帯状の領域を第４領域Ａ４とする。
ここで、非表示領域ＮＤＡのうち、表示領域ＤＡより左側の領域であり第２方向Ｙに延在した帯状の領域を第１領域Ａ１、表示領域ＤＡより右側の領域であり第２方向Ｙに延在した帯状の領域を第２領域Ａ２、表示領域ＤＡより下側の領域であり第１方向Ｘに延在した帯状の領域を第３領域Ａ３、表示領域ＤＡより上側の領域であり第１方向Ｘに延在した帯状の領域を第４領域Ａ４とする。
表示パネルＰＮＬは、ゲートドライバＧＤ１，ＧＤ２、及びソースドライバＳＤを備えている。ゲートドライバＧＤ１，ＧＤ２は後述するゲート線を駆動するように構成され、ゲートドライバＧＤ１は第１領域Ａ１に配置され、ゲートドライバＧＤ２は第２領域Ａ２に配置されている。ソースドライバＳＤは、後述するソース線を駆動するように構成され、第３領域Ａ３に配置されている。上記パッド群は、アウターリードボンディングのパッド群であり、第３領域Ａ３に配置されている。上記パッド群に含まれるパッドは、ゲートドライバＧＤ１，ＧＤ２、ソースドライバＳＤなどに電気的に接続されている。
配線基板ＣＢは、第１基板ＳＵＢ１の第３領域Ａ３に物理的に接続され、上記パッド群ＰＧの複数のパッドに電気的に接続されている。ＩＣチップＩ１は、配線基板ＣＢに実装されている。但し、本実施形態と異なり、ＩＣチップＩ１は、第１基板ＳＵＢ１の第３領域Ａ３のうち第２基板ＳＵＢ２と対向していない領域に実装されていてもよい。ＩＣチップＩ１は、配線基板ＣＢなどを介し、ゲートドライバＧＤ１，ＧＤ２、ソースドライバＳＤなどに信号を与えることができる。
図２は、表示装置ＤＳＰを示す回路図である。図３は、図２に示した画素ＰＸを示す等価回路図である。なお、図２において、全ての画素ＰＸ及び全ての配線について図示していない。
図２及び図３に示すように、表示パネルＰＮＬは、第１基材１、表示領域ＤＡにて第１基材１の上方にマトリクス状に配列された複数個の画素ＰＸ、複数本のゲート線Ｇと、複数本のソース線Ｓと、複数本の容量配線ＣＷと、を備えている。
図２及び図３に示すように、表示パネルＰＮＬは、第１基材１、表示領域ＤＡにて第１基材１の上方にマトリクス状に配列された複数個の画素ＰＸ、複数本のゲート線Ｇと、複数本のソース線Ｓと、複数本の容量配線ＣＷと、を備えている。
ゲート線Ｇは、ゲートドライバＧＤに接続され、第１方向Ｘに延出し、第１方向Ｘに並んだ複数の画素ＰＸに電気的に接続されている。ソース線Ｓは、ソースドライバＳＤに接続され、第２方向Ｙに延出し、第２方向Ｙに並んだ複数の画素ＰＸに電気的に接続されている。容量配線ＣＷは、第１方向Ｘ又は第２方向Ｙに延出している。本実施形態において、容量配線ＣＷは、第２方向Ｙに延出し、第２方向Ｙに並んだ複数の画素ＰＸに電気的に接続されている。複数本の容量配線ＣＷは、非表示領域ＮＤＡにて束ねられ、ＩＣチップＩ１に接続されている。
ゲートドライバＧＤは、ゲート線Ｇに制御信号ＳＧを与え、ゲート線Ｇを駆動するように構成されている。ソースドライバＳＤは、ソース線Ｓに画像信号（例えば、映像信号）Ｖｓｉｇを与え、ソース線Ｓを駆動するように構成されている。ＩＣチップＩ１は容量配線ＣＷに定電圧Ｖｐｃを与え、容量配線ＣＷは定電位に固定される。また、ＩＣチップＩ１は、対向電極ＣＥにコモン電圧Ｖｃｏｍを与え、対向電極ＣＥは定電位（コモン電位）に固定される。本実施形態において、対向電極ＣＥは、全ての画素ＰＸで共用されるため共通電極と称され得る。本実施形態において、容量配線ＣＷは、対向電極ＣＥと同電位に設定されているが、対向電極ＣＥと異なる電位に設定されていてもよい。ゲートドライバＧＤ、ソースドライバＳＤ、及びＩＣチップＩ１は、複数の画素ＰＸを駆動するための駆動部を構成している。
各々の画素ＰＸは、第１トランジスタＴｒ１と、第２トランジスタＴｒ２と、第１容量Ｃ１と、第２容量Ｃ２と、を備えている。第１トランジスタＴｒ１及び第２トランジスタＴｒ２は、同一導電型、例えばＰチャネル型の薄膜トランジスタ（ＴＦＴ）により構成されている。第１トランジスタＴｒ１及び第２トランジスタＴｒ２のそれぞれの半導体層は、酸化物半導体で形成されている。なお、上記半導体層は、低温多結晶シリコンなどの多結晶シリコン、非晶質シリコンなど、酸化物半導体以外の半導体を利用してもよい。そして、第１トランジスタＴｒ１及び第２トランジスタＴｒ２の各々は、Ｎチャネル型のＴＦＴにより構成されていてもよい。また、以降の説明は酸化物半導体を用いたトランジスタＴｒにて説明する。
第１トランジスタＴｒ１及び第２トランジスタＴｒ２は、それぞれ、第１端子ｔ１、第２端子ｔ２、及び制御端子ｔ３を有している。本実施形態では、制御端子ｔ３はゲート電極として機能し、第１端子ｔ１及び第２端子ｔ２の一方がソース電極として機能し、第１端子ｔ１及び第２端子ｔ２の他方がドレイン電極として機能している。第１トランジスタＴｒ１及び第２トランジスタＴｒ２は、電気的にソース線Ｓと画素電極ＰＥとの間にて並列に接続されている。
第１トランジスタＴｒ１及び第２トランジスタＴｒ２の各々において、第１端子ｔ１はソース線Ｓに接続され、第２端子ｔ２は画素電極ＰＥに接続され、制御端子ｔ３はゲート線Ｇに接続されている。これにより、第１トランジスタＴｒ１及び第２トランジスタＴｒ２の各々は、ゲート線Ｇに与えられる制御信号ＳＧにより、導通状態又は非導通状態に切替えられる。画像信号Ｖｓｉｇは、ソース線Ｓ及び導通状態のトランジスタＴｒ１，Ｔｒ２を介して画素電極ＰＥに与えられる。
第１容量Ｃ１及び第２容量Ｃ２は、キャパシタである。第１容量Ｃ１は、画素電極ＰＥと容量配線ＣＷとの間に接続されている。第２容量Ｃ２は、画素電極ＰＥと対向電極ＣＥとの間に接続されている。
図４は、表示パネルＰＮＬを示す断面図である。ここでは、一画素ＰＸに注目している。
図４に示すように、第１基板ＳＵＢ１は、第１基材１と、第１基材１の上に設けられた下地層１０と、下地層１０の上に設けられた画素電極ＰＥと、を備えている。第２基板ＳＵＢ２は、画素電極ＰＥと対向した第２基材２と、第２基材２と画素電極ＰＥとの間に位置し画素電極ＰＥと対向した対向電極ＣＥと、を備えている。対向電極ＣＥは、インジウムスズ酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）などの透明導電材料で形成されている。
図４に示すように、第１基板ＳＵＢ１は、第１基材１と、第１基材１の上に設けられた下地層１０と、下地層１０の上に設けられた画素電極ＰＥと、を備えている。第２基板ＳＵＢ２は、画素電極ＰＥと対向した第２基材２と、第２基材２と画素電極ＰＥとの間に位置し画素電極ＰＥと対向した対向電極ＣＥと、を備えている。対向電極ＣＥは、インジウムスズ酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）などの透明導電材料で形成されている。
本実施形態において、第１基板ＳＵＢ１は半導体基板であり、第２基板ＳＵＢ２は対向基板である。第１基材及び第２基材２は、樹脂、ガラス等の絶縁性の材料で形成されている。本実施形態において、第２基材２は、画面側（観察側）に位置し、光透過性を有している。第１基材は、画面の反対側に位置しているため、不透明であってもよいし、透明であってもよい。
表示パネルＰＮＬの表示機能層ＤＬは、画素電極ＰＥと対向電極ＣＥとの間に位置している。表示機能層ＤＬには、画素電極ＰＥと対向電極ＣＥとの間に印加される電圧がかかる。本実施形態において、表示装置ＤＳＰは電気泳動表示装置であり、表示機能層ＤＬは電気泳動層である。表示機能層ＤＬは、Ｘ－Ｙ平面内においてほとんど隙間なく配列された複数のマイクロカプセル３０によって形成されている。
表示パネルＰＮＬの粘着層ＡＬは、画素電極ＰＥと表示機能層ＤＬとの間に位置している。
表示パネルＰＮＬの粘着層ＡＬは、画素電極ＰＥと表示機能層ＤＬとの間に位置している。
マイクロカプセル３０は、例えば２０μｍ～７０μｍ程度の粒径を有する球状体である。図示した例では、スケールの関係上、１つの画素電極ＰＥと対向電極ＣＥとの間に、多くのマイクロカプセル３０が配置されているが、１辺の長さが百～数百μｍ程度の矩形状、又は多角形状の画素ＰＸにおいては、１個～１０個程度のマイクロカプセル３０が配置されている。
マイクロカプセル３０は、分散媒３１と、複数の黒色粒子３２と、複数の白色粒子３３とを備えている。黒色粒子３２及び白色粒子３３は、電気泳動粒子と称される場合もある。マイクロカプセル３０の外殻部（壁膜）３４は、例えば、アクリル樹脂等の透明な樹脂を用いて形成されている。分散媒３１は、マイクロカプセル３０内において、黒色粒子３２と、白色粒子３３とを分散させる液体である。黒色粒子３２は、例えば、アニリンブラック等の黒色顔料からなる粒子（高分子あるいはコロイド）であり、例えば正に帯電されている。白色粒子３３は、例えば、二酸化チタン等の白色顔料からなる粒子（高分子あるいはコロイド）であり、例えば負に帯電されている。これらの顔料には、必要に応じて各種添加剤を添加することができる。また、黒色粒子３２及び白色粒子３３の代わりに、例えば赤色、緑色、青色、イエロー、シアン、マゼンタなどの顔料を用いてもよい。
上記構成の表示機能層ＤＬにおいて、画素ＰＸを黒表示させる場合、画素電極ＰＥが対向電極ＣＥよりも相対的に高電位に保持される。すなわち、対向電極ＣＥの電位を基準電位としたとき、画素電極ＰＥが正極性に保持される。これにより、正に帯電した黒色粒子３２が対向電極ＣＥに引き寄せられる一方、負に帯電した白色粒子３３が画素電極ＰＥに引き寄せられる。その結果、対向電極ＣＥ側からこの画素ＰＸを観察すると黒色が視認される。一方、画素ＰＸを白表示させる場合には、対向電極ＣＥの電位を基準電位としたとき、画素電極ＰＥが負極性に保持される。これにより、負に帯電した白色粒子３３が対向電極ＣＥ側へ引き寄せられる一方、正に帯電した黒色粒子３２が画素電極ＰＥに引き寄せられる。その結果、この画素ＰＸを観察すると白色が視認される。
なお、本実施形態において、画素電極ＰＥは、粘着層ＡＬに接している。但し、画素電極ＰＥと粘着層ＡＬとの間に絶縁性の保護層が介在し、保護層で画素電極ＰＥが保護されていてもよい。
図５は、表示装置ＤＳＰの第１基板ＳＵＢ１の一部を示す拡大平面図である。
図５に示すように、ゲート線Ｇは、第１方向Ｘに延在している。ソース線Ｓは、第２方向Ｙに延在し、ゲート線Ｇと交差している。画素電極ＰＥは、互いに電気的に接続された第１画素電極ＰＥ１及び第２画素電極ＰＥ２を有している。ゲート線Ｇ及びソース線Ｓは、第１画素電極ＰＥ１と交差している。第２画素電極ＰＥ２は、第２方向Ｙにおいてゲート線Ｇに間隔を置いて位置している。
図５に示すように、ゲート線Ｇは、第１方向Ｘに延在している。ソース線Ｓは、第２方向Ｙに延在し、ゲート線Ｇと交差している。画素電極ＰＥは、互いに電気的に接続された第１画素電極ＰＥ１及び第２画素電極ＰＥ２を有している。ゲート線Ｇ及びソース線Ｓは、第１画素電極ＰＥ１と交差している。第２画素電極ＰＥ２は、第２方向Ｙにおいてゲート線Ｇに間隔を置いて位置している。
第１トランジスタＴｒ１の第１半導体層ＳＣ１及び第２トランジスタＴｒ２の第２半導体層ＳＣ２は、それぞれ、ソース線Ｓに電気的に接続された第１領域Ｒ１と、画素電極ＰＥに電気的に接続された第２領域Ｒ２と、第１領域Ｒ１と第２領域Ｒ２との間のチャネル領域ＲＣと、を有している。第１半導体層ＳＣ１及び第２半導体層ＳＣ２のそれぞれのチャネル領域ＲＣの全体は、同一のゲート線Ｇに重ねられている。本実施形態において、第１半導体層ＳＣ１の全体及び第２半導体層ＳＣ２の全体は、同一のゲート線Ｇに重ねられている。
第１接続電極ＥＬ１は、ゲート線Ｇに重ねられ、第１方向Ｘにソース線Ｓに間隔を置いて位置している。
第２接続電極ＥＬ２は、第２方向Ｙに延在している。第２接続電極ＥＬ２の一端部は、ゲート線Ｇに重なる領域において、ソース線Ｓと第１接続電極ＥＬ１との間に位置し、各々の半導体層ＳＣの第２領域Ｒ２に重なっている。第２接続電極ＥＬ２の他端部は、第２画素電極ＰＥ２に重なっている。
第２接続電極ＥＬ２は、第２方向Ｙに延在している。第２接続電極ＥＬ２の一端部は、ゲート線Ｇに重なる領域において、ソース線Ｓと第１接続電極ＥＬ１との間に位置し、各々の半導体層ＳＣの第２領域Ｒ２に重なっている。第２接続電極ＥＬ２の他端部は、第２画素電極ＰＥ２に重なっている。
容量電極ＯＥは、半導体層ＳＣ、ソース線Ｓ、第１接続電極ＥＬ１、及び第２接続電極ＥＬ２に間隔を置いて位置し、第１画素電極ＰＥ１及び第２画素電極ＰＥ２にそれぞれ重なっている。本実施形態において、容量電極ＯＥの全体は、平面視にて、第１画素電極ＰＥ１の内側に位置し、かつ、第２画素電極ＰＥ２の内側に位置している。
接続配線ＮＷは、第２方向Ｙに延在し、ゲート線Ｇと交差し、ソース線Ｓと交差していない。接続配線ＮＷは、ゲート線Ｇを挟んで第２方向Ｙに隣合う２個の容量電極ＯＥを接続している。本実施形態において、第２方向Ｙに並ぶ複数の接続配線ＮＷ及び複数の容量電極ＯＥは、一体に形成され、容量配線ＣＷを形成している。
接続配線ＮＷは、第２方向Ｙに延在し、ゲート線Ｇと交差し、ソース線Ｓと交差していない。接続配線ＮＷは、ゲート線Ｇを挟んで第２方向Ｙに隣合う２個の容量電極ＯＥを接続している。本実施形態において、第２方向Ｙに並ぶ複数の接続配線ＮＷ及び複数の容量電極ＯＥは、一体に形成され、容量配線ＣＷを形成している。
補助ゲート電極ＡＥは、各々の半導体層ＳＣと第１接続電極ＥＬ１とに重なっている。平面視にて、補助ゲート電極ＡＥは、少なくとも、第１半導体層ＳＣ１及び第２半導体層ＳＣ２の両方のチャネル領域ＲＣの全体に重なっていればよい。本実施形態において、補助ゲート電極ＡＥは、第１半導体層ＳＣ１の全体及び第２半導体層ＳＣ２の全体に重なっている。
第３接続電極ＥＬ３は、補助ゲート電極ＡＥに間隔を置いて位置し、第２接続電極ＥＬ２及び第１画素電極ＰＥ１に重なっている。
第３接続電極ＥＬ３は、補助ゲート電極ＡＥに間隔を置いて位置し、第２接続電極ＥＬ２及び第１画素電極ＰＥ１に重なっている。
ゲート線Ｇ及び第２画素電極ＰＥ２は、同一の材料で形成されている。ソース線Ｓ、第１接続電極ＥＬ１、第２接続電極ＥＬ２、容量電極ＯＥ、及び接続配線ＮＷは、同一の材料で形成されている。補助ゲート電極ＡＥ及び第３接続電極ＥＬ３は、同一の材料で形成されている。ゲート線Ｇ、第２画素電極ＰＥ２、ソース線Ｓ、第１接続電極ＥＬ１、第２接続電極ＥＬ２、容量電極ＯＥ、接続配線ＮＷ、補助ゲート電極ＡＥ、及び第３接続電極ＥＬ３は、Ａｌ（アルミニウム）、Ｔｉ（チタン）、Ａｇ（銀）、Ｍｏ（モリブデン）、Ｗ（タングステン）、Ｃｕ（銅）、Ｃｒ（クロム）などの金属材料や、これらの金属材料を組み合わせた合金などによって形成され、単層構造であってもよいし、多層構造であってもよい。
図６は、図５の第１基板ＳＵＢ１の一部をさらに拡大して示す平面図であり、ゲート線Ｇ、第１半導体層ＳＣ１、第２半導体層ＳＣ２、ソース線Ｓ、第１接続電極ＥＬ１、第２接続電極ＥＬ２、及び補助ゲート電極ＡＥを示す図である。
図６に示すように、第１半導体層ＳＣ１及び第２半導体層ＳＣ２は、ゲート線Ｇが延在する第１方向Ｘに長軸ＡＸ１を持ち、第２方向Ｙに短軸ＡＸ２を持っている。本実施形態において、第１半導体層ＳＣ１及び第２半導体層ＳＣ２は、ゲート線Ｇの幅方向（第２方向Ｙ）に並んでいる。ゲート線Ｇの幅ＷＩは、第１半導体層ＳＣ１の短軸ＡＸ２の長さ及び第２半導体層ＳＣ２の短軸ＡＸ２の長さの和より大きい。
一例として、第１半導体層ＳＣ１及び第２半導体層ＳＣ２のそれぞれの短軸ＡＸ２（チャネル幅Ｗ）は１．５μｍであり、ゲート線Ｇの幅ＷＩは１１μｍであり、実質的にゲート線Ｇの幅ＷＩを第１半導体層ＳＣ１の短軸ＡＸ２の長さ及び第２半導体層ＳＣ２の短軸の長さの和の２倍より大きく設定している。ゲート線Ｇの幅ＷＩを、第１半導体層ＳＣ１の短軸ＡＸ２の長さ及び第２半導体層ＳＣ２の短軸ＡＸ２の長さの和より大きくすることで、製造上の位置ズレが発生した場合においても、第１半導体層ＳＣ１及び第２半導体層ＳＣ２の全体をゲート線Ｇの幅ＷＩに収めることができる。
また、図６に示す構造において、第２接続電極ＥＬ２は第１半導体層ＳＣ１を越え、第２半導体層ＳＣ２と反対側の第２方向Ｙに延出している延出端部ＥＸを有している。例えば製造上の位置ズレにより第１半導体層ＳＣ１に対して第２接続電極ＥＬ２の延出端部ＥＸが内側にある場合、第１トランジスタＴｒ１の本来必要な特性に達しないものとなったり、第１トランジスタＴｒ１と第２トランジスタＴｒ２の特性に差が生じてしまったり、することが想定される。第２接続電極ＥＬ２の延出端部ＥＸは第１半導体層ＳＣ１を越えて延出する構造であるため、位置ズレによるトランジスタの特性の変化を防止することができる。
図６に示すように、第１半導体層ＳＣ１及び第２半導体層ＳＣ２は、ゲート線Ｇが延在する第１方向Ｘに長軸ＡＸ１を持ち、第２方向Ｙに短軸ＡＸ２を持っている。本実施形態において、第１半導体層ＳＣ１及び第２半導体層ＳＣ２は、ゲート線Ｇの幅方向（第２方向Ｙ）に並んでいる。ゲート線Ｇの幅ＷＩは、第１半導体層ＳＣ１の短軸ＡＸ２の長さ及び第２半導体層ＳＣ２の短軸ＡＸ２の長さの和より大きい。
一例として、第１半導体層ＳＣ１及び第２半導体層ＳＣ２のそれぞれの短軸ＡＸ２（チャネル幅Ｗ）は１．５μｍであり、ゲート線Ｇの幅ＷＩは１１μｍであり、実質的にゲート線Ｇの幅ＷＩを第１半導体層ＳＣ１の短軸ＡＸ２の長さ及び第２半導体層ＳＣ２の短軸の長さの和の２倍より大きく設定している。ゲート線Ｇの幅ＷＩを、第１半導体層ＳＣ１の短軸ＡＸ２の長さ及び第２半導体層ＳＣ２の短軸ＡＸ２の長さの和より大きくすることで、製造上の位置ズレが発生した場合においても、第１半導体層ＳＣ１及び第２半導体層ＳＣ２の全体をゲート線Ｇの幅ＷＩに収めることができる。
また、図６に示す構造において、第２接続電極ＥＬ２は第１半導体層ＳＣ１を越え、第２半導体層ＳＣ２と反対側の第２方向Ｙに延出している延出端部ＥＸを有している。例えば製造上の位置ズレにより第１半導体層ＳＣ１に対して第２接続電極ＥＬ２の延出端部ＥＸが内側にある場合、第１トランジスタＴｒ１の本来必要な特性に達しないものとなったり、第１トランジスタＴｒ１と第２トランジスタＴｒ２の特性に差が生じてしまったり、することが想定される。第２接続電極ＥＬ２の延出端部ＥＸは第１半導体層ＳＣ１を越えて延出する構造であるため、位置ズレによるトランジスタの特性の変化を防止することができる。
第１半導体層ＳＣ１及び第２半導体層ＳＣ２の各々のチャネル領域ＲＣにおけるチャネル長及びチャネル幅をそれぞれＬ及びＷとする。本実施形態において、Ｗ／Ｌ≦０．７５である方が望ましい。なお、チャネル長（Ｌ）とチャネル幅（Ｗ）との関係については後述する。
次に、表示パネルＰＮＬの断面構造について説明する。図７は、図５の線ＶＩＩ－ＶＩＩに沿った第１基板ＳＵＢ１を示す断面図である。図８は、図５の線ＶＩＩＩ－ＶＩＩＩに沿った第１基板ＳＵＢ１を示す断面図である。
図７に示すように、第１基材１の上に絶縁層１１が形成されている。絶縁層１１の上に、ゲート線Ｇが形成されている。絶縁層１１及びゲート線Ｇの上に、絶縁層１２が形成されている。
図７に示すように、第１基材１の上に絶縁層１１が形成されている。絶縁層１１の上に、ゲート線Ｇが形成されている。絶縁層１１及びゲート線Ｇの上に、絶縁層１２が形成されている。
第１半導体層ＳＣ１などの半導体層ＳＣは、絶縁層１２の上に設けられている。絶縁層１２は、ソース線Ｓ側の面である第１表面１２ｓを有している。第１半導体層ＳＣ１などの半導体層ＳＣは、第１表面１２ｓに接している。ソース線Ｓ、第１接続電極ＥＬ１、第２接続電極ＥＬ２、及び接続配線ＮＷは、半導体層ＳＣが形成された絶縁層１２の上に設けられている。ソース線Ｓは、第１半導体層ＳＣ１などの半導体層ＳＣの第１領域Ｒ１の上に位置し、第１領域Ｒ１に接し、第１領域Ｒ１に電気的に接続されている。第２接続電極ＥＬ２は、第１半導体層ＳＣ１などの半導体層ＳＣの第２領域Ｒ２の上に位置し、第２領域Ｒ２に接し、第２領域Ｒ２に電気的に接続されている。第１接続電極ＥＬ１は、ゲート線Ｇに電気的に接続されている。ここでは、第１接続電極ＥＬ１は、絶縁層１２に形成されたコンタクトホールＣＨ１を通りゲート線Ｇにコンタクトしている。
絶縁層１２、半導体層ＳＣ、ソース線Ｓ、第１接続電極ＥＬ１、第２接続電極ＥＬ２、及び接続配線ＮＷが形成された絶縁層１２の上に、絶縁層１３が形成されている。補助ゲート電極ＡＥは、絶縁層１３の上に設けられ、絶縁層１３に形成されたコンタクトホールＣＨ２を通り第１接続電極ＥＬ１にコンタクトしている。補助ゲート電極ＡＥは、第１接続電極ＥＬ１を介してゲート線Ｇに電気的に接続されている。
補助ゲート電極ＡＥは、少なくとも半導体層ＳＣのチャネル領域ＲＣに対向している。補助ゲート電極ＡＥは、ゲート線Ｇとともに第１半導体層ＳＣ１や上記第２半導体層ＳＣ２を挟んでいる。例えば、第１トランジスタＴｒ１において、ゲート線Ｇ及び補助ゲート電極ＡＥは、それぞれゲート電極として機能している。第１トランジスタＴｒ１は、デュアルゲート構造の薄膜トランジスタである。ゲート線Ｇの一部、第１半導体層ＳＣ１、補助ゲート電極ＡＥなどは、第１トランジスタＴｒ１を構成している。なお、上記第２トランジスタＴｒ２は、上記第１トランジスタＴｒ１と同様の断面構造を有している。ゲート線Ｇ、ソース線Ｓ、及び補助ゲート電極ＡＥは、第１基材１の上方に位置している。第１トランジスタＴｒ１や上記第２トランジスタＴｒ２も、第１基材１の上方に位置している。
絶縁層１３及び補助ゲート電極ＡＥの上に、絶縁層１４が形成されている。絶縁層１１、絶縁層１２、及び絶縁層１３は、何れも、シリコン酸化物（ＳｉＯ）、シリコン窒化物（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）などの無機絶縁材料によって形成された無機絶縁層に相当している。絶縁層１１、絶縁層１２、及び絶縁層１３は、それぞれが単層構造であってもよいし、積層構造であってもよい。絶縁層１４は、アクリル樹脂などの有機絶縁材料によって形成された有機絶縁層に相当している。第１基材１の上方において、絶縁膜１１から絶縁層１４まで上述した下地層１０を構成している。
第１画素電極ＰＥ１は、第１基材１、ゲート線Ｇ、及びソース線Ｓの上方に位置している。本実施形態において、第１画素電極ＰＥ１は、絶縁層１４の上に設けられている。第１画素電極ＰＥ１は、光反射層ＦＬと透明導電層ＴＬとの積層体で構成されている。光反射層ＦＬは、絶縁層１４の上に設けられている。光反射層ＦＬは、Ａｌ、Ｔｉ、Ａｇ、Ｍｏ、Ｗ、Ｃｕ、Ｃｒなどの金属材料や、これらの金属材料を組み合わせた合金などによって形成され、単層構造であってもよいし、多層構造であってもよい。本実施形態の光反射層ＦＬは、光反射導電層である。
透明導電層ＴＬは、絶縁層１４及び光反射層ＦＬの上に設けられ、光反射層ＦＬに接している。本実施形態において、透明導電層ＴＬのサイズは光反射層ＦＬのサイズより大きく、透明導電層ＴＬは、光反射層ＦＬの上面及び側面を完全に覆っている。透明導電層ＴＬは、光反射層ＦＬの外側において絶縁層１４に接している。但し、光反射層ＦＬ及び透明導電層ＴＬのサイズについては、本実施形態に限定されるものではなく、種々変形可能である。例えば、透明導電層ＴＬのサイズは光反射層ＦＬのサイズと同一であり、透明導電層ＴＬは光反射層ＦＬに完全に重なって形成されていてもよい。本実施形態において、上記第２容量Ｃ２は、第１画素電極ＰＥ１と対向電極ＣＥとの間に形成される容量に相当している。
図８に示すように、第２画素電極ＰＥ２は、第１基材１と第１画素電極ＰＥ１との間に位置している。本実施形態において、第２画素電極ＰＥ２は、絶縁層１１の上に設けられ、絶縁層１２で覆われている。第２接続電極ＥＬ２は、絶縁層１２の上に設けられ、絶縁層１３で覆われている。第２接続電極ＥＬ２は、絶縁層１２に形成されたコンタクトホールＣＨ３を通り第２画素電極ＰＥ２にコンタクトしている。
容量電極ＯＥは、第１画素電極ＰＥ１と第２画素電極ＰＥ２との間に位置している。本実施形態において、容量電極ＯＥは、絶縁層１２の上に設けられ、絶縁層１３で覆われている。容量電極ＯＥは、第１画素電極ＰＥ１と第２画素電極ＰＥ２とのそれぞれに静電容量結合されている。第１画素電極ＰＥ１と容量電極ＯＥとの間に形成される静電容量と、第２画素電極ＰＥ２と容量電極ＯＥとの間に形成される静電容量との和は、上記第１容量Ｃ１に相当している。
第３接続電極ＥＬ３は、絶縁層１３の上に設けられ、絶縁層１４で覆われている。第３接続電極ＥＬ３は、絶縁層１３に形成されたコンタクトホールＣＨ４を通り第２接続電極ＥＬ２にコンタクトしている。
光反射層ＦＬは、絶縁層１４に形成されたコンタクトホールＣＨ５を囲んだ開口を有している。透明導電層ＴＬは、光反射層ＦＬの上記開口及びコンタクトホールＣＨ５を通り第３接続電極ＥＬ３にコンタクトしている。上記のことから、第２画素電極ＰＥ２は、第２接続電極ＥＬ２及び第３接続電極ＥＬ３を介して第１画素電極ＰＥ１に電気的に接続されている。
図５、図７、及び図８に示すように、ゲート線Ｇ及び第２画素電極ＰＥ２は、同一材料で形成され、同一層に位置している。ソース線Ｓ、複数の容量電極ＯＥ、複数の接続配線ＮＷ、第１接続電極ＥＬ１、及び第２接続電極ＥＬ２は、同一材料で形成され、同一層に位置している。補助ゲート電極ＡＥ及び第３接続電極ＥＬ３は、同一材料で形成され、同一層に位置している。
次に、各々の半導体層ＳＣのチャネル長（Ｌ）とチャネル幅（Ｗ）との関係について説明する。図９は、図６に示した各々の半導体層ＳＣのチャネル幅（Ｗ）及びチャネル長（Ｌ）を変化させた場合における判定結果と、Ｗ／Ｌの値とを表で示す図である。なお、図中、Ｗ／Ｌの値を括弧でくくっている。
図９に示すように、同一の条件の下で各種のトランジスタＴｒを判定した結果、Ａ又はＢを記載した。判定する際、例えば、各種のトランジスタＴｒに同一の電流を流して行った。トランジスタＴｒが破壊すること無く、トランジスタＴｒがスイッチとして機能した場合、Ａ判定とした。一方、トランジスタＴｒが破壊し、トランジスタＴｒがスイッチとして機能しなかった場合、Ｂ判定とした。トランジスタＴｒに過大な電流が流れ、発熱劣化によりトランジスタＴｒが破壊したものと想定される。
例えば、上述の先行技術文献に記載の特許文献３及び特許文献４は電気泳動装置であって、マイクロカプセル内の粒子を動かすための電圧に３０Ｖ以上の高電圧を要することが記載されている。図９に示す条件では、例えば３０Ｖ以上の高電圧の電流を、酸化物半導体を用いた一つのトランジスタＴｒのゲート及びソースに流して評価したものである。
Ｗ／Ｌの値が０．７５以下であれば、結果は全てＡ判定であった。そのため、Ｗ／Ｌの値を０．７５以下に設定した方が望ましい。
例えば、上述の先行技術文献に記載の特許文献３及び特許文献４は電気泳動装置であって、マイクロカプセル内の粒子を動かすための電圧に３０Ｖ以上の高電圧を要することが記載されている。図９に示す条件では、例えば３０Ｖ以上の高電圧の電流を、酸化物半導体を用いた一つのトランジスタＴｒのゲート及びソースに流して評価したものである。
Ｗ／Ｌの値が０．７５以下であれば、結果は全てＡ判定であった。そのため、Ｗ／Ｌの値を０．７５以下に設定した方が望ましい。
上記のように構成された第１の実施形態に係る表示装置ＤＳＰによれば、第１基板ＳＵＢ１は、第１基材１と、ゲート線Ｇと、ソース線Ｓと、第１画素電極ＰＥ１と、ソース線Ｓと第１画素電極ＰＥ１との間にて並列に接続された第１トランジスタＴｒ１及び第２トランジスタＴｒ２と、を備えている。そのため、ソース線Ｓと第１画素電極ＰＥ１との間に１個のトランジスタを接続した場合と比較し、１個のトランジスタＴｒに流せる許容電流は維持したまま、実質的に２倍の電流で画素電極ＰＥを駆動することができる。
第１トランジスタＴｒ１及び第２トランジスタＴｒ２の半導体層ＳＣは、それぞれ、第１領域Ｒ１と、第２領域Ｒ２と、チャネル領域ＲＣと、を有している。第１領域Ｒ１は、ソース線Ｓに電気的に接続されている。第２領域Ｒ２は、第１画素電極ＰＥ１に電気的に接続されている。チャネル領域ＲＣは、第１領域Ｒ１と第２領域Ｒ２との間に位置している。各々の半導体層ＳＣは、ゲート線Ｇが延在する方向に長軸ＡＸ１を持ち、全体がゲート線Ｇに重ねられている。そのため、例えば、ゲート線Ｇに高電圧の制御信号ＳＧを与えるため、ゲート線Ｇの幅を大きくする必要がある場合、各々の半導体層ＳＣの全体をゲート線Ｇに重ねることができる。
上記のことから、複数の電流路を利用して駆動を行うことのできる半導体基板及び表示装置を得ることができる。上記第１の実施形態では、第１半導体層ＳＣ１及び第２半導体層ＳＣ２を利用して画素電極ＰＥの駆動を行うことのできる第１基板ＳＵＢ１及び表示装置ＤＳＰを得ることができる。
上記のことから、複数の電流路を利用して駆動を行うことのできる半導体基板及び表示装置を得ることができる。上記第１の実施形態では、第１半導体層ＳＣ１及び第２半導体層ＳＣ２を利用して画素電極ＰＥの駆動を行うことのできる第１基板ＳＵＢ１及び表示装置ＤＳＰを得ることができる。
（第２の実施形態）
次に、第２の実施形態に係る表示装置ＤＳＰについて説明する。図１０は、本第２の実施形態に係る表示装置ＤＳＰの第１基板ＳＵＢ１の一部を示す拡大平面図である。
図１０に示すように、本第２の実施形態の表示装置ＤＳＰは、容量配線ＣＷが第１方向Ｘに延出している点で、上記第１の実施形態と相違している。本実施形態において、第１方向Ｘに並ぶ複数の接続配線ＮＷ及び複数の容量電極ＯＥは、電気的に接続され、容量配線ＣＷを形成している。接続配線ＮＷは、ゲート線Ｇと交差していないが、ソース線Ｓと交差している。
次に、第２の実施形態に係る表示装置ＤＳＰについて説明する。図１０は、本第２の実施形態に係る表示装置ＤＳＰの第１基板ＳＵＢ１の一部を示す拡大平面図である。
図１０に示すように、本第２の実施形態の表示装置ＤＳＰは、容量配線ＣＷが第１方向Ｘに延出している点で、上記第１の実施形態と相違している。本実施形態において、第１方向Ｘに並ぶ複数の接続配線ＮＷ及び複数の容量電極ＯＥは、電気的に接続され、容量配線ＣＷを形成している。接続配線ＮＷは、ゲート線Ｇと交差していないが、ソース線Ｓと交差している。
各々の接続配線ＮＷは、接続電極ＮＷ１と、接続電極ＮＷ２と、交差電極ＮＷ３とで構成されている。接続電極ＮＷ１は、一方の容量電極ＯＥに電気的に接続され、ソース線Ｓに間隔を置いて位置している。接続電極ＮＷ２は、他方の容量電極ＯＥに電気的に接続され、ソース線Ｓに間隔を置いて位置している。本実施形態において、接続電極ＮＷ１は一方の容量電極ＯＥと一体に形成され、接続電極ＮＷ２は他方の容量電極ＯＥと一体に形成されている。
交差電極ＮＷ３は、ソース線Ｓと交差し、接続電極ＮＷ１及び接続電極ＮＷ２にそれぞれ重ねられている。交差電極ＮＷ３の幅（第２方向Ｙの長さ）は、接続電極ＮＷ１及び接続電極ＮＷ２に重なる領域より、ソース線Ｓと交差する領域の方が小さい。そのため、ソース線Ｓと交差する領域において交差電極ＮＷ３の幅を狭めない場合と比較して、ソース線Ｓの負荷を低減することができる。
図１１は、図１０の線ＸＩ－ＸＩに沿った第１基板ＳＵＢ１を示す断面図である。
図１１に示すように、交差電極ＮＷ３は、絶縁層１１の上に設けられている。交差電極ＮＷ３は、第２画素電極ＰＥ２と同一材料で同一層に形成されている。接続電極ＮＷ１及び接続電極ＮＷ２は、絶縁層１２の上に設けられている。接続電極ＮＷ１及び接続電極ＮＷ２は、容量電極ＯＥ、ソース線Ｓなどとともに同一材料で同一層に形成されている。接続電極ＮＷ１は、絶縁層１２に形成されたコンタクトホールＣＨ６を通り交差電極ＮＷ３にコンタクトしている。接続電極ＮＷ２は、絶縁層１２に形成されたコンタクトホールＣＨ７を通り交差電極ＮＷ３にコンタクトしている。
図１１に示すように、交差電極ＮＷ３は、絶縁層１１の上に設けられている。交差電極ＮＷ３は、第２画素電極ＰＥ２と同一材料で同一層に形成されている。接続電極ＮＷ１及び接続電極ＮＷ２は、絶縁層１２の上に設けられている。接続電極ＮＷ１及び接続電極ＮＷ２は、容量電極ＯＥ、ソース線Ｓなどとともに同一材料で同一層に形成されている。接続電極ＮＷ１は、絶縁層１２に形成されたコンタクトホールＣＨ６を通り交差電極ＮＷ３にコンタクトしている。接続電極ＮＷ２は、絶縁層１２に形成されたコンタクトホールＣＨ７を通り交差電極ＮＷ３にコンタクトしている。
上記のように構成された第２の実施形態に係る表示装置ＤＳＰにおいても、上記第１の実施形態と同様の効果を得ることができる。容量配線ＣＷは、ゲート線Ｇと交差していない。そのため、容量配線ＣＷがゲート線Ｇと交差している場合と比較してゲート線Ｇの負荷を低減することができる。これにより、ゲート線Ｇの駆動能力をさらに上げることができる。
（第３の実施形態）
次に、第３の実施形態に係る表示装置ＤＳＰについて説明する。図１２は、本第３の実施形態に係る表示装置ＤＳＰの第１基板ＳＵＢ１の一部を示す拡大平面図である。
図１２に示すように、本第３の実施形態の表示装置ＤＳＰは、ソース線Ｓが画素ＰＸの中央を縦断して延在する点と、容量配線ＣＷが第１方向Ｘに延出している点と、第１半導体層ＳＣ１及び第２半導体層ＳＣ２が第１方向Ｘに並び一体に形成されている点と、第２画素電極ＰＥ２及び容量電極ＯＥのそれぞれが第１方向Ｘに分割されている点とで、上記第１の実施形態と相違している。例えば、接続配線ＮＷは、容量電極ＯＥと同一の材料で形成され、容量電極ＯＥと同一層に位置している。第１画素電極ＰＥ１に重なる領域は、第１方向Ｘに隣合う第１ドメインＤＯａ及び第２ドメインＤＯｂに分類される。
次に、第３の実施形態に係る表示装置ＤＳＰについて説明する。図１２は、本第３の実施形態に係る表示装置ＤＳＰの第１基板ＳＵＢ１の一部を示す拡大平面図である。
図１２に示すように、本第３の実施形態の表示装置ＤＳＰは、ソース線Ｓが画素ＰＸの中央を縦断して延在する点と、容量配線ＣＷが第１方向Ｘに延出している点と、第１半導体層ＳＣ１及び第２半導体層ＳＣ２が第１方向Ｘに並び一体に形成されている点と、第２画素電極ＰＥ２及び容量電極ＯＥのそれぞれが第１方向Ｘに分割されている点とで、上記第１の実施形態と相違している。例えば、接続配線ＮＷは、容量電極ＯＥと同一の材料で形成され、容量電極ＯＥと同一層に位置している。第１画素電極ＰＥ１に重なる領域は、第１方向Ｘに隣合う第１ドメインＤＯａ及び第２ドメインＤＯｂに分類される。
第２画素電極ＰＥ２は、第１セグメントＳＥａ及び第２セグメントＳＥｂを有している。第１セグメントＳＥａは、第１ドメインＤＯａに位置し、ゲート線Ｇに間隔を置いて位置している。第２セグメントＳＥｂは、第２ドメインＤＯｂに位置し、ゲート線Ｇ及び第１セグメントＳＥａのそれぞれに間隔を置いて位置している。
第１半導体層ＳＣ１及び第２半導体層ＳＣ２は、第１方向Ｘに並んでいる。第１半導体層ＳＣ１の第２領域Ｒ２及びチャネル領域ＲＣは、第１ドメインＤＯａに位置している。第２半導体層ＳＣ２の第２領域Ｒ２及びチャネル領域ＲＣは、第２ドメインＤＯｂに位置している。第１半導体層ＳＣ１の第１領域Ｒ１と、第２半導体層ＳＣ２の第１領域Ｒ１とは、一体に形成され、ソース線Ｓに重なっている。本実施形態において、一体に形成された第１半導体層ＳＣ１及び第２半導体層ＳＣ２の全体は、同一のゲート線Ｇに重ねられている。
ソース線Ｓは、ゲート線Ｇと交差し、第１ドメインＤＯａと第２ドメインＤＯｂとの境界線ＢＬ上に位置している。
第１接続電極ＥＬ１は、第１ドメインＤＯａ又は第２ドメインＤＯｂに位置し、ゲート線Ｇに重ねられ、第１方向Ｘにソース線Ｓに間隔を置いて位置している。本実施形態において、第１接続電極ＥＬ１は、第２ドメインＤＯｂに位置している。
第１接続電極ＥＬ１は、第１ドメインＤＯａ又は第２ドメインＤＯｂに位置し、ゲート線Ｇに重ねられ、第１方向Ｘにソース線Ｓに間隔を置いて位置している。本実施形態において、第１接続電極ＥＬ１は、第２ドメインＤＯｂに位置している。
第２接続電極ＥＬ２ａは、第１ドメインＤＯａに位置し、第２方向Ｙに延在し、ソース線Ｓに間隔を置いて位置している。第２接続電極ＥＬ２ａの一端部は、ゲート線Ｇに重なる領域において、第１半導体層ＳＣ１の第２領域Ｒ２に重なっている。第２接続電極ＥＬ２ａの他端部は、第１セグメントＳＥａに重ねられ、第１セグメントＳＥａに電気的に接続されている。
第２接続電極ＥＬ２ｂは、第２ドメインＤＯｂに位置し、第２方向Ｙに延在し、ソース線Ｓに間隔を置いて位置している。第２接続電極ＥＬ２ｂの一端部は、ゲート線Ｇに重なる領域において、ソース線Ｓと第１接続電極ＥＬ１との間に位置し、第２半導体層ＳＣ２の第２領域Ｒ２に重なっている。第２接続電極ＥＬ２ｂの他端部は、第２セグメントＳＥｂに重ねられ、第２セグメントＳＥｂに電気的に接続されている。
容量電極ＯＥは、第１容量電極ＯＥａ、第２容量電極ＯＥｂ、及び交差電極ＯＥｃを有している。交差電極ＯＥｃは、ソース線Ｓと交差し、第１セグメントＳＥａ及び第２セグメントＳＥｂのそれぞれに間隔を置いて位置している。
第１容量電極ＯＥａは、第１ドメインＤＯａに位置し、第１セグメントＳＥａ、交差電極ＯＥｃ、及び第１画素電極ＰＥ１のそれぞれに重ねられ、第２接続電極ＥＬ２ａ及びソース線Ｓのそれぞれに間隔を置いて位置している。
第２容量電極ＯＥｂは、第２ドメインＤＯｂに位置し、第２セグメントＳＥｂ、交差電極ＯＥｃ、及び第１画素電極ＰＥ１のそれぞれに重ねられ、第１接続電極ＥＬ１、第２接続電極ＥＬ２ｂ、及びソース線Ｓのそれぞれに間隔を置いて位置している。
第１容量電極ＯＥａは、第１ドメインＤＯａに位置し、第１セグメントＳＥａ、交差電極ＯＥｃ、及び第１画素電極ＰＥ１のそれぞれに重ねられ、第２接続電極ＥＬ２ａ及びソース線Ｓのそれぞれに間隔を置いて位置している。
第２容量電極ＯＥｂは、第２ドメインＤＯｂに位置し、第２セグメントＳＥｂ、交差電極ＯＥｃ、及び第１画素電極ＰＥ１のそれぞれに重ねられ、第１接続電極ＥＬ１、第２接続電極ＥＬ２ｂ、及びソース線Ｓのそれぞれに間隔を置いて位置している。
図１２の説明において、以下、第１方向Ｘに並ぶ３個の画素ＰＸのうち、中央の画素ＰＸの容量電極ＯＥを単に容量電極ＯＥと称し、左端の画素ＰＸの容量電極ＯＥを他の容量電極ＯＥと称し、右端の画素ＰＸの容量電極ＯＥを第３の容量電極ＯＥと称する。他の容量電極ＯＥは、容量電極ＯＥの第１容量電極ＯＥａに隣合っている。第３の容量電極ＯＥは、第２容量電極ＯＥｂに隣合い、他の容量電極ＯＥとともに容量電極ＯＥを挟んで位置している。
接続配線ＮＷａ及び他の接続配線ＮＷｂは、それぞれ、第１方向Ｘに延在し、ゲート線Ｇと交差しておらず、かつ、ソース線Ｓと交差していない。接続配線ＮＷａは、容量電極ＯＥの第１容量電極ＯＥａと他の容量電極ＯＥとを接続している。接続配線ＮＷｂは、容量電極ＯＥの第２容量電極ＯＥｂと第３の容量電極ＯＥとを接続している。
本実施形態において、第１方向Ｘに並ぶ複数の接続配線ＮＷ及び複数の容量電極ＯＥは、接続され、容量配線ＣＷを形成している。
本実施形態において、第１方向Ｘに並ぶ複数の接続配線ＮＷ及び複数の容量電極ＯＥは、接続され、容量配線ＣＷを形成している。
補助ゲート電極ＡＥは、各々の半導体層ＳＣと第１接続電極ＥＬ１とに重なっている。平面視にて、補助ゲート電極ＡＥは、少なくとも、第１半導体層ＳＣ１及び第２半導体層ＳＣ２の両方のチャネル領域ＲＣの全体に重なっていればよい。本実施形態において、補助ゲート電極ＡＥは、第１半導体層ＳＣ１の全体及び第２半導体層ＳＣ２の全体に重なっている。また、本実施形態において、補助ゲート電極ＡＥは、ソース線Ｓと交差している。
第３接続電極ＥＬ３は、補助ゲート電極ＡＥに間隔を置いて位置し、第２接続電極ＥＬ２ａ、第２接続電極ＥＬ２ｂ、及び第１画素電極ＰＥ１に重なっている。
第３接続電極ＥＬ３は、補助ゲート電極ＡＥに間隔を置いて位置し、第２接続電極ＥＬ２ａ、第２接続電極ＥＬ２ｂ、及び第１画素電極ＰＥ１に重なっている。
境界線ＢＬを対称軸とした場合、第１セグメントＳＥａ、第２接続電極ＥＬ２ａ、及び第１容量電極ＯＥａのグループと、第２セグメントＳＥｂ、第２接続電極ＥＬ２ｂ、及び第２容量電極ＯＥｂのグループとは、概ね線対称に配置されている。
次に、表示パネルＰＮＬの断面構造について説明する。図１３は、図１２の線ＸＩＩＩ－ＸＩＩＩに沿った第１基板ＳＵＢ１を示す断面図である。図１４は、図１２の線ＸＩＶ－ＸＩＶに沿った第１基板ＳＵＢ１を示す断面図である。図１５は、図１２の線ＸＶ－ＸＶに沿った第１基板ＳＵＢ１を示す断面図である。
図１３に示すように、第１半導体層ＳＣ１及び第２半導体層ＳＣ２は、絶縁層１２の上に設けられ、一体に形成されている。ソース線Ｓは、第１半導体層ＳＣ１及び第２半導体層ＳＣ２の共通の第１領域Ｒ１の上に位置し、第１領域Ｒ１に接し、第１領域Ｒ１に電気的に接続されている。第２接続電極ＥＬ２ａは、第１半導体層ＳＣ１の第２領域Ｒ２の上に位置し、第２領域Ｒ２に接し、第２領域Ｒ２に電気的に接続されている。第２接続電極ＥＬ２ｂは、第２半導体層ＳＣ２の第２領域Ｒ２の上に位置し、第２領域Ｒ２に接し、第２領域Ｒ２に電気的に接続されている。絶縁層１３は、絶縁層１２、ソース線Ｓ、第１接続電極ＥＬ１、第２接続電極ＥＬ２ａ、及び第２接続電極ＥＬ２ｂを覆っている。
図１４に示すように、第１セグメントＳＥａ及び第２セグメントＳＥｂは、絶縁層１１の上に設けられ、絶縁層１２で覆われている。ソース線Ｓ、第２接続電極ＥＬ２ａ、及び第２接続電極ＥＬ２ｂは、絶縁層１２の上に設けられ、絶縁層１３で覆われている。
ここで、図１６に示すように、第２接続電極ＥＬ２ａは、第１セグメントＳＥａと対向し、絶縁層１２に形成されたコンタクトホールＣＨ３ａを介して第１セグメントＳＥａにコンタクトしている。第２接続電極ＥＬ２ｂは、第２セグメントＳＥｂと対向し、絶縁層１２に形成されたコンタクトホールＣＨ３ｂを介して第２セグメントＳＥｂにコンタクトしている。
ここで、図１６に示すように、第２接続電極ＥＬ２ａは、第１セグメントＳＥａと対向し、絶縁層１２に形成されたコンタクトホールＣＨ３ａを介して第１セグメントＳＥａにコンタクトしている。第２接続電極ＥＬ２ｂは、第２セグメントＳＥｂと対向し、絶縁層１２に形成されたコンタクトホールＣＨ３ｂを介して第２セグメントＳＥｂにコンタクトしている。
図１４に示すように、第３接続電極ＥＬ３は、絶縁層１３の上に設けられ、絶縁層１４で覆われている。第３接続電極ＥＬ３は、絶縁層１３に形成されたコンタクトホールＣＨ４ａを通り第２接続電極ＥＬ２ａにコンタクトし、絶縁層１３に形成されたコンタクトホールＣＨ４ｂを通り第２接続電極ＥＬ２ｂにコンタクトしている。第１画素電極ＰＥ１は、コンタクトホールＣＨ５を通り第３接続電極ＥＬ３にコンタクトしている。上記のことから、第１セグメントＳＥａは、第２接続電極ＥＬ２ａ及び第３接続電極ＥＬ３を介して第１画素電極ＰＥ１に電気的に接続されている。第２セグメントＳＥｂは、第２接続電極ＥＬ２ｂ及び第３接続電極ＥＬ３を介して第１画素電極ＰＥ１に電気的に接続されている。
図１５に示すように、第１セグメントＳＥａ、第２セグメントＳＥｂ、及び交差電極ＯＥｃは、絶縁層１１の上に設けられ、絶縁層１２で覆われている。絶縁層１２の上に、ソース線Ｓの他、第１容量電極ＯＥａ及び第２容量電極ＯＥｂが設けられている。第１容量電極ＯＥａは、第１セグメントＳＥａ及び交差電極ＯＥｃと対向し、絶縁層１２に形成されたコンタクトホールＣＨ８を通り交差電極ＯＥｃにコンタクトしている。第２容量電極ＯＥｂは、第２セグメントＳＥｂ及び交差電極ＯＥｃと対向し、絶縁層１２に形成されたコンタクトホールＣＨ９を通り交差電極ＯＥｃにコンタクトしている。上記のことから、交差電極ＯＥｃは、第１容量電極ＯＥａと第２容量電極ＯＥｂとを電気的に接続している。
ソース線Ｓ、第１容量電極ＯＥａ、及び第２容量電極ＯＥｂは、絶縁層１３で覆われている。絶縁層１３の上に、絶縁層１４及び第１画素電極ＰＥ１が順に設けられている。第１ドメインＤＯａにて、第１容量電極ＯＥａは、第１セグメントＳＥａと第１画素電極ＰＥ１との間に位置している。第２ドメインＤＯｂにて、第２容量電極ＯＥｂは、第２セグメントＳＥｂと第１画素電極ＰＥ１との間に位置している。
第１容量電極ＯＥａは、第１セグメントＳＥａと第１画素電極ＰＥ１とのそれぞれに静電容量結合されている。第２容量電極ＯＥｂは、第２セグメントＳＥｂと第１画素電極ＰＥ１とのそれぞれに静電容量結合されている。第１画素電極ＰＥ１と第１容量電極ＯＥａとの間に形成される静電容量と、第１セグメントＳＥａと第１容量電極ＯＥａとの間に形成される静電容量と、第１画素電極ＰＥ１と第２容量電極ＯＥｂとの間に形成される静電容量と、第１セグメントＳＥａと第２容量電極ＯＥｂとの間に形成される静電容量との和は、上記第１容量Ｃ１に相当している。
図１２乃至図１６に示すように、ゲート線Ｇ、第１セグメントＳＥａ、第２セグメントＳＥｂ、及び交差電極ＯＥｃは、同一材料で形成され、同一層に位置している。ソース線Ｓ、第１容量電極ＯＥａ、第２容量電極ＯＥｂ、接続配線ＮＷ、第１接続電極ＥＬ１、第２接続電極ＥＬ２ａ、及び第２接続電極ＥＬ２ｂは、同一材料で形成され、同一層に位置している。補助ゲート電極ＡＥ及び第３接続電極ＥＬ３は、同一材料で形成され、同一層に位置している。
上記のように構成された第３の実施形態に係る表示装置ＤＳＰにおいても、上記第２の実施形態と同様の効果を得ることができる。容量電極ＯＥは第１容量電極ＯＥａ及び第２容量電極ＯＥｂに分割され、第２画素電極ＰＥ２は第１セグメントＳＥａ及び第２セグメントＳＥｂに分割されている。上記第２の実施形態と比較し、第１容量Ｃ１を構成する各々の容量の電極の面積を小さくすることができるため、ＥＳＤ（electro-static discharge）に伴う容量の破壊を生じ難くすることができる。
（第４の実施形態）
次に、第４の実施形態に係る表示装置ＤＳＰについて説明する。図１７は、本第４の実施形態に係る表示装置ＤＳＰの第１基板ＳＵＢ１の一部を示す拡大平面図である。
次に、第４の実施形態に係る表示装置ＤＳＰについて説明する。図１７は、本第４の実施形態に係る表示装置ＤＳＰの第１基板ＳＵＢ１の一部を示す拡大平面図である。
図１７に示すように、接続配線ＮＷの構成に関して、上記第１の実施形態と相違している。本実施形態において、各々の接続配線ＮＷは、接続電極ＮＷ５と、接続電極ＮＷ６と、交差電極ＮＷ７とで構成されている。接続電極ＮＷ５は、一方の容量電極ＯＥに電気的に接続され、ゲート線Ｇに間隔を置いて位置している。接続電極ＮＷ６は、他方の容量電極ＯＥに電気的に接続され、ゲート線Ｇに間隔を置いて位置している。本実施形態において、接続電極ＮＷ５は一方の容量電極ＯＥと一体に形成され、接続電極ＮＷ６は他方の容量電極ＯＥと一体に形成されている。交差電極ＮＷ７は、ゲート線Ｇと交差し、接続電極ＮＷ５及び接続電極ＮＷ６にそれぞれ重ねられている。
図１８は、図１７の線ＸＶＩＩＩ－ＸＶＩＩＩに沿った第１基板ＳＵＢ１を示す断面図である。
図１８に示すように、交差電極ＮＷ７は、ゲート線Ｇ及びソース線Ｓの各々が位置する層と異なる層に位置している。交差電極ＮＷ７は、絶縁層１３の上に設けられている。交差電極ＮＷ７は、補助ゲート電極ＡＥ及び第３接続電極ＥＬ３と、同一材料で同一層に形成されている。接続電極ＮＷ５及び接続電極ＮＷ６は、絶縁層１２の上に設けられている。接続電極ＮＷ５及び接続電極ＮＷ６は、容量電極ＯＥ、ソース線Ｓなどとともに同一材料で同一層に形成されている。交差電極ＮＷ７は、一方で絶縁層１３に形成されたコンタクトホールＣＨ１０を通り接続電極ＮＷ５にコンタクトし、他方で絶縁層１３に形成されたコンタクトホールＣＨ１１を通り接続電極ＮＷ６にコンタクトしている。
図１８に示すように、交差電極ＮＷ７は、ゲート線Ｇ及びソース線Ｓの各々が位置する層と異なる層に位置している。交差電極ＮＷ７は、絶縁層１３の上に設けられている。交差電極ＮＷ７は、補助ゲート電極ＡＥ及び第３接続電極ＥＬ３と、同一材料で同一層に形成されている。接続電極ＮＷ５及び接続電極ＮＷ６は、絶縁層１２の上に設けられている。接続電極ＮＷ５及び接続電極ＮＷ６は、容量電極ＯＥ、ソース線Ｓなどとともに同一材料で同一層に形成されている。交差電極ＮＷ７は、一方で絶縁層１３に形成されたコンタクトホールＣＨ１０を通り接続電極ＮＷ５にコンタクトし、他方で絶縁層１３に形成されたコンタクトホールＣＨ１１を通り接続電極ＮＷ６にコンタクトしている。
交差電極ＮＷ７は、絶縁層１２の上ではなく、絶縁層１３の上に設けられている。交差電極ＮＷ７を絶縁層１２の上に設けた場合と比較して、ゲート線Ｇの負荷を低減することができる。
上記のように構成された第４の実施形態に係る表示装置ＤＳＰにおいても、上記第１の実施形態と同様の効果を得ることができる。第１基板ＳＵＢ１の製造工程において、容量電極ＯＥ、接続電極ＮＷ５、及び接続電極ＮＷ６を形成してから、交差電極ＮＷ７を形成するまでの期間、第２方向Ｙに並ぶ複数の容量電極ＯＥは、互いに電位的に絶縁されている。第２方向Ｙに並ぶ複数の容量電極ＯＥを電気的に接続しない状態で、交差電極ＮＷ７を形成し、容量配線ＣＷを完成させることができるため、ＥＳＤに伴う容量の破壊を生じ難くすることができる。
（第５の実施形態）
次に、第５の実施形態に係る表示装置ＤＳＰについて説明する。図１９は、本第５の実施形態に係る表示装置ＤＳＰの第１基板ＳＵＢ１の一部を示す拡大平面図である。
図１９に示すように、本第５の実施形態の表示装置ＤＳＰは、交差電極ＯＥｃの替わりに交差電極ＯＥｄを備えている点と、接続配線ＮＷの構成とについて、上記第３の実施形態と相違している。
次に、第５の実施形態に係る表示装置ＤＳＰについて説明する。図１９は、本第５の実施形態に係る表示装置ＤＳＰの第１基板ＳＵＢ１の一部を示す拡大平面図である。
図１９に示すように、本第５の実施形態の表示装置ＤＳＰは、交差電極ＯＥｃの替わりに交差電極ＯＥｄを備えている点と、接続配線ＮＷの構成とについて、上記第３の実施形態と相違している。
容量電極ＯＥは、第１容量電極ＯＥａ、第２容量電極ＯＥｂ、及び交差電極ＯＥｄを有している。交差電極ＯＥｄは、ソース線Ｓと交差し、第１セグメントＳＥａ及び第２セグメントＳＥｂのそれぞれに間隔を置いて位置している。交差電極ＯＥｄは、第１容量電極ＯＥａ及び第２容量電極ＯＥｂにそれぞれ重なっている。
図１９の説明において、以下、第１方向Ｘに並ぶ３個の画素ＰＸのうち、中央の画素ＰＸの容量電極ＯＥを単に容量電極ＯＥと称し、左端の画素ＰＸの容量電極ＯＥを他の容量電極ＯＥと称し、右端の画素ＰＸの容量電極ＯＥを第３の容量電極ＯＥと称する。他の容量電極ＯＥは、容量電極ＯＥの第１容量電極ＯＥａに隣合っている。第３の容量電極ＯＥは、容量電極ＯＥの第２容量電極ＯＥｂに隣合い、他の容量電極ＯＥとともに容量電極ＯＥを挟んで位置している。
接続配線ＮＷａ及び他の接続配線ＮＷｂは、それぞれ、第１方向Ｘに延在し、ゲート線Ｇと交差しておらず、かつ、ソース線Ｓと交差していない。接続配線ＮＷａは、容量電極ＯＥの第１容量電極ＯＥａと他の容量電極ＯＥとを接続している。接続配線ＮＷｂは、容量電極ＯＥの第２容量電極ＯＥｂと第３の容量電極ＯＥとを接続している。接続配線ＮＷａは、第１容量電極ＯＥａと他の容量電極ＯＥの第２容量電極ＯＥｂとにそれぞれ重なっている。接続配線ＮＷｂは、第２容量電極ＯＥｂと第３の容量電極ＯＥの第１容量電極ＯＥａとにそれぞれ重なっている。
本実施形態において、第１方向Ｘに並ぶ複数の接続配線ＮＷ及び複数の容量電極ＯＥは、接続され、容量配線ＣＷを形成している。
本実施形態において、第１方向Ｘに並ぶ複数の接続配線ＮＷ及び複数の容量電極ＯＥは、接続され、容量配線ＣＷを形成している。
図２０は、図１９の線ＸＸ－ＸＸに沿った第１基板ＳＵＢ１を示す断面図である。
図２０に示すように、交差電極ＯＥｄは、絶縁層１３の上に設けられ、絶縁層１４で覆われている。交差電極ＯＥｄは、一方で絶縁層１３に形成されたコンタクトホールＣＨ８を通り第１容量電極ＯＥａにコンタクトし、他方で絶縁層１３に形成されたコンタクトホールＣＨ９を通り第２容量電極ＯＥｂにコンタクトしている。上記のことから、交差電極ＯＥｃは、第１容量電極ＯＥａと第２容量電極ＯＥｂとを電気的に接続している。
図２０に示すように、交差電極ＯＥｄは、絶縁層１３の上に設けられ、絶縁層１４で覆われている。交差電極ＯＥｄは、一方で絶縁層１３に形成されたコンタクトホールＣＨ８を通り第１容量電極ＯＥａにコンタクトし、他方で絶縁層１３に形成されたコンタクトホールＣＨ９を通り第２容量電極ＯＥｂにコンタクトしている。上記のことから、交差電極ＯＥｃは、第１容量電極ＯＥａと第２容量電極ＯＥｂとを電気的に接続している。
図２１は、図１９の線ＸＸＩ－ＸＸＩに沿った第１基板ＳＵＢ１を示す断面図である。図２１に示すように、接続配線ＮＷａ（ＮＷ）は、絶縁層１３の上に設けられ、絶縁層１４で覆われている。接続配線ＮＷａは、一方で絶縁層１３に形成されたコンタクトホールＣＨ６を通り容量電極ＯＥの第１容量電極ＯＥａにコンタクトし、他方で絶縁層１３に形成されたコンタクトホールＣＨ７を通り他の容量電極ＯＥの第２容量電極ＯＥｂにコンタクトしている。上記のことから、接続配線ＮＷａは、第１容量電極ＯＥａと第２容量電極ＯＥｂとを電気的に接続している。
上記のことから、交差電極ＯＥｄ及び接続配線ＮＷは、ゲート線Ｇ及びソース線Ｓの各々が位置する層と異なる層に位置している。交差電極ＯＥｄ及び接続配線ＮＷは、補助ゲート電極ＡＥ及び第３接続電極ＥＬ３と、同一材料で同一層に形成されている。
本実施形態において、第１方向Ｘに並ぶ複数の接続配線ＮＷ、複数の第１容量電極ＯＥａ、複数の第２容量電極ＯＥｂ、及び複数の交差電極ＯＥｄは、接続され、容量配線ＣＷを形成している。
本実施形態において、第１方向Ｘに並ぶ複数の接続配線ＮＷ、複数の第１容量電極ＯＥａ、複数の第２容量電極ＯＥｂ、及び複数の交差電極ＯＥｄは、接続され、容量配線ＣＷを形成している。
上記のように構成された第５の実施形態に係る表示装置ＤＳＰにおいても、上記第３の実施形態と同様の効果を得ることができる。第１基板ＳＵＢ１の製造工程において、第１容量電極ＯＥａ及び第２容量電極ＯＥｂを形成してから、交差電極ＯＥｄ及び接続配線ＮＷを形成するまでの期間、第１方向Ｘに並ぶ複数の第１容量電極ＯＥａ及び複数の第２容量電極ＯＥｂは、互いに電位的に絶縁されている。第１方向Ｘに並ぶ複数の第１容量電極ＯＥａ及び複数の第２容量電極ＯＥｂを電気的に接続しない状態で、交差電極ＯＥｄ及び接続配線ＮＷを形成し、容量配線ＣＷを完成させることができるため、ＥＳＤに伴う容量の破壊を生じ難くすることができる。
（第６の実施形態）
次に、第６の実施形態に係る表示装置ＤＳＰについて説明する。図２２は、本第６の実施形態に係る表示装置ＤＳＰの第１基板ＳＵＢ１の一部を示す拡大平面図である。
図２２に示すように、本第６の実施形態の表示装置ＤＳＰは、接続配線ＮＷの構成について、上記第５の実施形態と相違している。
次に、第６の実施形態に係る表示装置ＤＳＰについて説明する。図２２は、本第６の実施形態に係る表示装置ＤＳＰの第１基板ＳＵＢ１の一部を示す拡大平面図である。
図２２に示すように、本第６の実施形態の表示装置ＤＳＰは、接続配線ＮＷの構成について、上記第５の実施形態と相違している。
各々の接続配線ＮＷは、接続電極ＮＷ１と、接続電極ＮＷ２と、交差電極ＮＷ３とで構成されている。接続電極ＮＷ１は、第１方向Ｘに延在し、容量電極ＯＥの第１容量電極ＯＥａに電気的に接続され、第１セグメントＳＥａの端縁を跨いで延在している。接続電極ＮＷ２は、第１方向Ｘに延在し、他方の容量電極ＯＥの第２容量電極ＯＥｂに電気的に接続され、第２セグメントＳＥｂの端縁を跨いで延在している。接続電極ＮＷ１及び接続電極ＮＷ２は、それぞれ第２画素電極ＰＥ２に重なっていない部分を有し、互いに間隔を置いて位置している。本実施形態において、接続電極ＮＷ１は容量電極ＯＥの第１容量電極ＯＥａと一体に形成され、接続電極ＮＷ２は他方の容量電極ＯＥの第２容量電極ＯＥｂと一体に形成されている。
交差電極ＮＷ３は、第２画素電極ＰＥ２に間隔を置いて位置し、接続電極ＮＷ１及び接続電極ＮＷ２にそれぞれ重ねられている。本実施形態において、第１方向Ｘに並ぶ複数の接続配線ＮＷ及び複数の容量電極ＯＥは、接続され、容量配線ＣＷを形成している。
図２３は、図２２の線ＸＸＩＩＩ－ＸＸＩＩＩに沿った第１基板ＳＵＢ１を示す断面図である。
図２３に示すように、交差電極ＮＷ３は、絶縁層１１の上に設けられている。交差電極ＮＷ３は、第１セグメントＳＥａ、第２セグメントＳＥｂ、ゲート線Ｇなどと同一材料で同一層に形成されている。
図２３に示すように、交差電極ＮＷ３は、絶縁層１１の上に設けられている。交差電極ＮＷ３は、第１セグメントＳＥａ、第２セグメントＳＥｂ、ゲート線Ｇなどと同一材料で同一層に形成されている。
接続電極ＮＷ１及び接続電極ＮＷ２は、絶縁層１２の上に設けられている。接続電極ＮＷ１及び接続電極ＮＷ２は、容量電極ＯＥ、ソース線Ｓなどとともに同一材料で同一層に形成されている。接続電極ＮＷ１は、絶縁層１２に形成されたコンタクトホールＣＨ６を通り交差電極ＮＷ３にコンタクトしている。接続電極ＮＷ２は、絶縁層１２に形成されたコンタクトホールＣＨ７を通り交差電極ＮＷ３にコンタクトしている。
上記のように構成された第６の実施形態に係る表示装置ＤＳＰにおいても、上記第５の実施形態と同様の効果を得ることができる。
（第７の実施形態）
次に、第７の実施形態に係る表示装置ＤＳＰについて説明する。図２４は、本第７の実施形態に係る表示装置ＤＳＰの第１基板ＳＵＢ１の一部を示す拡大平面図である。
図２４に示すように、本第７の実施形態の表示装置ＤＳＰは、交差電極ＯＥｃの替わりに交差電極ＯＥｄを備えている点で、上記第３の実施形態と相違している。
次に、第７の実施形態に係る表示装置ＤＳＰについて説明する。図２４は、本第７の実施形態に係る表示装置ＤＳＰの第１基板ＳＵＢ１の一部を示す拡大平面図である。
図２４に示すように、本第７の実施形態の表示装置ＤＳＰは、交差電極ＯＥｃの替わりに交差電極ＯＥｄを備えている点で、上記第３の実施形態と相違している。
容量電極ＯＥは、第１容量電極ＯＥａ、第２容量電極ＯＥｂ、及び交差電極ＯＥｄを有している。交差電極ＯＥｄは、ソース線Ｓと交差し、第１セグメントＳＥａ及び第２セグメントＳＥｂのそれぞれに間隔を置いて位置している。交差電極ＯＥｄは、第１容量電極ＯＥａ及び第２容量電極ＯＥｂにそれぞれ重なっている。容量電極ＯＥの構成は、上記第５の実施形態の容量電極ＯＥの構成（図２０）と同一である。例えば、交差電極ＯＥｄは、絶縁層１３の上に設けられ、絶縁層１４で覆われている。交差電極ＯＥｄは、補助ゲート電極ＡＥ及び第３接続電極ＥＬ３と、同一材料で同一層に形成されている。
上記のように構成された第７の実施形態に係る表示装置ＤＳＰにおいても、上記第５の実施形態と同様の効果を得ることができる。
（第８の実施形態）
次に、第８の実施形態に係る表示装置ＤＳＰについて説明する。図２５は、本第８の実施形態に係る表示装置ＤＳＰの第１基板ＳＵＢ１の一部を示す拡大平面図である。
図２５に示すように、本第８の実施形態の表示装置ＤＳＰは、接続配線ＮＷの構成について、上記第３の実施形態と相違している。
次に、第８の実施形態に係る表示装置ＤＳＰについて説明する。図２５は、本第８の実施形態に係る表示装置ＤＳＰの第１基板ＳＵＢ１の一部を示す拡大平面図である。
図２５に示すように、本第８の実施形態の表示装置ＤＳＰは、接続配線ＮＷの構成について、上記第３の実施形態と相違している。
図２５の説明において、中央の画素ＰＸの容量電極ＯＥを容量電極ＯＥと称し、左端の画素ＰＸの容量電極ＯＥを他の容量電極ＯＥと称し、右端の画素ＰＸの容量電極ＯＥを第３の容量電極ＯＥと称する。他の容量電極ＯＥは、容量電極ＯＥの第１容量電極ＯＥａに隣合っている。第３の容量電極ＯＥは、容量電極ＯＥの第２容量電極ＯＥｂに隣合い、他の容量電極ＯＥとともに容量電極ＯＥを挟んで位置している。
接続配線ＮＷａ及び他の接続配線ＮＷｂは、それぞれ、第１方向Ｘに延在し、ゲート線Ｇと交差しておらず、かつ、ソース線Ｓと交差していない。接続配線ＮＷａは、容量電極ＯＥの第１容量電極ＯＥａと他の容量電極ＯＥとを接続している。接続配線ＮＷｂは、容量電極ＯＥの第２容量電極ＯＥｂと第３の容量電極ＯＥとを接続している。接続配線ＮＷａは、第１容量電極ＯＥａと他の容量電極ＯＥの第２容量電極ＯＥｂとにそれぞれ重なっている。接続配線ＮＷｂは、第２容量電極ＯＥｂと第３の容量電極ＯＥの第１容量電極ＯＥａとにそれぞれ重なっている。
本実施形態において、第１方向Ｘに並ぶ複数の接続配線ＮＷ及び複数の容量電極ＯＥは、接続され、容量配線ＣＷを形成している。接続配線ＮＷの構成や、接続配線ＮＷと容量電極ＯＥとの接続関係は、上記第５の実施形態（図２１）と同一である。例えば、接続配線ＮＷは、絶縁層１３の上に設けられ、絶縁層１４で覆われている。接続配線ＮＷは、補助ゲート電極ＡＥ及び第３接続電極ＥＬ３と、同一材料で同一層に形成されている。
上記のように構成された第８の実施形態に係る表示装置ＤＳＰにおいても、上記第５の実施形態と同様の効果を得ることができる。
（第９の実施形態）
次に、第９の実施形態に係る表示装置ＤＳＰについて説明する。図２６は、本第９の実施形態に係る表示装置ＤＳＰの第１基板ＳＵＢ１の一部を示す拡大平面図である。
図２６に示すように、本第９の実施形態の表示装置ＤＳＰは、接続配線ＮＷの構成について、上記第３の実施形態と相違している。
次に、第９の実施形態に係る表示装置ＤＳＰについて説明する。図２６は、本第９の実施形態に係る表示装置ＤＳＰの第１基板ＳＵＢ１の一部を示す拡大平面図である。
図２６に示すように、本第９の実施形態の表示装置ＤＳＰは、接続配線ＮＷの構成について、上記第３の実施形態と相違している。
各々の接続配線ＮＷは、接続電極ＮＷ１と、接続電極ＮＷ２と、交差電極ＮＷ３とで構成されている。接続電極ＮＷ１は、第１方向Ｘに延在し、容量電極ＯＥの第１容量電極ＯＥａに電気的に接続され、第１セグメントＳＥａの端縁を跨いで延在している。接続電極ＮＷ２は、第１方向Ｘに延在し、他方の容量電極ＯＥの第２容量電極ＯＥｂに電気的に接続され、第２セグメントＳＥｂの端縁を跨いで延在している。接続電極ＮＷ１及び接続電極ＮＷ２は、それぞれ第２画素電極ＰＥ２に重なっていない部分を有し、互いに間隔を置いて位置している。本実施形態において、接続電極ＮＷ１は容量電極ＯＥの第１容量電極ＯＥａと一体に形成され、接続電極ＮＷ２は他方の容量電極ＯＥの第２容量電極ＯＥｂと一体に形成されている。
交差電極ＮＷ３は、第２画素電極ＰＥ２に間隔を置いて位置し、接続電極ＮＷ１及び接続電極ＮＷ２にそれぞれ重ねられている。本実施形態において、第１方向Ｘに並ぶ複数の接続配線ＮＷ及び複数の容量電極ＯＥは、接続され、容量配線ＣＷを形成している。接続配線ＮＷの構成は、上記第６の実施形態（図２３）と同一である。例えば、接続配線ＮＷは、絶縁層１１の上に設けられ、第１セグメントＳＥａ、第２セグメントＳＥｂ、ゲート線Ｇなどと同一材料で同一層に形成されている。
上記のように構成された第９の実施形態に係る表示装置ＤＳＰにおいても、上記第５の実施形態と同様の効果を得ることができる。
（第１０の実施形態）
次に、第１０の実施形態に係る表示装置ＤＳＰについて説明する。図２７は、本第１０の実施形態に係る表示装置ＤＳＰの第１基板ＳＵＢ１の一部を示す拡大平面図である。本第１０の実施形態の表示装置ＤＳＰは、大まかに、上記第４の実施形態の表示装置ＤＳＰと同様に構成されている（図１７）。以下、上記第４の実施形態の表示装置ＤＳＰの構成と異なる点について説明する。
図２７に示すように、本第１０の実施形態の表示装置ＤＳＰにおいて、ソース線Ｓと画素電極ＰＥとの間にて、３個のトランジスタＴｒが並列に接続されている。
次に、第１０の実施形態に係る表示装置ＤＳＰについて説明する。図２７は、本第１０の実施形態に係る表示装置ＤＳＰの第１基板ＳＵＢ１の一部を示す拡大平面図である。本第１０の実施形態の表示装置ＤＳＰは、大まかに、上記第４の実施形態の表示装置ＤＳＰと同様に構成されている（図１７）。以下、上記第４の実施形態の表示装置ＤＳＰの構成と異なる点について説明する。
図２７に示すように、本第１０の実施形態の表示装置ＤＳＰにおいて、ソース線Ｓと画素電極ＰＥとの間にて、３個のトランジスタＴｒが並列に接続されている。
画素ＰＸは、第３トランジスタＴｒ３をさらに備えている。第１半導体層ＳＣ１、第２半導体層ＳＣ２、及び第３トランジスタＴｒ３の第３半導体層ＳＣ３は、第１方向Ｘに延在し、第２方向Ｙに間隔を置いて並んでいる。第１半導体層ＳＣ１、第２半導体層ＳＣ２、及び第３半導体層ＳＣ３のそれぞれのチャネル領域ＲＣの全体は、同一のゲート線Ｇに重ねられている。本第１０の実施形態において、第１半導体層ＳＣ１の全体、第２半導体層ＳＣ２の全体、及び第３半導体層ＳＣ３の全体は、同一のゲート線Ｇに重ねられている。
３個の半導体層ＳＣを同一のゲート線Ｇに重ねるため、ゲート線Ｇは、部分的に幅広に形成されている。言い換えると、ゲート線Ｇは、部分的に第２方向Ｙに突出し第２半導体層ＳＣ２及び第３半導体層ＳＣ３と対向した突出部ＰＲを有している。なお、突出部ＰＲは、第２画素電極ＰＥ２に間隔を置いて位置している。
平面視にて、補助ゲート電極ＡＥは、少なくとも、第１半導体層ＳＣ１、第２半導体層ＳＣ２、及び第３半導体層ＳＣ３のそれぞれのチャネル領域ＲＣの全体に重なっていればよい。本第１０の実施形態において、補助ゲート電極ＡＥは、第１半導体層ＳＣ１の全体、第２半導体層ＳＣ２の全体、及び第３半導体層ＳＣ３の全体に重なっている。
上記第３半導体層ＳＣ３の追加等に伴い、第２画素電極ＰＥ２の形状、第２接続電極ＥＬ２の形状、第３接続電極ＥＬ３の位置などは、適宜、調整されている。
上記のように構成された第１０の実施形態に係る表示装置ＤＳＰにおいても、上記第４の実施形態と同様の効果を得ることができる。なお、ソース線Ｓと第１画素電極ＰＥ１との間に１個のトランジスタを接続した場合と比較し、１個のトランジスタＴｒに流せる許容電流は維持したまま、実質的に３倍の電流で画素電極ＰＥを駆動することができる。
上記のように構成された第１０の実施形態に係る表示装置ＤＳＰにおいても、上記第４の実施形態と同様の効果を得ることができる。なお、ソース線Ｓと第１画素電極ＰＥ１との間に１個のトランジスタを接続した場合と比較し、１個のトランジスタＴｒに流せる許容電流は維持したまま、実質的に３倍の電流で画素電極ＰＥを駆動することができる。
（第１１の実施形態）
次に、第１１の実施形態に係る表示装置ＤＳＰについて説明する。図２８は、本第１１の実施形態に係る表示装置ＤＳＰの第１基板ＳＵＢ１の一部を示す拡大平面図である。本第１１の実施形態の表示装置ＤＳＰは、大まかに、上記第１の実施形態の表示装置ＤＳＰと同様に構成されている（図５）。以下、上記第１の実施形態の表示装置ＤＳＰの構成と異なる点について説明する。
図２８に示すように、本第１１の実施形態の表示装置ＤＳＰにおいて、ソース線Ｓと画素電極ＰＥとの間にて、４個のトランジスタＴｒが並列に接続されている。
次に、第１１の実施形態に係る表示装置ＤＳＰについて説明する。図２８は、本第１１の実施形態に係る表示装置ＤＳＰの第１基板ＳＵＢ１の一部を示す拡大平面図である。本第１１の実施形態の表示装置ＤＳＰは、大まかに、上記第１の実施形態の表示装置ＤＳＰと同様に構成されている（図５）。以下、上記第１の実施形態の表示装置ＤＳＰの構成と異なる点について説明する。
図２８に示すように、本第１１の実施形態の表示装置ＤＳＰにおいて、ソース線Ｓと画素電極ＰＥとの間にて、４個のトランジスタＴｒが並列に接続されている。
画素ＰＸは、第３トランジスタＴｒ３及び第４トランジスタＴｒ４をさらに備えている。第１半導体層ＳＣ１、第２半導体層ＳＣ２、第３トランジスタＴｒ３の第３半導体層ＳＣ３、及び第４トランジスタＴｒ４の第４半導体層ＳＣ４は、第１方向Ｘに延在し、第２方向Ｙに間隔を置いて並んでいる。第１半導体層ＳＣ１、第２半導体層ＳＣ２、第３半導体層ＳＣ３、及び第４半導体層ＳＣ４のそれぞれのチャネル領域ＲＣの全体は、同一のゲート線Ｇに重ねられている。本第１１の実施形態において、第１半導体層ＳＣ１の全体、第２半導体層ＳＣ２の全体、第３半導体層ＳＣ３の全体、及び第４半導体層ＳＣ４の全体は、同一のゲート線Ｇに重ねられている。
４個の半導体層ＳＣを同一のゲート線Ｇに重ねるため、ゲート線Ｇは、部分的に幅広に形成されている。言い換えると、ゲート線Ｇは、部分的に第２方向Ｙに突出し第２半導体層ＳＣ２、第３半導体層ＳＣ３、及び第４半導体層ＳＣ４と対向した突出部ＰＲを有している。なお、突出部ＰＲは、第２画素電極ＰＥ２に間隔を置いて位置している。
平面視にて、補助ゲート電極ＡＥは、少なくとも、第１半導体層ＳＣ１、第２半導体層ＳＣ２、第３半導体層ＳＣ３、及び第４半導体層ＳＣ４のそれぞれのチャネル領域ＲＣの全体に重なっていればよい。本第１１の実施形態において、補助ゲート電極ＡＥは、第１半導体層ＳＣ１の全体、第２半導体層ＳＣ２の全体、第３半導体層ＳＣ３の全体、及び第４半導体層ＳＣ４の全体に重なっている。
上記第３半導体層ＳＣ３及び上記第４半導体層ＳＣ４の追加等に伴い、第２画素電極ＰＥ２の形状、第２接続電極ＥＬ２の形状、第３接続電極ＥＬ３の位置などは、適宜、調整されている。
上記のように構成された第１１の実施形態に係る表示装置ＤＳＰにおいても、上記第１の実施形態と同様の効果を得ることができる。なお、ソース線Ｓと第１画素電極ＰＥ１との間に１個のトランジスタを接続した場合と比較し、１個のトランジスタＴｒに流せる許容電流は維持したまま、実質的に４倍の電流で画素電極ＰＥを駆動することができる。
上記のように構成された第１１の実施形態に係る表示装置ＤＳＰにおいても、上記第１の実施形態と同様の効果を得ることができる。なお、ソース線Ｓと第１画素電極ＰＥ１との間に１個のトランジスタを接続した場合と比較し、１個のトランジスタＴｒに流せる許容電流は維持したまま、実質的に４倍の電流で画素電極ＰＥを駆動することができる。
（第１２の実施形態）
次に、第１２の実施形態に係る表示装置ＤＳＰについて説明する。図２９は、本第１２の実施形態に係る表示装置ＤＳＰの第１基板ＳＵＢ１の一部を示す拡大平面図である。本第１２の実施形態の表示装置ＤＳＰは、大まかに、上記第１１の実施形態の表示装置ＤＳＰと同様に構成されている（図２８）。以下、上記第１１の実施形態の表示装置ＤＳＰの構成と異なる点について説明する。
図２９に示すように、本第１２の実施形態の表示装置ＤＳＰにおいて、ソース線Ｓと画素電極ＰＥとの間にて、５個のトランジスタＴｒが並列に接続されている。
次に、第１２の実施形態に係る表示装置ＤＳＰについて説明する。図２９は、本第１２の実施形態に係る表示装置ＤＳＰの第１基板ＳＵＢ１の一部を示す拡大平面図である。本第１２の実施形態の表示装置ＤＳＰは、大まかに、上記第１１の実施形態の表示装置ＤＳＰと同様に構成されている（図２８）。以下、上記第１１の実施形態の表示装置ＤＳＰの構成と異なる点について説明する。
図２９に示すように、本第１２の実施形態の表示装置ＤＳＰにおいて、ソース線Ｓと画素電極ＰＥとの間にて、５個のトランジスタＴｒが並列に接続されている。
画素ＰＸは、第５トランジスタＴｒ５をさらに備えている。第１半導体層ＳＣ１、第２半導体層ＳＣ２、第３半導体層ＳＣ３、第４半導体層ＳＣ４、及び第５トランジスタＴｒ５の第５半導体層ＳＣ５は、第１方向Ｘに延在し、第２方向Ｙに間隔を置いて並んでいる。第５半導体層ＳＣ５のチャネル領域ＲＣの全体など、各々の半導体層ＳＣのチャネル領域ＲＣの全体は、同一のゲート線Ｇに重ねられている。本第１２の実施形態において、第１半導体層ＳＣ１の全体、第２半導体層ＳＣ２の全体、第３半導体層ＳＣ３の全体、第４半導体層ＳＣ４の全体、及び第５半導体層ＳＣ５の全体は、同一のゲート線Ｇに重ねられている。
突出部ＰＲは、さらに、第５半導体層ＳＣ５と対向している。
平面視にて、補助ゲート電極ＡＥは、少なくとも、第５半導体層ＳＣ５のチャネル領域ＲＣの全体にさらに重なっている。本第１２の実施形態において、補助ゲート電極ＡＥは、第１半導体層ＳＣ１の全体、第２半導体層ＳＣ２の全体、第３半導体層ＳＣ３の全体、第４半導体層ＳＣ４の全体、及び第５半導体層ＳＣ５の全体に重なっている。
平面視にて、補助ゲート電極ＡＥは、少なくとも、第５半導体層ＳＣ５のチャネル領域ＲＣの全体にさらに重なっている。本第１２の実施形態において、補助ゲート電極ＡＥは、第１半導体層ＳＣ１の全体、第２半導体層ＳＣ２の全体、第３半導体層ＳＣ３の全体、第４半導体層ＳＣ４の全体、及び第５半導体層ＳＣ５の全体に重なっている。
上記第５半導体層ＳＣ５の追加等に伴い、突出部ＰＲの形状などは、適宜、調整されている。
上記のように構成された第１２の実施形態に係る表示装置ＤＳＰにおいても、上記第１１の実施形態と同様の効果を得ることができる。なお、ソース線Ｓと第１画素電極ＰＥ１との間に１個のトランジスタを接続した場合と比較し、１個のトランジスタＴｒに流せる許容電流は維持したまま、実質的に５倍の電流で画素電極ＰＥを駆動することができる。
上記のように構成された第１２の実施形態に係る表示装置ＤＳＰにおいても、上記第１１の実施形態と同様の効果を得ることができる。なお、ソース線Ｓと第１画素電極ＰＥ１との間に１個のトランジスタを接続した場合と比較し、１個のトランジスタＴｒに流せる許容電流は維持したまま、実質的に５倍の電流で画素電極ＰＥを駆動することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。必要に応じて、複数の実施形態を組合せることも可能である。
例えば、上述した実施形態において、ソース線Ｓと画素電極ＰＥとの間にて、２個、３個、４個又は５個のトランジスタＴｒが並列に接続されている例を示した。しかしながら、ソース線Ｓと画素電極ＰＥとの間にて２個以上のトランジスタＴｒが並列に接続されていればよい。そのため、ソース線Ｓと画素電極ＰＥとの間にて６個以上のトランジスタＴｒが並列に接続されてもよい。
トランジスタＴｒは、補助ゲート電極ＡＥ無しに形成されていてもよい。
半導体層ＳＣは、第１基材１とゲート線Ｇとの間に位置していてもよい。第１基材１と半導体層ＳＣとの間に導電性の遮光層が存在する場合、上記遮光層を、ゲート線Ｇに電気的に接続し、補助ゲート電極として機能させてもよい。
トランジスタＴｒは、補助ゲート電極ＡＥ無しに形成されていてもよい。
半導体層ＳＣは、第１基材１とゲート線Ｇとの間に位置していてもよい。第１基材１と半導体層ＳＣとの間に導電性の遮光層が存在する場合、上記遮光層を、ゲート線Ｇに電気的に接続し、補助ゲート電極として機能させてもよい。
上述した実施形態の半導体基板は、上述した第１基板ＳＵＢ１に限らず、各種の半導体基板に適用可能である。
また、上述した実施形態の表示装置ＤＳＰは、上述した電気泳動表示装置に限らず、各種の表示装置に適用可能である。例示すると、表示装置ＤＳＰは、液晶表示装置であってもよい。その場合、表示機能層ＤＬは液晶層である。液晶層は、例えば、高分子分散液晶（PDLC： polymer dispersed liquid crystal）を利用していてもよい。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［１］第１基材と、
前記第１基材の上方に位置したゲート線と、
前記第１基材の上方に位置したソース線と、
前記ゲート線の上方に位置し、前記ソース線の下方に位置する絶縁膜と、
前記第１基材、前記ゲート線、及び前記ソース線の上方に位置した第１画素電極と、
前記第１基材の上方に位置し、電気的に前記ソース線と前記第１画素電極との間にて並列に接続された第１トランジスタ及び第２トランジスタと、を備え、
前記第１トランジスタの第１半導体層及び前記第２トランジスタの第２半導体層は、それぞれ、前記ソース線に電気的に接続された第１領域と、前記第１画素電極に電気的に接続された第２領域と、前記第１領域と前記第２領域との間のチャネル領域と、を有し、
前記第１半導体層及び前記第２半導体層は、前記絶縁膜の前記ソース線側の面である第１表面に接し、
前記第１半導体層及び前記第２半導体層のそれぞれの前記チャネル領域の全体が前記ゲート線に重ねられている、
半導体基板。
［２］前記第１半導体層及び前記第２半導体層は、それぞれ前記ゲート線が延在する方向に長軸を持ち、
前記第１半導体層及び前記第２半導体層の全体が前記ゲート線に重ねられている、
［１］に記載の半導体基板。
［３］前記ゲート線の幅は、前記第１半導体層の短軸の長さ及び前記第２半導体層の短軸の長さの和より大きい、
［２］に記載の半導体基板。
［４］前記第１半導体層及び前記第２半導体層は、前記ゲート線の幅方向に並んでいる、
［３］に記載の半導体基板。
［５］前記第１基材と前記第１画素電極との間に位置し、前記第１画素電極に電気的に接続された第２画素電極と、
前記第１画素電極と前記第２画素電極との間に位置し、前記第１画素電極と前記第２画素電極とのそれぞれに静電容量結合された容量電極と、をさらに備え、
平面視にて、前記容量電極の全体は、前記第１画素電極の内側に位置し、かつ、前記第２画素電極の内側に位置している、
［１］に記載の半導体基板。
［６］前記容量電極とともに前記ゲート線を挟んで位置した他の容量電極と、
前記容量電極と前記他の容量電極とを接続した接続配線と、をさらに備え、
前記ソース線は、前記ゲート線と交差し、
前記接続配線は、前記ゲート線と交差し、前記ソース線と交差していない、
［５］に記載の半導体基板。
［７］前記ゲート線及び前記第２画素電極は、同一材料で形成され、同一層に位置し、
前記ソース線、前記容量電極、前記他の容量電極、及び前記接続配線は、同一材料で形成され、同一層に位置し、
前記容量電極、前記他の容量電極、及び前記接続配線は、一体に形成されている、
［６］に記載の半導体基板。
［８］前記容量電極とともに前記ソース線を挟んで位置した他の容量電極と、
前記容量電極と前記他の容量電極とを接続した接続配線と、をさらに備え、
前記ソース線は、前記ゲート線と交差し、
前記接続配線は、前記ソース線と交差し、前記ゲート線と交差していない、
［５］に記載の半導体基板。
［９］前記第１基材と前記第１画素電極との間に位置した第２画素電極と、
容量電極と、をさらに備え、
前記ソース線は、前記ゲート線と交差し、第１ドメインと第２ドメインとの境界線上に位置し、
前記第１半導体層の前記第２領域及び前記チャネル領域は、前記第１ドメインに位置し、
前記第２半導体層の前記第２領域及び前記チャネル領域は、前記第２ドメインに位置し、
前記第２画素電極は、
前記第１ドメインに位置し前記第１画素電極に電気的に接続された第１セグメントと、
前記第２ドメインに位置し前記第１画素電極に電気的に接続された第２セグメントと、を有し、
前記容量電極は、
前記第１ドメインにて前記第１画素電極と前記第１セグメントとの間に位置し、前記第１画素電極と前記第１セグメントとのそれぞれに静電容量結合された第１容量電極と、
前記第２ドメインにて前記第１画素電極と前記第２セグメントとの間に位置し、前記第１画素電極と前記第２セグメントとのそれぞれに静電容量結合された第２容量電極と、
前記ソース線と交差し、前記第１容量電極と前記第２容量電極とを電気的に接続した交差電極と、を有している、
［１］に記載の半導体基板。
［１０］前記第１容量電極に隣合う他の容量電極と、
前記第２容量電極に隣合い前記他の容量電極とともに前記容量電極を挟んで位置した第３の容量電極と、
前記第１容量電極と前記他の容量電極とを接続した接続配線と、
前記第２容量電極と前記第３の容量電極とを接続した他の接続配線と、をさらに備え、
前記接続配線及び前記他の接続配線は、それぞれ、前記ゲート線と交差しておらず、かつ、前記ソース線と交差していない、
［９］に記載の半導体基板。
［１１］前記第１半導体層及び前記第２半導体層の各々の前記チャネル領域におけるチャネル長及びチャネル幅をそれぞれＬ及びＷとすると、
Ｗ／Ｌ≦０．７５である、
［１］に記載の半導体基板。
［１２］前記第１半導体層及び前記第２半導体層は、それぞれ酸化物半導体で形成されている、
［１１］に記載の半導体基板。
［１３］前記ゲート線に電気的に接続され、前記ゲート線とともに前記第１半導体層及び前記第２半導体層を挟んだ補助ゲート電極をさらに備え、
平面視にて、前記補助ゲート電極は、少なくとも、前記第１半導体層及び前記第２半導体層の両方の前記チャネル領域の全体に重なっている、
［１］に記載の半導体基板。
［１４］第１基材と、前記第１基材の上方に位置したゲート線と、前記第１基材の上方に位置したソース線と、前記ゲート線の上方に位置し、前記ソース線の下方に位置する絶縁膜と、前記第１基材、前記ゲート線、及び前記ソース線の上方に位置した第１画素電極と、前記第１基材の上方に位置し、電気的に前記ソース線と前記第１画素電極との間にて並列に接続された第１トランジスタ及び第２トランジスタと、を備えた半導体基板と、
前記第１画素電極と対向した第２基材と、前記第２基材と前記第１画素電極との間に位置し前記第１画素電極と対向した対向電極と、を備えた対向基板と、
前記第１画素電極と前記対向電極との間に位置し、前記第１画素電極と前記対向電極との間に印加される電圧がかかる表示機能層と、を備え、
前記第１トランジスタの第１半導体層及び前記第２トランジスタの第２半導体層は、それぞれ、前記ソース線に電気的に接続された第１領域と、前記第１画素電極に電気的に接続された第２領域と、前記第１領域と前記第２領域との間のチャネル領域と、を有し、
前記第１半導体層及び前記第２半導体層は、前記絶縁膜の前記ソース線側の面である第１表面に接し、
前記第１半導体層及び前記第２半導体層のそれぞれの前記チャネル領域の全体が前記ゲート線に重ねられている、
表示装置。
［１５］前記表示機能層は、電気泳動層である、
［１４］に記載の表示装置。
また、上述した実施形態の表示装置ＤＳＰは、上述した電気泳動表示装置に限らず、各種の表示装置に適用可能である。例示すると、表示装置ＤＳＰは、液晶表示装置であってもよい。その場合、表示機能層ＤＬは液晶層である。液晶層は、例えば、高分子分散液晶（PDLC： polymer dispersed liquid crystal）を利用していてもよい。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［１］第１基材と、
前記第１基材の上方に位置したゲート線と、
前記第１基材の上方に位置したソース線と、
前記ゲート線の上方に位置し、前記ソース線の下方に位置する絶縁膜と、
前記第１基材、前記ゲート線、及び前記ソース線の上方に位置した第１画素電極と、
前記第１基材の上方に位置し、電気的に前記ソース線と前記第１画素電極との間にて並列に接続された第１トランジスタ及び第２トランジスタと、を備え、
前記第１トランジスタの第１半導体層及び前記第２トランジスタの第２半導体層は、それぞれ、前記ソース線に電気的に接続された第１領域と、前記第１画素電極に電気的に接続された第２領域と、前記第１領域と前記第２領域との間のチャネル領域と、を有し、
前記第１半導体層及び前記第２半導体層は、前記絶縁膜の前記ソース線側の面である第１表面に接し、
前記第１半導体層及び前記第２半導体層のそれぞれの前記チャネル領域の全体が前記ゲート線に重ねられている、
半導体基板。
［２］前記第１半導体層及び前記第２半導体層は、それぞれ前記ゲート線が延在する方向に長軸を持ち、
前記第１半導体層及び前記第２半導体層の全体が前記ゲート線に重ねられている、
［１］に記載の半導体基板。
［３］前記ゲート線の幅は、前記第１半導体層の短軸の長さ及び前記第２半導体層の短軸の長さの和より大きい、
［２］に記載の半導体基板。
［４］前記第１半導体層及び前記第２半導体層は、前記ゲート線の幅方向に並んでいる、
［３］に記載の半導体基板。
［５］前記第１基材と前記第１画素電極との間に位置し、前記第１画素電極に電気的に接続された第２画素電極と、
前記第１画素電極と前記第２画素電極との間に位置し、前記第１画素電極と前記第２画素電極とのそれぞれに静電容量結合された容量電極と、をさらに備え、
平面視にて、前記容量電極の全体は、前記第１画素電極の内側に位置し、かつ、前記第２画素電極の内側に位置している、
［１］に記載の半導体基板。
［６］前記容量電極とともに前記ゲート線を挟んで位置した他の容量電極と、
前記容量電極と前記他の容量電極とを接続した接続配線と、をさらに備え、
前記ソース線は、前記ゲート線と交差し、
前記接続配線は、前記ゲート線と交差し、前記ソース線と交差していない、
［５］に記載の半導体基板。
［７］前記ゲート線及び前記第２画素電極は、同一材料で形成され、同一層に位置し、
前記ソース線、前記容量電極、前記他の容量電極、及び前記接続配線は、同一材料で形成され、同一層に位置し、
前記容量電極、前記他の容量電極、及び前記接続配線は、一体に形成されている、
［６］に記載の半導体基板。
［８］前記容量電極とともに前記ソース線を挟んで位置した他の容量電極と、
前記容量電極と前記他の容量電極とを接続した接続配線と、をさらに備え、
前記ソース線は、前記ゲート線と交差し、
前記接続配線は、前記ソース線と交差し、前記ゲート線と交差していない、
［５］に記載の半導体基板。
［９］前記第１基材と前記第１画素電極との間に位置した第２画素電極と、
容量電極と、をさらに備え、
前記ソース線は、前記ゲート線と交差し、第１ドメインと第２ドメインとの境界線上に位置し、
前記第１半導体層の前記第２領域及び前記チャネル領域は、前記第１ドメインに位置し、
前記第２半導体層の前記第２領域及び前記チャネル領域は、前記第２ドメインに位置し、
前記第２画素電極は、
前記第１ドメインに位置し前記第１画素電極に電気的に接続された第１セグメントと、
前記第２ドメインに位置し前記第１画素電極に電気的に接続された第２セグメントと、を有し、
前記容量電極は、
前記第１ドメインにて前記第１画素電極と前記第１セグメントとの間に位置し、前記第１画素電極と前記第１セグメントとのそれぞれに静電容量結合された第１容量電極と、
前記第２ドメインにて前記第１画素電極と前記第２セグメントとの間に位置し、前記第１画素電極と前記第２セグメントとのそれぞれに静電容量結合された第２容量電極と、
前記ソース線と交差し、前記第１容量電極と前記第２容量電極とを電気的に接続した交差電極と、を有している、
［１］に記載の半導体基板。
［１０］前記第１容量電極に隣合う他の容量電極と、
前記第２容量電極に隣合い前記他の容量電極とともに前記容量電極を挟んで位置した第３の容量電極と、
前記第１容量電極と前記他の容量電極とを接続した接続配線と、
前記第２容量電極と前記第３の容量電極とを接続した他の接続配線と、をさらに備え、
前記接続配線及び前記他の接続配線は、それぞれ、前記ゲート線と交差しておらず、かつ、前記ソース線と交差していない、
［９］に記載の半導体基板。
［１１］前記第１半導体層及び前記第２半導体層の各々の前記チャネル領域におけるチャネル長及びチャネル幅をそれぞれＬ及びＷとすると、
Ｗ／Ｌ≦０．７５である、
［１］に記載の半導体基板。
［１２］前記第１半導体層及び前記第２半導体層は、それぞれ酸化物半導体で形成されている、
［１１］に記載の半導体基板。
［１３］前記ゲート線に電気的に接続され、前記ゲート線とともに前記第１半導体層及び前記第２半導体層を挟んだ補助ゲート電極をさらに備え、
平面視にて、前記補助ゲート電極は、少なくとも、前記第１半導体層及び前記第２半導体層の両方の前記チャネル領域の全体に重なっている、
［１］に記載の半導体基板。
［１４］第１基材と、前記第１基材の上方に位置したゲート線と、前記第１基材の上方に位置したソース線と、前記ゲート線の上方に位置し、前記ソース線の下方に位置する絶縁膜と、前記第１基材、前記ゲート線、及び前記ソース線の上方に位置した第１画素電極と、前記第１基材の上方に位置し、電気的に前記ソース線と前記第１画素電極との間にて並列に接続された第１トランジスタ及び第２トランジスタと、を備えた半導体基板と、
前記第１画素電極と対向した第２基材と、前記第２基材と前記第１画素電極との間に位置し前記第１画素電極と対向した対向電極と、を備えた対向基板と、
前記第１画素電極と前記対向電極との間に位置し、前記第１画素電極と前記対向電極との間に印加される電圧がかかる表示機能層と、を備え、
前記第１トランジスタの第１半導体層及び前記第２トランジスタの第２半導体層は、それぞれ、前記ソース線に電気的に接続された第１領域と、前記第１画素電極に電気的に接続された第２領域と、前記第１領域と前記第２領域との間のチャネル領域と、を有し、
前記第１半導体層及び前記第２半導体層は、前記絶縁膜の前記ソース線側の面である第１表面に接し、
前記第１半導体層及び前記第２半導体層のそれぞれの前記チャネル領域の全体が前記ゲート線に重ねられている、
表示装置。
［１５］前記表示機能層は、電気泳動層である、
［１４］に記載の表示装置。
ＤＳＰ…表示装置、ＰＮＬ…表示パネル、ＤＡ…表示領域、ＮＤＡ…非表示領域、
ＳＵＢ１…第１基板、１…第１基材、ＰＸ…画素、Ｇ…ゲート線、Ｓ…ソース線、
Ｔｒ１…第１トランジスタ、Ｔｒ２…第２トランジスタ、ＳＣ１…第１半導体層、
ＳＣ２…第２半導体層、ＳＣ３…第３半導体層、ＳＣ４…第４半導体層、
ＳＣ５…第５半導体層、Ｒ１…第１領域、Ｒ２…第２領域、ＲＣ…チャネル領域、
ＡＥ…補助ゲート電極、ＰＥ…画素電極、ＰＥ１…第１画素電極、
ＰＥ２…第２画素電極、ＳＥａ…第１セグメント、ＳＥｂ…第２セグメント、
ＯＥ…容量電極、ＯＥａ…第１容量電極、ＯＥｂ…第２容量電極、ＯＥｃ…交差電極、
ＮＷ，ＮＷａ，ＮＷｂ…接続配線、ＮＷ１，ＮＷ２…接続電極、ＮＷ３…交差電極、
ＣＷ…容量配線、Ｃ１…第１容量、Ｃ２…第２容量、ＳＵＢ２…第２基板、
２…第２基材、ＣＥ…対向電極、ＤＬ…表示機能層、ＤＯａ…第１ドメイン、
ＤＯｂ…第２ドメイン、ＢＬ…境界線、ＷＩ…幅、Ｌ…チャネル長、Ｗ…チャネル幅、
ＡＸ１…長軸、ＡＸ２…短軸、Ｘ…第１方向、Ｙ…第２方向、Ｚ…第３方向。
ＳＵＢ１…第１基板、１…第１基材、ＰＸ…画素、Ｇ…ゲート線、Ｓ…ソース線、
Ｔｒ１…第１トランジスタ、Ｔｒ２…第２トランジスタ、ＳＣ１…第１半導体層、
ＳＣ２…第２半導体層、ＳＣ３…第３半導体層、ＳＣ４…第４半導体層、
ＳＣ５…第５半導体層、Ｒ１…第１領域、Ｒ２…第２領域、ＲＣ…チャネル領域、
ＡＥ…補助ゲート電極、ＰＥ…画素電極、ＰＥ１…第１画素電極、
ＰＥ２…第２画素電極、ＳＥａ…第１セグメント、ＳＥｂ…第２セグメント、
ＯＥ…容量電極、ＯＥａ…第１容量電極、ＯＥｂ…第２容量電極、ＯＥｃ…交差電極、
ＮＷ，ＮＷａ，ＮＷｂ…接続配線、ＮＷ１，ＮＷ２…接続電極、ＮＷ３…交差電極、
ＣＷ…容量配線、Ｃ１…第１容量、Ｃ２…第２容量、ＳＵＢ２…第２基板、
２…第２基材、ＣＥ…対向電極、ＤＬ…表示機能層、ＤＯａ…第１ドメイン、
ＤＯｂ…第２ドメイン、ＢＬ…境界線、ＷＩ…幅、Ｌ…チャネル長、Ｗ…チャネル幅、
ＡＸ１…長軸、ＡＸ２…短軸、Ｘ…第１方向、Ｙ…第２方向、Ｚ…第３方向。
Claims (16)
- 第１基材と、
前記第１基材の上方に位置したゲート線と、
前記第１基材の上方に位置したソース線と、
前記ゲート線の上方に位置し、前記ソース線の下方に位置する絶縁膜と、
前記第１基材、前記ゲート線、及び前記ソース線の上方に位置した第１画素電極と、
前記第１基材の上方に位置し、電気的に前記ソース線と前記第１画素電極との間にて並列に接続された第１トランジスタ及び第２トランジスタと、を備え、
前記第１トランジスタの第１半導体層及び前記第２トランジスタの第２半導体層は、それぞれ、前記ソース線に電気的に接続された第１領域と、前記第１画素電極に電気的に接続された第２領域と、前記第１領域と前記第２領域との間のチャネル領域と、を有し、
前記第１半導体層及び前記第２半導体層は、前記絶縁膜の前記ソース線側の面である第１表面に接し、
前記第１半導体層及び前記第２半導体層のそれぞれの前記チャネル領域の全体が前記ゲート線に重ねられ、
前記第１半導体層及び前記第２半導体層は、前記ゲート線の幅方向に並んでいる、
半導体基板。 - 前記第１半導体層及び前記第２半導体層は、それぞれ前記ゲート線が延在する方向に長軸を持ち、
前記第１半導体層及び前記第２半導体層の全体が前記ゲート線に重ねられている、
請求項１に記載の半導体基板。 - 前記ゲート線の幅は、前記第１半導体層の短軸の長さ及び前記第２半導体層の短軸の長さの和より大きい、
請求項２に記載の半導体基板。 - 前記第１半導体層及び前記第２半導体層の各々の前記チャネル領域におけるチャネル長及びチャネル幅をそれぞれＬ及びＷとすると、
Ｗ／Ｌ≦０．７５である、
請求項１に記載の半導体基板。 - 前記第１半導体層及び前記第２半導体層は、それぞれ酸化物半導体で形成されている、
請求項４に記載の半導体基板。 - 前記ゲート線に電気的に接続され、前記ゲート線とともに前記第１半導体層及び前記第２半導体層を挟んだ補助ゲート電極をさらに備え、
平面視にて、前記補助ゲート電極は、少なくとも、前記第１半導体層及び前記第２半導体層の両方の前記チャネル領域の全体に重なっている、
請求項１に記載の半導体基板。 - 第１基材と、
前記第１基材の上方に位置したゲート線と、
前記第１基材の上方に位置したソース線と、
前記ゲート線の上方に位置し、前記ソース線の下方に位置する絶縁膜と、
前記第１基材、前記ゲート線、及び前記ソース線の上方に位置した第１画素電極と、
前記第１基材の上方に位置し、電気的に前記ソース線と前記第１画素電極との間にて並列に接続された第１トランジスタ及び第２トランジスタと、
前記第１基材と前記第１画素電極との間に位置し、前記第１画素電極に電気的に接続された第２画素電極と、
前記第１画素電極と前記第２画素電極との間に位置し、前記第１画素電極と前記第２画素電極とのそれぞれに静電容量結合された容量電極と、を備え、
前記第１トランジスタの第１半導体層及び前記第２トランジスタの第２半導体層は、それぞれ、前記ソース線に電気的に接続された第１領域と、前記第１画素電極に電気的に接続された第２領域と、前記第１領域と前記第２領域との間のチャネル領域と、を有し、
前記第１半導体層及び前記第２半導体層は、前記絶縁膜の前記ソース線側の面である第１表面に接し、
前記第１半導体層及び前記第２半導体層のそれぞれの前記チャネル領域の全体が前記ゲート線に重ねられ、
平面視にて、前記容量電極の全体は、前記第１画素電極の内側に位置し、かつ、前記第２画素電極の内側に位置している、
半導体基板。 - 前記容量電極とともに前記ゲート線を挟んで位置した他の容量電極と、
前記容量電極と前記他の容量電極とを接続した接続配線と、をさらに備え、
前記ソース線は、前記ゲート線と交差し、
前記接続配線は、前記ゲート線と交差し、前記ソース線と交差していない、
請求項７に記載の半導体基板。 - 前記ゲート線及び前記第２画素電極は、同一材料で形成され、同一層に位置し、
前記ソース線、前記容量電極、前記他の容量電極、及び前記接続配線は、同一材料で形成され、同一層に位置し、
前記容量電極、前記他の容量電極、及び前記接続配線は、一体に形成されている、
請求項８に記載の半導体基板。 - 前記容量電極とともに前記ソース線を挟んで位置した他の容量電極と、
前記容量電極と前記他の容量電極とを接続した接続配線と、をさらに備え、
前記ソース線は、前記ゲート線と交差し、
前記接続配線は、前記ソース線と交差し、前記ゲート線と交差していない、
請求項７に記載の半導体基板。 - 第１基材と、
前記第１基材の上方に位置したゲート線と、
前記第１基材の上方に位置したソース線と、
前記ゲート線の上方に位置し、前記ソース線の下方に位置する絶縁膜と、
前記第１基材、前記ゲート線、及び前記ソース線の上方に位置した第１画素電極と、
前記第１基材の上方に位置し、電気的に前記ソース線と前記第１画素電極との間にて並列に接続された第１トランジスタ及び第２トランジスタと、
前記第１基材と前記第１画素電極との間に位置した第２画素電極と、
容量電極と、を備え、
前記第１トランジスタの第１半導体層及び前記第２トランジスタの第２半導体層は、それぞれ、前記ソース線に電気的に接続された第１領域と、前記第１画素電極に電気的に接続された第２領域と、前記第１領域と前記第２領域との間のチャネル領域と、を有し、
前記第１半導体層及び前記第２半導体層は、前記絶縁膜の前記ソース線側の面である第１表面に接し、
前記第１半導体層及び前記第２半導体層のそれぞれの前記チャネル領域の全体が前記ゲート線に重ねられ、
前記ソース線は、前記ゲート線と交差し、第１ドメインと第２ドメインとの境界線上に位置し、
前記第１半導体層の前記第２領域及び前記チャネル領域は、前記第１ドメインに位置し、
前記第２半導体層の前記第２領域及び前記チャネル領域は、前記第２ドメインに位置し、
前記第２画素電極は、
前記第１ドメインに位置し前記第１画素電極に電気的に接続された第１セグメントと、
前記第２ドメインに位置し前記第１画素電極に電気的に接続された第２セグメントと、を有し、
前記容量電極は、
前記第１ドメインにて前記第１画素電極と前記第１セグメントとの間に位置し、前記第１画素電極と前記第１セグメントとのそれぞれに静電容量結合された第１容量電極と、
前記第２ドメインにて前記第１画素電極と前記第２セグメントとの間に位置し、前記第１画素電極と前記第２セグメントとのそれぞれに静電容量結合された第２容量電極と、
前記ソース線と交差し、前記第１容量電極と前記第２容量電極とを電気的に接続した交差電極と、を有している、
半導体基板。 - 前記第１容量電極に隣合う他の容量電極と、
前記第２容量電極に隣合い前記他の容量電極とともに前記容量電極を挟んで位置した第３の容量電極と、
前記第１容量電極と前記他の容量電極とを接続した接続配線と、
前記第２容量電極と前記第３の容量電極とを接続した他の接続配線と、をさらに備え、
前記接続配線及び前記他の接続配線は、それぞれ、前記ゲート線と交差しておらず、かつ、前記ソース線と交差していない、
請求項１１に記載の半導体基板。 - 第１基材と、前記第１基材の上方に位置したゲート線と、前記第１基材の上方に位置したソース線と、前記ゲート線の上方に位置し、前記ソース線の下方に位置する絶縁膜と、前記第１基材、前記ゲート線、及び前記ソース線の上方に位置した第１画素電極と、前記第１基材の上方に位置し、電気的に前記ソース線と前記第１画素電極との間にて並列に接続された第１トランジスタ及び第２トランジスタと、を備えた半導体基板と、
前記第１画素電極と対向した第２基材と、前記第２基材と前記第１画素電極との間に位置し前記第１画素電極と対向した対向電極と、を備えた対向基板と、
前記第１画素電極と前記対向電極との間に位置し、前記第１画素電極と前記対向電極との間に印加される電圧がかかる表示機能層と、を備え、
前記第１トランジスタの第１半導体層及び前記第２トランジスタの第２半導体層は、それぞれ、前記ソース線に電気的に接続された第１領域と、前記第１画素電極に電気的に接続された第２領域と、前記第１領域と前記第２領域との間のチャネル領域と、を有し、
前記第１半導体層及び前記第２半導体層は、前記絶縁膜の前記ソース線側の面である第１表面に接し、
前記第１半導体層及び前記第２半導体層のそれぞれの前記チャネル領域の全体が前記ゲート線に重ねられ、
前記第１半導体層及び前記第２半導体層は、前記ゲート線の幅方向に並んでいる、
表示装置。 - 前記表示機能層は、電気泳動層である、
請求項１３に記載の表示装置。 - 前記表示機能層は、液晶層である、
請求項１３に記載の表示装置。 - 前記液晶層は、高分子分散液晶である、
請求項１５に記載の表示装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US16/779,680 US11626520B2 (en) | 2019-02-06 | 2020-02-03 | Semiconductor substrate and display device |
| CN202311529929.9A CN117525163A (zh) | 2019-02-06 | 2020-02-05 | 薄膜晶体管 |
| CN202010080626.3A CN111538195B (zh) | 2019-02-06 | 2020-02-05 | 半导体基板及显示装置 |
| US18/181,572 US12148842B2 (en) | 2019-02-06 | 2023-03-10 | Semiconductor substrate and display device |
| JP2023115903A JP7459355B2 (ja) | 2019-02-06 | 2023-07-14 | 薄膜トランジスタ |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019019792 | 2019-02-06 | ||
| JP2019019792 | 2019-02-06 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2023115903A Division JP7459355B2 (ja) | 2019-02-06 | 2023-07-14 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2020126218A JP2020126218A (ja) | 2020-08-20 |
| JP7317593B2 true JP7317593B2 (ja) | 2023-07-31 |
Family
ID=72084914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2019119960A Active JP7317593B2 (ja) | 2019-02-06 | 2019-06-27 | 半導体基板及び表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP7317593B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7508336B2 (ja) | 2020-10-26 | 2024-07-01 | 株式会社ジャパンディスプレイ | 半導体基板及び表示装置 |
| JP7612504B2 (ja) * | 2021-04-26 | 2025-01-14 | 株式会社ジャパンディスプレイ | アレイ基板および表示装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007266252A (ja) | 2006-03-28 | 2007-10-11 | Toppan Printing Co Ltd | 薄膜トランジスタおよびその製造方法 |
| WO2016121682A1 (ja) | 2015-01-30 | 2016-08-04 | シャープ株式会社 | 表示制御素子および表示装置 |
| US20180158845A1 (en) | 2016-12-01 | 2018-06-07 | Boe Technology Group Co., Ltd. | Switching Element, Manufacturing Method Thereof, Array Substrate and Display Device |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01267520A (ja) * | 1988-04-19 | 1989-10-25 | Seiko Epson Corp | 表示装置 |
| JP2727562B2 (ja) * | 1988-04-27 | 1998-03-11 | ソニー株式会社 | 表示装置 |
| JP2850332B2 (ja) * | 1988-09-14 | 1999-01-27 | セイコーエプソン株式会社 | 薄膜トランジスタ |
| JP2639282B2 (ja) * | 1992-06-23 | 1997-08-06 | 松下電器産業株式会社 | 液晶表示パネル |
| JP3490216B2 (ja) * | 1996-04-24 | 2004-01-26 | シャープ株式会社 | スイッチング素子基板の製造方法 |
-
2019
- 2019-06-27 JP JP2019119960A patent/JP7317593B2/ja active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007266252A (ja) | 2006-03-28 | 2007-10-11 | Toppan Printing Co Ltd | 薄膜トランジスタおよびその製造方法 |
| WO2016121682A1 (ja) | 2015-01-30 | 2016-08-04 | シャープ株式会社 | 表示制御素子および表示装置 |
| US20180158845A1 (en) | 2016-12-01 | 2018-06-07 | Boe Technology Group Co., Ltd. | Switching Element, Manufacturing Method Thereof, Array Substrate and Display Device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2020126218A (ja) | 2020-08-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP7459355B2 (ja) | 薄膜トランジスタ | |
| US11670203B2 (en) | Display device having pixels including pixel TFTs provided in a display area and switching TFTs located outside of the display area | |
| JP7317593B2 (ja) | 半導体基板及び表示装置 | |
| US12072592B2 (en) | Semiconductor substrate and display device | |
| US10871698B2 (en) | Display device | |
| US11635663B2 (en) | Display device and transistor | |
| JP2019203957A (ja) | 表示装置及びアレイ基板 | |
| CN114497075B (zh) | 半导体基板以及显示装置 | |
| CN113495387B (zh) | 半导体基板及显示装置 | |
| US11150524B2 (en) | Display device | |
| JP7612504B2 (ja) | アレイ基板および表示装置 | |
| JP2019049627A (ja) | 表示装置 | |
| US11682732B2 (en) | Semiconductor substrate and display device | |
| US20230251545A1 (en) | Display device | |
| JP2021027082A (ja) | 表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20220526 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20221228 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20230110 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20230303 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20230620 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20230719 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 7317593 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |