JP7311678B1 - 可変利得増幅器 - Google Patents

Abstract

【課題】小型化及びインピーダンスの不整合による損失を抑えることが可能な可変利得増幅器を提供する。
【解決手段】可変利得増幅器１は、一対の入力端ａ１，ａ２と、一対の出力端ｂ１，ｂ２とを有する差動増幅回路１３と、差動増幅回路１３の一対の入力端ａ１，ａ２及び一対の出力端ｂ１，ｂ２の少なくとも一方の間に接続され、外部から入力される制御信号に基づいて、抵抗値を切り替え可能な可変減衰回路１４と、を備える。
【選択図】図１

Description

本発明は、可変利得増幅器に関する。

近年、マイクロ波、ミリ波等の高周波信号を用いた無線通信が脚光を浴びている。このような高周波信号の送受信を行う無線通信装置では、送信信号又は受信信号の信号レベルの調整が必要になることがある。可変利得増幅器は、例えば、このような電力調整を行うために、無線通信装置に設けられる。

以下の非特許文献１には、トランジスタ及びバイアス回路によって構成される増幅回路が、入力整合回路と段間整合回路との間、及び、段間整合回路と出力整合回路との間に設けられた２段構成の電力増幅器が開示されている。また、以下の特許文献１には、インピーダンスの整合を保ちつつ、高周波信号を適切な信号レベルに減衰させるＴ型又はπ型の減衰器が開示されている。可変利得増幅器は、例えば、非特許文献１に開示された電力増幅器と特許文献１に開示された減衰器とを組み合わせることによって実現される。

特開２００８－４８４５５号公報

Satoshi Tanaka, "Progress of the linear RF power amplifier for mobile phones", IEICE Trans. Fundamentals, vol. E101-A, No. 2 pp. 385-395, 2018

ところで、非特許文献１の電力増幅器と特許文献１の減衰器との何れか一方を、高周波信号の経路に対して切り替え可能に接続する構成では、複数の経路が必要になるため小型化が困難になる。また、かかる構成では、高周波信号の経路に対して、ＦＥＴ（電界効果トランジスタ）等を備える切り替え回路を直列接続する必要があることから、インピーダンスの不整合が生じて損失が増大する。

本発明は上記事情に鑑みてなされたものであり、小型化及びインピーダンスの不整合による損失を抑えることが可能な可変利得増幅器を提供することを目的とする。

上記課題を解決するために、本発明の第１の態様による可変利得増幅器（１～３）は、一対の入力端（ａ１、ａ２）と、一対の出力端（ｂ１、ｂ２）とを有する差動増幅回路（１３、１３－１～１３－４）と、前記差動増幅回路の前記一対の入力端及び前記一対の出力端の少なくとも一方の間に接続され、外部から入力される制御信号に基づいて、抵抗値を切り替え可能な第１可変減衰回路（１４、１４－１～１４－３）と、を備える。

本発明の第１の態様による可変利得増幅器では、高周波信号を増幅する差動増幅回路の一対の入力端の間に第１可変減衰回路が接続されており、外部から入力される制御信号に基づいて、一対の入力端の間における抵抗値が切り替え可能である。これにより、従来のように、減衰器を高周波信号の経路に対して切り替え可能に接続する必要がなくなるため、小型化が可能になる。また、高周波信号の経路に対して、ＦＥＴ（電界効果トランジスタ）等を備える切り替え回路を直列接続する必要がないので、インピーダンスの不整合による損失を抑えることが可能である。

本発明の第２の態様による可変利得増幅器は、本発明の第１の態様による可変利得増幅器において、高周波信号の伝搬方向に沿って縦続接続されたＮ（Ｎは２以上の整数）個の前記差動増幅回路と、前記一対の入力端から数えて、第２番目から第Ｎ番目の前記差動増幅回路のうち少なくとも１つの前記一対の入力端の間に接続された前記第１可変減衰回路と、を備える。

本発明の第３の態様による可変利得増幅器は、本発明の第２の態様による可変利得増幅器において、前記第１可変減衰回路が接続された前記一対の入力端を備える前記差動増幅回路の前段の前記差動増幅回路の前記一対の出力端の間に接続され、外部から入力される制御信号に基づいて、前記一対の出力端の間における抵抗値を切り替え可能な第２可変減衰回路（１５、１５－１～１５－３）を更に備える。

本発明の第４の態様による可変利得増幅器は、本発明の第１から第３の態様の何れかの態様による可変利得増幅器において、前記第１可変減衰回路が、前記一対の入力端の間に接続されたトランジスタ（３１、３１－１～３１－ｎ）を備える。

本発明の第５の態様による可変利得増幅器は、本発明の第４の態様による可変利得増幅器において、前記第１可変減衰回路が、前記トランジスタに対して直列又は並列に接続された抵抗器（３２）を備える。

本発明の第６の態様による可変利得増幅器は、本発明の第４又は第５の態様による可変利得増幅器において、前記トランジスタが、前記制御信号に基づいて、オン状態又はオフ状態に制御される。

本発明の第７の態様による可変利得増幅器は、本発明の第４又は第５の態様による可変利得増幅器において、前記第１可変減衰回路が、前記トランジスタを複数備えており、複数の前記トランジスタが、複数の前記制御信号に基づいて、オン状態又はオフ状態が個別に制御される。

本発明の第８の態様による可変利得増幅器は、本発明の第４又は第５の態様による可変利得増幅器において、前記第１可変減衰回路が、外部から入力される複数の制御信号に基づいて、前記トランジスタに与えるバイアス電圧を変えることにより前記トランジスタの抵抗値を調整するバイアス回路（３３）を更に備える。

本発明の第９の態様による可変利得増幅器は、本発明の第３の態様による可変利得増幅器において、前記第２可変減衰回路が、前記一対の出力端の間に接続されたトランジスタを備える。

本発明の第１０の態様による可変利得増幅器は、本発明の第９の態様による可変利得増幅器において、前記第２可変減衰回路が、前記トランジスタに対して直列又は並列に接続された抵抗器（３２）を備える。

本発明の第１１の態様による可変利得増幅器は、本発明の第９又は第１０の態様による可変利得増幅器において、前記トランジスタが、前記制御信号に基づいて、オン状態又はオフ状態に制御される。

本発明の第１２の態様による可変利得増幅器は、本発明の第９又は第１０の態様による可変利得増幅器において、前記第２可変減衰回路が、前記トランジスタを複数備えており、複数の前記トランジスタが、複数の前記制御信号に基づいて、オン状態又はオフ状態が個別に制御される。

本発明の第１３の態様による可変利得増幅器は、本発明の第９又は第１０の態様による可変利得増幅器において、前記第２可変減衰回路が、外部から入力される複数の制御信号に基づいて、前記トランジスタに与えるバイアス電圧を変えることにより前記トランジスタの抵抗値を調整するバイアス回路（３３）を更に備える。

本発明の第１４の態様による可変利得増幅器は、本発明の第３の態様による可変利得増幅器において、前記第１可変減衰回路が、前記一対の入力端の間に接続された複数のトランジスタを備え、前記第２可変減衰回路が、前記一対の出力端の間に接続された複数のトランジスタを備え、前記第１可変減衰回路の各トランジスタのゲート幅は異なり、前記第２可変減衰回路の各トランジスタのゲート幅は異なり、前記第１可変減衰回路の各トランジスタをゲート幅が短い順に並べ、前記第２可変減衰回路の各トランジスタをゲート幅が短い順に並べた場合、順番が同じトランジスタのゲート幅の比は同じである。

本発明によれば、小型化及びインピーダンスの不整合による損失を抑えることが可能である、という効果を有する。

本発明の第１実施形態による可変利得増幅器の要部構成を示すブロック図である。 本発明の第１実施形態における差動増幅回路の構成例を示す回路図である。 本発明の第１実施形態における可変減衰回路の構成例を示す回路図である。 本発明の第２実施形態による可変利得増幅器の要部構成を示すブロック図である。 本発明の第２実施形態における段間整合回路の構成例を示す回路図である。 本発明の第２実施形態による可変利得増幅器の等価半回路である。 図６に示す等価半回路の通過特性を示す図である。 図６に示す等価半回路において、合成抵抗Ｒ₂を変化させた場合の通過特性を示す図である。 本発明の第２実施形態による可変利得増幅器の変形例を示すブロック図である。 第１実施例に係る可変利得増幅器を示す図である。 第１実施例に係る可変利得増幅器の電力利得を示す図である。 第２実施例に係る可変利得増幅器を示す図である。 第２実施例に係る可変利得増幅器の通過特性の周波数特性を示す図である。 第３実施例に係る可変利得増幅器を示す図である。

以下、図面を参照して本発明の実施形態による可変利得増幅器について詳細に説明する。

〔第１実施形態〕
図１は、本発明の第１実施形態による可変利得増幅器の要部構成を示すブロック図である。図１に示す通り、本実施形態による可変利得増幅器１は、入力整合回路１１、出力整合回路１２、差動増幅回路１３、及び可変減衰回路１４（第１可変減衰回路）を備える。このような可変利得増幅器１は、一対の入力端Ｔ１１，Ｔ１２から入力される高周波信号を増幅して、一対の出力端Ｔ２１，Ｔ２２から出力する。詳細は後述するが、可変利得増幅器１の増幅率は、外部から入力される制御信号によって変えることができる。

以下では、説明の便宜上、図１中の上側の線路（入力端Ｔ１１、出力端Ｔ２１等が接続される線路）及びその線路に接続される要素を「ｐ側」ということがある。また、図１中の下側の線路（入力端Ｔ１２、出力端Ｔ２２等が接続される線路）及びその線路に接続される要素を「ｎ側」ということがある。尚、可変利得増幅器１に入力される高周波信号は、例えば、マイクロ波（３～３０［ＧＨｚ］）又はミリ波（３０～３００［ＧＨｚ］）の信号である。

入力整合回路１１は、可変利得増幅器１の入力側（一対の入力端Ｔ１１，Ｔ１２側）のインピーダンス整合を行う回路である。出力整合回路１２は、可変利得増幅器１の出力側（一対の出力端Ｔ２１，Ｔ２２側）のインピーダンス整合を行う回路である。本実施形態では、可変利得増幅器１で入出力される信号が平衡信号である場合を例に挙げて説明するが、可変利得増幅器１で入出力される信号は、不平衡信号であってもよい。

可変利得増幅器１で入出力される信号が不平衡信号である場合には、入力整合回路１１に不平衡信号を平衡信号に変換する変換回路（バラン）を設け、出力整合回路１２に平衡信号を不平衡信号に変換する変換回路（バラン）を設ければよい。尚、この場合には、ｐ側とｎ側との何れか一方がグランドに接続されることになる。

差動増幅回路１３は、一対の入力端ａ１，ａ２と一対の出力端ｂ１，ｂ２とを備えており、一対の入力端ａ１，ａ２から入力される高周波信号を、所定の増幅率で増幅して、一対の出力端ｂ１，ｂ２から出力する。差動増幅回路１３の一対の入力端ａ１，ａ２は入力整合回路１１の出力側に接続されており、一対の出力端ｂ１，ｂ２は出力整合回路１２の入力側に接続されている。尚、差動増幅回路１３の増幅率は、可変利得増幅器１が用いられる用途に応じて任意に設定することができる。

図２は、本発明の第１実施形態における差動増幅回路の構成例を示す回路図である。図２に示す通り、差動増幅回路１３は、ｐ側のトランジスタ２１と、ｎ側のトランジスタ２２とを備える。尚、図２では、説明を簡単にするために、トランジスタ２１，２２のみを図示しており、トランジスタ２１，２２に付随する回路素子の図示は省略している。

図２に示す通り、トランジスタ２１，２２は、ベース端子、エミッタ端子、及びコレクタ端子を備えるバイポーラトランジスタである。トランジスタ２１のベース端子は差動増幅回路１３の入力端ａ１に接続され、コレクタ端子は差動増幅回路１３の出力端ｂ１に接続され、エミッタ端子はグランドに接続されている。トランジスタ２２のベース端子は差動増幅回路１３の入力端ａ２に接続され、コレクタ端子は差動増幅回路１３の出力端ｂ１に接続され、エミッタ端子はグランドに接続されている。

尚、トランジスタ２１のベース端子とトランジスタ２２のコレクタ端子との間、及び、トランジスタ２２のベース端子とトランジスタ２１のコレクタ端子との間に、中性化コンデンサが設けられていてもよい。このような中性化コンデンサを設けることで、差動増幅回路１３の入力側と出力側とのアイソレーションを改善することができる。尚、図２では、トランジスタ２１，２２がバイポーラトランジスタである例を図示しているが、トランジスタ２１，２２はＦＥＴ（電界効果トランジスタ）であってもよい。

可変減衰回路１４は、差動増幅回路１３の一対の入力端ａ１，ａ２の間に接続され、外部から入力される制御信号（図示省略）に基づいて、差動増幅回路１３の一対の入力端ａ１，ａ２の間における抵抗値を切り替える回路である。可変減衰回路１４は、２つのポートＰ１，Ｐ２を備える。ポートＰ１は、差動増幅回路１３の入力端ａ１に接続され、ポートＰ２は、差動増幅回路１３の入力端ａ２に接続される。

可変減衰回路１４は、差動増幅回路１３に入力される高周波信号の減衰量を制御するために設けられる。例えば、可変減衰回路１４の抵抗値が相対的に大きい場合には、差動増幅回路１３に入力される高周波信号の減衰量を相対的に小さくすることができる。反対に、可変減衰回路１４の抵抗値が相対的に小さい場合には、差動増幅回路１３に入力される高周波信号の減衰量を相対的に大きくすることができる。

但し、可変減衰回路１４は、差動増幅回路１３の一対の出力端ｂ１，ｂ２の間に接続されてもよい。即ち、ポートＰ１が、差動増幅回路１３の出力端ｂ１に接続され、ポートＰ２が、差動増幅回路１３の出力端ｂ２に接続されてもよい。

図３は、本発明の第１実施形態における可変減衰回路の構成例を示す回路図である。図３（ａ）に例示する可変減衰回路１４は、トランジスタ３１を備える。トランジスタ３１は、ゲート端子、ソース端子、及びドレイン端子を有するＮ型ＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）である。トランジスタ３１のドレイン端子はポートＰ１に接続され、ソース端子はポートＰ２に接続される。また、トランジスタ３１のゲート端子は外部からの制御信号が入力される制御ポートＣに接続される。

トランジスタ３１は、制御ポートＣに入力される制御信号に基づいて、オン状態（導通状態）又はオフ状態（絶縁状態）に制御される。トランジスタ３１がオフ状態である場合には、ポートＰ１とポートＰ２との間（差動増幅回路１３の一対の入力端ａ１，ａ２の間）が電気的に絶縁された状態になるため、可変減衰回路１４に入力される高周波信号は減衰しない。これに対し、トランジスタ３１がオン状態になると、トランジスタ３１のオン抵抗によってポートＰ１とポートＰ２との間（差動増幅回路１３の一対の入力端ａ１，ａ２の間）が抵抗接続され、これにより可変減衰回路１４に入力される高周波信号が減衰する。このように、制御ポートＣに入力される制御信号に基づいて、可変減衰回路１４に入力される高周波信号の減衰量を制御することができる。

図３（ａ）に例示する可変減衰回路１４を設けることで、従来のように、減衰器を高周波信号の経路に対して切り替え可能に接続する必要がなくなるため、小型化が可能になる。また、高周波信号の経路に対して、ＦＥＴ（電界効果トランジスタ）等を備える切り替え回路を直列接続する必要がないので、インピーダンスの不整合が生じて損失が増大することを抑制できる。更に、温度変化によってトランジスタ３１の特性が変化した場合には、差動増幅回路１３の増幅率の温度勾配の極性と、可変減衰回路１４に含まれるトランジスタ３１のオン抵抗の温度勾配の極性とが一致する。これにより、差動増幅回路１３の増幅率の増大（又は、減少）と可変減衰回路１４による信号減衰率の増大（又は、減少）とが同時に起こり、差動増幅回路１３の増幅率の温度変化が抑制される。即ち、可変利得増幅器１の温度特性を改善することができる。

図３（ｂ）に例示する可変減衰回路１４は、トランジスタ３１に加えて、抵抗器３２を備える。抵抗器３２は、トランジスタ３１のドレイン端子とポートＰ１との間に接続される。抵抗器３２は、トランジスタ３１がオン状態になったときの、ポートＰ１とポートＰ２との間（差動増幅回路１３の一対の入力端ａ１，ａ２の間）における抵抗値を調整し、可変減衰回路１４に入力される高周波信号の減衰量を調整するために設けられる。

尚、抵抗器３２は、トランジスタ３１のソース端子とポートＰ２との間に接続されていてもよい。或いは、抵抗器３２は、トランジスタ３１に対して並列に接続されていてもよい。つまり、抵抗器３２は、トランジスタ３１のソース端子とドレイン端子との間に接続されていてもよい。

図３（ｃ）に例示する可変減衰回路１４は、並列接続された複数のトランジスタ３１－１～３１－ｎ（ｎは、２以上の整数）を備える。トランジスタ３１－１～３１－ｎは、図３（ａ），（ｂ）に示すトランジスタ３１と同様のＮ型ＭＯＳＦＥＴである。トランジスタ３１－１～３１－ｎのドレイン端子はポートＰ１に接続され、ソース端子はポートＰ２に接続される。トランジスタ３１－１～３１－ｎのゲート端子は、制御ポートＣ１～Ｃｎにそれぞれ接続される。尚、制御ポートＣ１～Ｃｎには、トランジスタ３１－１～３１－ｎのオン状態又はオフ状態を個別に制御する制御信号が入力される。

制御ポートＣ１～Ｃｎに入力される制御信号によって、トランジスタ３１－１～３１－ｎのオン状態又はオフ状態を個別に制御することで、ポートＰ１とポートＰ２との間（差動増幅回路１３の一対の入力端ａ１，ａ２の間）における抵抗値を段階的に切り替えることができる。つまり、制御ポートＣ１～Ｃｎに入力される制御信号によって、可変減衰回路１４に入力される高周波信号の減衰量を動的且つ段階的に調整することができる。

ここで、トランジスタ３１－１～３１－ｎの大きさを互いに異ならせると、減衰量の水準を効率的に増やすことができる。典型的には、トランジスタ３１－１～３１－ｎの大きさがこの順で大きくなるとすると、トランジスタ３１－ｘ（ｘは１≦ｘ≦ｎを満たす整数）の大きさを、大きさが最も小さいトランジスタ３１－１の大きさの２（ｘ－１）倍とするのが好ましい。このようにすることで、可変減衰回路１４の減衰量が２進数で増減するように変化させることができる。

図３（ｃ）に例示する可変減衰回路１４において、トランジスタ３１－１～３１－ｎの各々は、図３（ｂ）に示すトランジスタ３１のように抵抗器３２と接続されてもよい。つまり、トランジスタ３１－１～３１－ｎのドレイン端子の各々とポートＰ１との間にｎ個の抵抗器３２が接続されてもよい。尚、ｎ個の抵抗器３２は、トランジスタ３１のソース端子の各々とポートＰ２との間に接続されていてもよい。或いは、ｎ個の抵抗器３２は、ｎ個のトランジスタ３１－１～３１－ｎに対してそれぞれ並列に接続されていてもよい。つまり、ｎ個の抵抗器３２は、トランジスタ３１－１～３１－ｎのソース端子とドレイン端子との間にそれぞれ接続されていてもよい。

図３（ｄ）に例示する可変減衰回路１４は、トランジスタ３１とバイアス回路３３とを備える。トランジスタ３１は、図３（ａ），（ｂ）に示すトランジスタ３１と同様のＮ型ＭＯＳＦＥＴである。バイアス回路３３は、制御ポートＣ１～Ｃｎに接続された入力端（ｎビットの入力端）とトランジスタ３１のゲート端子に接続された出力端とを備える。バイアス回路３３は、制御ポートＣ１～Ｃｎから入力される制御信号（ｎビットの制御信号）に基づいて、トランジスタ３１に与えるバイアス電圧を変えることによりトランジスタ３１の抵抗値を段階的に切り替える。これにより、可変減衰回路１４に入力される高周波信号の減衰量を動的且つ段階的に調整することができる。

図３（ｄ）に例示する可変減衰回路１４において、トランジスタ３１は、図３（ｂ）に示すトランジスタ３１のように抵抗器３２と接続されてもよい。つまり、トランジスタ３１のドレイン端子とポートＰ１との間に抵抗器３２が接続されていても良い。尚、抵抗器３２は、トランジスタ３１のソース端子とポートＰ２との間に接続されていてもよい。或いは、抵抗器３２は、トランジスタ３１に対して並列に接続されていてもよい。つまり、抵抗器３２は、トランジスタ３１のソース端子とドレイン端子との間に接続されていてもよい。

尚、図３では、トランジスタ３１及びトランジスタ３１－１～３１－ｎがＮ型ＭＯＳＦＥＴである例を図示しているが、トランジスタ３１及びトランジスタ３１－１～３１－ｎはＰ型ＭＯＳＦＥＴであってもよい。或いは、トランジスタ３１及びトランジスタ３１－１～３１－ｎは、バイポーラトランジスタであってもよい。更には、トランジスタ３１及びトランジスタ３１－１～３１－ｎは、ＨＥＭＴ（高電子移動度トランジスタ）等の化合物トランジスタであってもよい。

以上の通り、本実施形態では、入力整合回路１１と出力整合回路１２との間に差動増幅回路１３を設け、差動増幅回路１３の一対の入力端ａ１，ａ２の間に可変減衰回路１４を接続している。そして、外部から入力される制御信号に基づいて、可変減衰回路１４の抵抗値（差動増幅回路１３の一対の入力端ａ１，ａ２における抵抗値）を切り替えるようにしている。これにより、小型化が可能であるとともに、インピーダンスの不整合による損失を抑えることができる。

〔第２実施形態〕
図４は、本発明の第２実施形態による可変利得増幅器の要部構成を示すブロック図である。尚、図４においては、図１に示す構成に対応する構成については、同一の符号を付してある。図４に示す通り、本実施形態による可変利得増幅器２は、入力整合回路１１、出力整合回路１２、差動増幅回路１３－１，１３－２、可変減衰回路１４（第１可変減衰回路）、可変減衰回路１５（第２可変減衰回路）、及び段間整合回路１６を備える。

第１実施形態の可変利得増幅器１は、高周波信号の伝搬方向に沿って、差動増幅回路が１つのみ設けられた１段構成のものであった。これに対し、本実施形態の可変利得増幅器２は、高周波信号の伝搬方向に沿って、差動増幅回路が２つ設けられた２段構成のものである。可変利得増幅器２は、可変利得増幅器１と同様に、一対の入力端Ｔ１１，Ｔ１２から入力される高周波信号を増幅して、一対の出力端Ｔ２１，Ｔ２２から出力する。また、その増幅率は、外部から入力される制御信号によって変えることができる。

入力整合回路１１及び出力整合回路１２は、図１に示すものと同様の構成である。差動増幅回路１３－１，１３－２は、図１に示す差動増幅回路１３と同様の構成であり、一対の入力端ａ１，ａ２から入力される高周波信号を、所定の増幅率で増幅して、一対の出力端ｂ１，ｂ２から出力する。差動増幅回路１３－１，１３－２としては、例えば、図２に示す構成のものを用いることができる。尚、差動増幅回路１３－１，１３－２の増幅率は、可変利得増幅器２が用いられる用途に応じて任意に設定することができる。差動増幅回路１３－１，１３－２の増幅率は同じであっても、異なっていてもよい。

差動増幅回路１３－１，１３－２は、段間整合回路１６を介して、高周波信号の伝搬方向に沿って縦続接続されている。具体的に、差動増幅回路１３－１の一対の入力端ａ１，ａ２は入力整合回路１１の出力側に接続されており、一対の出力端ｂ１，ｂ２は段間整合回路１６の入力側に接続されている。差動増幅回路１３－２の一対の入力端ａ１，ａ２は段間整合回路１６の出力側に接続されており、一対の出力端ｂ１，ｂ２は出力整合回路１２の入力側に接続されている。

可変減衰回路１４と差動増幅回路１３－２との位置関係は、図１に示すものと同様である。可変減衰回路１５は、差動増幅回路１３－１の一対の出力端ｂ１，ｂ２の間に接続され、外部から入力される制御信号（図示省略）に基づいて、差動増幅回路１３－１の一対の出力端ｂ１，ｂ２の間における抵抗値を切り替える回路である。可変減衰回路１５は、可変減衰回路１４と同様に、２つのポートＰ１，Ｐ２を備える。ポートＰ１は、差動増幅回路１３－１の出力端ｂ１に接続され、ポートＰ２は、差動増幅回路１３－１の出力端ｂ２に接続される。

可変減衰回路１５は、差動増幅回路１３－１の出力端ｂ１，ｂ２の間における抵抗値を調整することで、可変利得増幅器２の周波数特性を改善するために設けられる。可変減衰回路１５は、可変減衰回路１４と同様の構成であっても、異なる構成であってもよい。可変減衰回路１５としては、例えば、図３（ａ）～（ｄ）に示す構成のものを用いることができる。

段間整合回路１６は、差動増幅回路１３－１を含む１段目の増幅回路と、差動増幅回路１３－２を含む２段目の増幅回路との間のインピーダンス整合を行う回路である。段間整合回路１６は、１段目の増幅回路と２段目の増幅回路との間のインピーダンス整合を行うことができれば、任意の回路を用いることができる。

図５は、本発明の第２実施形態における段間整合回路の構成例を示す回路図である。図５に示す通り、段間整合回路１６は、変圧器４０とコンデンサ４１～４４とを備えており、変圧器結合型の複同調回路を構成する。変圧器４０は、一次巻線４０ａ及び二次巻線４０ｂを備える。変圧器４０の一次巻線４０ａは、段間整合回路１６の入力端Ｔ３１，Ｔ３２間に接続されており、変圧器４０の二次巻線４０ｂは、段間整合回路１６の出力端Ｔ４１，Ｔ４２間に接続されている。

コンデンサ４１は、一次巻線４０ａの一端及び入力端Ｔ３１とグランドとの間に接続されており、コンデンサ４２は、一次巻線４０ａの他端及び入力端Ｔ３２とグランドとの間に接続されている。コンデンサ４３は、二次巻線４０ｂの一端及び出力端Ｔ４１とグランドとの間に接続されており、コンデンサ４４は、二次巻線４０ｂの他端及び出力端Ｔ４２とグランドとの間に接続されている。

図６は、本発明の第２実施形態による可変利得増幅器の等価半回路である。具体的には、図４に示す差動増幅回路１３－１の出力インピーダンス、可変減衰回路１５、段間整合回路１６、可変減衰回路１４、及び差動増幅回路１３－２の入力インピーダンスを含む半回路である。以下、図６に示す等価半回路を参照して、可変減衰回路１５を設けることで、可変利得増幅器２の周波数特性が改善される理由について説明する。

図６に示す等価半回路において、Ｌ₁は、段間整合回路１６に含まれる変圧器４０の一次側のインダクタンスであり、Ｌ₂は、段間整合回路１６に含まれる変圧器４０の二次側のインダクタンスである。Ｍは、変圧器４０の励磁インダクタンスである。Ｃ₁は、段間整合回路１６に含まれる一次側のコンデンサ（例えば、コンデンサ４１）の容量と、差動増幅回路１３－１に含まれるトランジスタ（図示省略）の寄生容量との合成容量である。Ｃ₂は、段間整合回路１６に含まれる二次側のコンデンサ（例えば、コンデンサ４３）の容量と、差動増幅回路１３－２に含まれるトランジスタ（図示省略）の寄生容量との合成容量である。

Ｒ₁は、差動増幅回路１３－１に含まれるトランジスタ（図示省略）の出力インピーダンスと可変減衰回路１５の等価抵抗との合成抵抗である。Ｒ₂は、差動増幅回路１３－２に含まれるトランジスタ（図示省略）の入力インピーダンスと可変減衰回路１４の等価抵抗との合成抵抗である。ここで、上記の励磁インダクタンスＭは、結合係数ｋを用いて以下の（１）式で表される。

図４に示す可変利得増幅器２において、可変減衰回路１５のオン状態とオフ状態とを切り替えることは、合成抵抗Ｒ₁を動的に変化させることと等価である。また、可変減衰回路１４のオン状態とオフ状態とを切り替えることは、合成抵抗Ｒ₂を動的に変化させることと等価である。

ここで、上述した通り、合成抵抗Ｒ₁は、差動増幅回路１３－１に含まれるトランジスタ（図示省略）の出力インピーダンスと可変減衰回路１５の等価抵抗との合成抵抗である。また、合成抵抗Ｒ₂は、差動増幅回路１３－２に含まれるトランジスタ（図示省略）の入力インピーダンスと可変減衰回路１４の等価抵抗との合成抵抗である。このため、実際に各トランジスタに作用する高周波信号の大きさは、各トランジスタのインピーダンスと各等価抵抗との大きさの比で分配された値になる。以下では、その分配比は周波数特性をもたないと仮定し、以後の議論に影響しないようにして、合成抵抗Ｒ₁を等価半回路の電源インピーダンスとし、合成抵抗Ｒ₂を負荷インピーダンスとして扱う。

一般的に、複同調回路は、２つの共振回路を結合させて構成される回路である。図６に示す変圧器結合型の複同調回路を構成する段間整合回路１６は、容量Ｃ₁及びインダクタンスＬ₁による共振回路と、容量Ｃ₂及びインダクタンスＬ₂による共振回路とを、励磁インダクタンスＭを用いて結合させている。尚、図６では、変圧器結合型の複同調回路を示しているが、容量結合型の複同調回路であってもよい。また、図６に示す共振回路は、並列共振回路であるが、直列共振回路であってもよい。

図７は、図６に示す等価半回路の通過特性を示す図である。尚、図７に示す通過特性は、図６に示す等価半回路において、合成抵抗Ｒ₁，Ｒ₂を５０［Ω］とし、容量Ｃ₁，Ｃ₂を４００［ｆＦ］とし、インダクタンスＬ₁，Ｌ₂を８０［ｐＨ］として計算している。また、図６では、結合係数ｋを０．１としたときの通過特性、０．２８としたときの通過特性、０．５としたときの通過特性を図示している。

結合係数ｋが０．２８の場合に、複同調回路は臨界結合状態にあり、通過特性はバンドパス特性を示している。このバンドパス特性の中心周波数ｆ₀は、各共振回路の共振周波数であり、以下の（２）式で表される。

また、このとき、各共振回路における負荷Ｑの値Ｑ_Lと結合係数ｋとがｋＱ₁＝１なる関係を満たすことが知られている。図６に示す等価半回路において、各共振回路の負荷Ｑは、以下の（３）式で表される。尚、以下の（３）式のｘは、１又は２をとる変数である。つまり、以下の（３）式中のＬ_xは、Ｌ₁又はＬ₂であり、Ｒ_xは、Ｒ₁又はＲ₂である。バンドパス特性を利用するため、一般に、中心周波数ｆ₀は可変利得増幅器２の駆動周波数に合わせるように設計される。

図６に示す等価半回路において、図中の点Ａ，Ｂ，Ｃから高周波信号の伝搬方向に沿って等価半回路をみたときのインピーダンスをそれぞれＺ₁，Ｚ₂，Ｚ₃とする。尚、インピーダンスＺ₃は、合成抵抗Ｒ₁から差動増幅回路１３－２をみたときのインピーダンスである。これらインピーダンスＺ₁，Ｚ₂，Ｚ₃はそれぞれ、以下の（４）～（６）式で表される。

上記の（４）～（６）式を参照すると、合成抵抗Ｒ₂がα倍になったとき（αは定数）、X_C2、X_L2が同時にα倍になれば（即ち、Ｌ₂がα倍になり、Ｃ₂が１／α倍になれば）、インピーダンスＺ₂が変化しない。このため、インピーダンスＺ₃も変化せず、整合状態に変化がないことから通過特性も変化しないことが分かる。つまり、バンドパス特性を維持するためには、各共振回路における負荷Ｑの値Ｑ_Lが不変であればよい。

一般に、トランジスタの出力インピーダンスは入力インピーダンスよりも大きいため、一次側と二次側の共振回路における負荷Ｑの値Ｑ_Lをそろえるために、インダクタンスＬ₁はインダクタンスＬ₂よりも大きく設計される。このため、可変減衰回路１５の等価抵抗は、可変減衰回路１４の等価抵抗よりも大きいことが望ましい。また、可変減衰回路１５，１４の等価抵抗が複数の水準を持つ場合には、それらの複数の水準は、同じ比率で変化することが望ましい。また、それらの各水準における可変減衰回路１５，１４の等価抵抗比は、一次側のインダクタンスと二次側のインダクタンスとの比に等しいことが望ましい。

一方で、可変減衰回路１５，１４のオン状態とオフ状態とを切り替えた場合には、合成抵抗Ｒ₁，Ｒ₂がそれぞれ動的に変化するため、各共振回路における負荷Ｑの値Ｑ_Lも動的に変化する。そこで、数値的に計算を行って、各共振回路における負荷Ｑの値Ｑ_Lの変化の様態によって通過特性がどのように変化するかを確認した。

図８は、図６に示す等価半回路において、合成抵抗Ｒ₂を変化させた場合の通過特性を示す図である。尚、図８に示す通過特性は、図７に示す通過特性を計算した場合と同様に、合成抵抗Ｒ₁，Ｒ₂を５０［Ω］とし、容量Ｃ₁，Ｃ₂を４００［ｆＦ］とし、インダクタンスＬ₁，Ｌ₂を８０［ｐＨ］とし、結合係数を０．２８にして計算している。

図８（ａ）は、合成抵抗Ｒ₁の値を５０［Ω］に固定し、合成抵抗Ｒ₂を５０［Ω］から２０［Ω］まで変化させた場合の等価半回路の通過特性を示す図である。図８（ｂ）は、合成抵抗Ｒ₂を５０［Ω］から２０［Ω］まで変化させつつ、合成抵抗Ｒ₁の値を合成抵抗Ｒ₂に追従させた場合の等価半回路の通過特性を示す図である。図８を参照すると、合成抵抗Ｒ₁の値を合成抵抗Ｒ₂に追従させた場合には、合成抵抗Ｒ₁の値を５０［Ω］に固定した場合よりもブロードな特性となり、且つ合成抵抗Ｒ₂の値が等しい（例えば、図８（ａ）のＲ₂＝２０［Ω］の場合と図８（ｂ）のＲ₂＝２０［Ω］の場合）ときの減衰量が大きくなっていることが分かる。

このように、可変減衰回路１４のみを動作させた場合よりも、可変減衰回路１５と可変減衰回路１４とを同時に動作させた場合の方が、周波数特性が良好で、且つ減衰量が大きくなるため、減衰回路として良好な特性を示すということができる。つまり、本実施形態の可変利得増幅器２のように、高周波信号の伝搬方向に沿って、差動増幅回路が２つ設けられた２段構成とする場合は、可変減衰回路１４に加えて、可変減衰回路１５を備えることが望ましい。

以上の通り、本実施形態では、入力整合回路１１と段間整合回路１６との間に差動増幅回路１３－１を設けるとともに、段間整合回路１６と出力整合回路１２との間に差動増幅回路１３－２を設けている。また、差動増幅回路１３－２の一対の入力端ａ１，ａ２の間に可変減衰回路１４を接続し、差動増幅回路１３－１の一対の出力端ｂ１，ｂ２の間に可変減衰回路１５を接続している。そして、外部から入力される制御信号に基づいて、可変減衰回路１４，１５の抵抗値を切り替えるようにしている。これにより、小型化が可能であるとともに、インピーダンスの不整合による損失を抑えることができる。加えて、周波数特性が良好で、且つ減衰量を大きくすることができるため、減衰回路として良好な特性を実現することができる。

図９は、本発明の第２実施形態による可変利得増幅器の変形例を示すブロック図である。尚、図９においては、入力整合回路１１及び出力整合回路１２の図示を省略している。図９（ａ）に示す可変利得増幅器２Ａは、縦続接続された４個の差動増幅回路１３－１～１３－４と、差動増幅回路１３－２～１３－４の入力端の間に接続された３個の可変減衰回路１４－１～１４－３（第１可変減衰回路）とを備える。図９（ｂ）に示す可変利得増幅器２Ｂは、図９（ａ）に示す可変利得増幅器２Ａに対し、差動増幅回路１３－１～１３－３の出力端の間に接続された３個の可変減衰回路１５－１～１５－３（第２可変減衰回路）を追加したものである。

つまり、図９（ａ），（ｂ）示す可変利得増幅器２Ａ，２Ｂは、差動増幅回路が４つ設けられた４段構成のものであり、第２～４段の差動増幅回路の入力端の間に可変減衰回路が接続された構成である。図９（ａ）に示す可変利得増幅器２Ａでは、差動増幅回路の出力端の間に接続される可変減衰回路が省略されているが、図９（ｂ）に示す可変利得増幅器２Ｂでは、第１～３段の差動増幅回路の出力端の間に可変減衰回路が接続されている。

尚、図９（ａ）に示す可変利得増幅器２Ａでは、可変減衰回路１４－１～１４－３の前段に段間整合回路１６－１～１６－３がそれぞれ設けられている。図９（ｂ）に示す可変利得増幅器２Ｂでは、可変減衰回路１４－１，１５－１の間、可変減衰回路１４－２，１５－２の間、及び可変減衰回路１４－３，１５－３の間に、段間整合回路１６－１～１６－３がそれぞれ設けられている。

可変利得増幅器が、縦続接続されたＮ（Ｎは２以上の整数）個の差動増幅回路を備える場合には、高周波信号の伝搬方向に沿って、第２番目から第Ｎ番目の差動増幅回路の入力端の間に可変減衰回路が接続された構成にすることができる（図９（ａ）参照）。加えて、第１番目から第Ｎ－１番目の差動増幅回路の出力端の間に可変減衰回路が接続された構成にすることもできる（図９（ｂ）参照）。

〔第１実施例〕
図１０は、第１実施例に係る可変利得増幅器を示す図である。本実施例は、第１実施形態による可変利得増幅器１の実施例である。尚、図１０においては、図１～３に示す構成に対応する構成については同一の符号を付してある。図１０に示す通り、可変利得増幅器１は、入力整合回路１１、出力整合回路１２、差動増幅回路１３、及び可変減衰回路１４に加えて、バイアス回路５１及び制御回路５２を備える。

差動増幅回路１３は、図２に示す２つのトランジスタ２１，２２と、２つの中性化コンデンサ２３，２４とを備える。中性化コンデンサ２３は、トランジスタ２１のベース端子とトランジスタ２２のコレクタ端子との間に接続されており、中性化コンデンサ２４は、トランジスタ２２のベース端子とトランジスタ２１のコレクタ端子との間に接続されている。

可変減衰回路１４は、図３（ｃ）に示す並列接続された２つのトランジスタ３１－１，３１－２を備える。尚、トランジスタ３１－１，３１－２は、Ｎ型ＭＯＳＦＥＴである。ここで、トランジスタ３１－１（第２のＦＥＴ）及びトランジスタ３１－２（第１のＦＥＴ）の大きさは、以下の表１に示す通りである。

出力整合回路１２には、電源電圧Ｖｃｃが供給される。電源電圧Ｖｃｃは、出力整合回路１２を介して、差動増幅回路１３に設けられたトランジスタ２１，２２のコレクタ端子に印加される。入力整合回路１１には、バイアス回路５１が接続されている。バイアス回路５１は、差動増幅回路１３に設けられたトランジスタ２１，２２のベース端子に供給するバイアス電流を出力する。尚、バイアス回路５１から出力されるバイアス電流は、入力整合回路１１を介してトランジスタ２１，２２のベース端子に供給される。制御回路５２は、可変減衰回路１４に設けられた２つのトランジスタ３１－１，３１－２のオン状態又はオフ状態を個別に制御する。

可変利得増幅器１の入力端Ｔ１１，Ｔ１２の間には、高周波信号源ＳＧと抵抗Ｒ１１との直列回路が接続されており、出力端Ｔ２１，Ｔ２２の間には、抵抗Ｒ１２が接続されている。尚、出力端Ｔ２２は、グランドに接続されている。抵抗Ｒ１１の抵抗値は、例えば１００［Ω］であり、抵抗Ｒ１２の抵抗値は、例えば５０［Ω］である。

図１１は、第１実施例に係る可変利得増幅器の電力利得を示す図である。具体的には、バイアス回路５１から出力されるバイアス電流を、２２，３１，４２，５４，６１［μＡ］にそれぞれ設定し、入力端Ｔ１１，Ｔ１２への入力電力を変化させたときの周波数２８［ＧＨｚ］における電力利得を示す図である。

ここで、図１１（ａ）は、可変減衰回路１４のトランジスタ３１－２（第１のＦＥＴ）及びトランジスタ３１－１（第２のＦＥＴ）を共にオフ状態にした場合のものである。図１１（ｂ）は、可変減衰回路１４のトランジスタ３１－２（第１のＦＥＴ）をオン状態にし、トランジスタ３１－１（第２のＦＥＴ）をオフ状態にした場合のものである。図１１（ｃ）は、可変減衰回路１４のトランジスタ３１－２（第１のＦＥＴ）をオフ状態にし、トランジスタ３１－１（第２のＦＥＴ）をオン状態にした場合のものである。図１１（ｄ）は、可変減衰回路１４のトランジスタ３１－２（第１のＦＥＴ）及びトランジスタ３１－１（第２のＦＥＴ）を共にオン状態にした場合のものである。

図１１（ａ）を参照すると、バイアス電流を減らすと電力利得を下げることができるものの、入力電力が大きい場合には利得が大きくなって線形性が悪化することが分かる。図１１（ｂ）～（ｄ）を参照すると、可変減衰回路１４に設けられたトランジスタ３１－２（第１のＦＥＴ）及びトランジスタ３１－１（第２のＦＥＴ）の少なくとも１つをオン状態にすることで、線形性を悪化させることなく電力利得を下げられることが分かる（例えば、図１１（ａ）に示すグラフの電力利得３．０ｄＢ（バイアス電流３１μＡ）と、図１１（ｂ）のグラフの電力利得３．０ｄＢ（バイアス電流６４μＡ）とを比較すると明確である）。また、トランジスタ３１－２（第１のＦＥＴ）及びトランジスタ３１－１（第２のＦＥＴ）のオン状態とオフ状態との組み合わせを変えることで、電力利得を段階的に下げられることが分かる。

〔第２実施例〕
図１２は、第２実施例に係る可変利得増幅器を示す図である。本実施例は、第２実施形態による可変利得増幅器２の実施例である。尚、図１２においては、図２～５に示す構成に対応する構成については同一の符号を付してある。図１２に示す通り、可変利得増幅器２は、入力整合回路１１、出力整合回路１２、差動増幅回路１３－１，１３－２、可変減衰回路１４，１５、及び段間整合回路１６に加えて、バイアス回路５１，５３及び制御回路５４を備える。

差動増幅回路１３－１，１３－２は、図１０に示す差動増幅回路１３と同様に、２つのトランジスタ２１，２２と、２つの中性化コンデンサ２３，２４とを備える。可変減衰回路１４，１５は、図１０に示す可変減衰回路１４と同様に、並列接続された２つのトランジスタ３１－１，３１－２を備える。尚、トランジスタ３１－１，３１－２は、Ｎ型ＭＯＳＦＥＴである。ここで、可変減衰回路１５に設けられたトランジスタ３１－１（第２のＦＥＴ）及びトランジスタ３１－２（第１のＦＥＴ）、並びに、可変減衰回路１４に設けられたトランジスタ３１－１（第４のＦＥＴ）及びトランジスタ３１－２（第３のＦＥＴ）の大きさは、以下の表２に示す通りである。

上記表２に示す通り、可変減衰回路１５の各トランジスタ（第１，第２のＦＥＴ）のゲート幅は異なり、可変減衰回路１４の各トランジスタ（第３，第４のＦＥＴ）のゲート幅は異なっている。可変減衰回路１５の各トランジスタをゲート幅が短い順に並べ（７．５μｍ，１５μｍ）、可変減衰回路１４の各トランジスタをゲート幅が短い順に並べた（４５μｍ，９０μｍ）場合、順番が同じトランジスタのゲート幅の比は同じである。具体的には、第１のＦＥＴのゲート幅と第３のＦＥＴのゲート幅との比（４５／７．５＝６）が、第２のＦＥＴのゲート幅と第４のＦＥＴのゲート幅との比（９０／１５＝６）に等しい。

出力整合回路１２及び段間整合回路１６には、電源電圧Ｖｃｃが供給される。電源電圧Ｖｃｃは、出力整合回路１２を介して、差動増幅回路１３－２に設けられたトランジスタ２１，２２のコレクタ端子に印加される。また、電源電圧Ｖｃｃは、段間整合回路１６に設けられた変圧器４０の一次巻線４０ａの中点を介して、差動増幅回路１３－１に設けられたトランジスタ２１，２２のコレクタ端子に印加される。

入力整合回路１１には、バイアス回路５１が接続されており、段間整合回路１６には、バイアス回路５３が接続されている。バイアス回路５１は、差動増幅回路１３－１に設けられたトランジスタ２１，２２のベース端子に供給するバイアス電流を出力する。バイアス回路５３は、差動増幅回路１３－２に設けられたトランジスタ２１，２２のベース端子に供給するバイアス電流を出力する。

尚、バイアス回路５１から出力されるバイアス電流は、入力整合回路１１を介して差動増幅回路１３－１に設けられたトランジスタ２１，２２のベース端子に供給される。バイアス回路５３から出力されるバイアス電流は、段間整合回路１６に設けられた変圧器４０の二次巻線４０ｂの中点を介して、差動増幅回路１３－２に設けられたトランジスタ２１，２２のベース端子に供給される。制御回路５４は、可変減衰回路１４，１５に設けられたトランジスタ３１－１，３１－２のオン状態又はオフ状態を個別に制御する。

可変利得増幅器２の入力端Ｔ１１，Ｔ１２の間には、高周波信号源ＳＧと抵抗Ｒ１１との直列回路が接続されており、出力端Ｔ２１，Ｔ２２の間には、抵抗Ｒ１２が接続されている。尚、出力端Ｔ２２は、グランドに接続されている。抵抗Ｒ１１の抵抗値は、例えば１００［Ω］であり、抵抗Ｒ１２の抵抗値は、例えば５０［Ω］である。これは、第１実施例と同様である。

図１３は、第２実施例に係る可変利得増幅器の通過特性の周波数特性を示す図である。図１３（ａ）は、可変減衰回路１４，１５に設けられたトランジスタ３１－１，３１－２のオン状態及びオフ状態の組み合わせを変えた場合における可変利得増幅器２の通過特性の周波数特性を示す図である。図１３（ｂ）は、可変減衰回路１５除いて、可変減衰回路１４に設けられたトランジスタ３１－１，３１－２のオン状態及びオフ状態の組み合わせを変えた場合における可変利得増幅器２の通過特性の周波数特性を示す図である。

尚、図１３中に示された第１のＦＥＴは、可変減衰回路１５に設けられたトランジスタ３１－２であり、第２のＦＥＴは、可変減衰回路１５に設けられたトランジスタ３１－１である。また、第３のＦＥＴは、可変減衰回路１４に設けられたトランジスタ３１－２であり、第４のＦＥＴは、可変減衰回路１４に設けられたトランジスタ３１－１である。

図１３（ａ），（ｂ）を参照すると、図１３（ａ）に示されたグラフの方が、図１３（ｂ）に示されたグラフよりも減衰量が大きく、傾きが小さいことが分かる。つまり、可変利得増幅器２に可変減衰回路１５が設けられていない場合よりも、可変減衰回路１５が設けられている場合の方が周波数特性を改善できることが分かる。

〔第３実施例〕
図１４は、第３実施例に係る可変利得増幅器を示す図である。本実施例に係る可変利得増幅器３は、図１２に示す可変利得増幅器２の可変減衰回路１４の構成を簡略化し、可変減衰回路１５を省略するとともに、図１２に示す制御回路５４に代えて制御回路５５を設けた構成である。尚、図１４においては、図１２及び図３（ａ）に示す構成に対応する構成については同一の符号を付してある。また、図１２に示す構成と同じ構成については説明を省略する。

可変減衰回路１４は、図３（ａ）に示すトランジスタ３１を備える。尚、トランジスタ３１は、Ｎ型ＭＯＳＦＥＴである。ここで、トランジスタ３１（ＦＥＴ）の大きさ、及び等価抵抗は、以下の表３に示す通りである。

制御回路５５は、可変減衰回路１４に設けられたトランジスタ３１のオン状態又はオフ状態を制御する。尚、可変利得増幅器３の入力端Ｔ１１，Ｔ１２の間には、高周波信号源ＳＧと抵抗Ｒ１１との直列回路が接続されており、出力端Ｔ２１，Ｔ２２の間には、抵抗Ｒ１２が接続されている。尚、出力端Ｔ２２は、グランドに接続されている。抵抗Ｒ１１の抵抗値は、例えば１００［Ω］であり、抵抗Ｒ１２の抵抗値は、例えば５０［Ω］である。これは、第１，第２実施例と同様である。

以下の表４は、第３実施例に係る可変利得増幅器の電力利得を示す表である。具体的には、温度を、－４０，６５，１２５［℃］にそれぞれ設定したときの周波数２８［ＧＨｚ］における電力利得を示す表である。表４においては、可変利得増幅器３のトランジスタ３１（ＦＥＴ）をオン状態にした場合、可変利得増幅器３のトランジスタ３１（ＦＥＴ）を理想抵抗に置き換えた場合、及び可変利得増幅器３から可変減衰回路１４を除いた場合の電力利得が示されている。尚、上記の理想抵抗の抵抗値は、表３に示されている等価抵抗の抵抗値（７．６２［Ω］）である。

表４を参照すると、温度が－４０［℃］から１２５［℃］に変化したときの電力利得の変動は、それぞれの場合で以下の通りである。可変利得増幅器３のトランジスタ３１（ＦＥＴ）をオン状態にした場合には４．９［ｄＢ］である。可変利得増幅器３のトランジスタ３１（ＦＥＴ）を等価抵抗に置き換えた場合には７．５［ｄＢ］である。可変利得増幅器３から可変減衰回路１４を除いた場合には、７．１［ｄＢ］である。これにより、ＦＥＴを有する可変減衰回路１４を用いることで、温度特性が改善することが分かる。

以上、本発明の実施形態及び実施例について説明したが、本発明は上記実施形態及び実施例に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上述した実施例では、周波数２８［ＧＨｚ］における電力利得について言及したが、本発明は、例えば、マイクロ波帯又はミリ波帯の任意の周波数を有する高周波信号に対応可能である。

１～３…可変利得増幅器、ａ１，ａ２…入力端、ｂ１，ｂ２…出力端、１３，１３－１～１３－４…差動増幅回路、１４，１４－１～１４－３…可変減衰回路、１５，１５－１～１５－３…可変減衰回路、３１，３１－１～３１－ｎ…トランジスタ、３２…抵抗器、３３…バイアス回路

Claims (9)

1. 一対の入力端と、一対の出力端とを有し、高周波信号の伝搬方向に沿って縦続接続されたＮ（Ｎは２以上の整数）個の差動増幅回路と、
   前記高周波信号の入力側から数えて、第２番目から第Ｎ番目の前記差動増幅回路のうち少なくとも１つの前記一対の入力端の間に接続され、外部から入力される制御信号に基づいて、前記一対の入力端の間における抵抗値を切り替え可能な第１可変減衰回路と、
   前記第１可変減衰回路が接続された前記一対の入力端を備える前記差動増幅回路の前段の前記差動増幅回路の前記一対の出力端の間に接続され、外部から入力される制御信号に基づいて、前記一対の出力端の間における抵抗値を切り替え可能な第２可変減衰回路と、
   前記第１可変減衰回路と前記第２可変減衰回路との間に位置する段間整合回路と、
   を備え、
   前記第１可変減衰回路は、前記一対の入力端の間に接続された複数のトランジスタを備え、
   複数の前記トランジスタは、複数の前記制御信号に基づいて、オン状態又はオフ状態が個別に制御され、
   前記第２可変減衰回路及び前記第１可変減衰回路の等価抵抗は、複数の水準を有し、
   前記水準の各々における前記第２可変減衰回路と前記第１可変減衰回路との等価抵抗比は、前記段間整合回路の一次側のインダクタンスと二次側のインダクタンスとの比に等しい、
   可変利得増幅器。
2. 前記第１可変減衰回路は、前記トランジスタに対して直列又は並列に接続された抵抗器を備える請求項１記載の可変利得増幅器。
3. 前記第２可変減衰回路は、前記一対の出力端の間に接続されたトランジスタを備える請求項１記載の可変利得増幅器。
4. 前記第２可変減衰回路は、前記トランジスタに対して直列又は並列に接続された抵抗器を備える請求項３記載の可変利得増幅器。
5. 前記トランジスタは、前記制御信号に基づいて、オン状態又はオフ状態に制御される請求項３又は請求項４記載の可変利得増幅器。
6. 前記第２可変減衰回路は、前記トランジスタを複数備えており、
   複数の前記トランジスタは、複数の前記制御信号に基づいて、オン状態又はオフ状態が個別に制御される請求項３又は請求項４記載の可変利得増幅器。
7. 前記第１可変減衰回路は、前記一対の入力端の間に接続された複数のトランジスタを備え、
   前記第２可変減衰回路は、前記一対の出力端の間に接続された複数のトランジスタを備え、
   前記第１可変減衰回路の各トランジスタのゲート幅は異なり、
   前記第２可変減衰回路の各トランジスタのゲート幅は異なり、
   前記第１可変減衰回路の各トランジスタをゲート幅が短い順に並べ、前記第２可変減衰回路の各トランジスタをゲート幅が短い順に並べた場合、順番が同じトランジスタのゲート幅の比は同じである、請求項１記載の可変利得増幅器。
8. 一対の入力端と、一対の出力端とを有し、高周波信号の伝搬方向に沿って縦続接続されたＮ（Ｎは２以上の整数）個の差動増幅回路と、
   前記高周波信号の入力側から数えて、第２番目から第Ｎ番目の前記差動増幅回路のうち少なくとも１つの前記一対の入力端の間に接続され、外部から入力される制御信号に基づいて、前記一対の入力端の間における抵抗値を切り替え可能な第１可変減衰回路と、
   前記第１可変減衰回路が接続された前記一対の入力端を備える前記差動増幅回路の前段の前記差動増幅回路の前記一対の出力端の間に接続され、外部から入力される制御信号に基づいて、前記一対の出力端の間における抵抗値を切り替え可能な第２可変減衰回路と、
   前記第１可変減衰回路と前記第２可変減衰回路との間に位置する段間整合回路と、
   を備え、
   前記第２可変減衰回路は、前記一対の出力端の間に接続された複数のトランジスタを備え、
   複数の前記トランジスタは、複数の前記制御信号に基づいて、オン状態又はオフ状態が個別に制御され、
   前記第２可変減衰回路及び前記第１可変減衰回路の等価抵抗は、複数の水準を有し、
   前記水準の各々における前記第２可変減衰回路と前記第１可変減衰回路との等価抵抗比は、前記段間整合回路の一次側のインダクタンスと二次側のインダクタンスとの比に等しい、
   可変利得増幅器。
9. 一対の入力端と、一対の出力端とを有し、高周波信号の伝搬方向に沿って縦続接続されたＮ（Ｎは２以上の整数）個の差動増幅回路と、
   前記高周波信号の入力側から数えて、第２番目から第Ｎ番目の前記差動増幅回路のうち少なくとも１つの前記一対の入力端の間に接続され、外部から入力される制御信号に基づいて、前記一対の入力端の間における抵抗値を切り替え可能な第１可変減衰回路と、
   前記第１可変減衰回路が接続された前記一対の入力端を備える前記差動増幅回路の前段の前記差動増幅回路の前記一対の出力端の間に接続され、外部から入力される制御信号に基づいて、前記一対の出力端の間における抵抗値を切り替え可能な第２可変減衰回路と、
   前記第１可変減衰回路と前記第２可変減衰回路との間に位置する段間整合回路と、
   を備え、
   前記第１可変減衰回路は、前記一対の入力端の間に接続された複数のトランジスタを備え、
   前記第２可変減衰回路は、前記一対の出力端の間に接続された複数のトランジスタを備え、
   前記第１可変減衰回路の各トランジスタのゲート幅は異なり、
   前記第２可変減衰回路の各トランジスタのゲート幅は異なり、
   前記第１可変減衰回路の各トランジスタをゲート幅が短い順に並べ、前記第２可変減衰回路の各トランジスタをゲート幅が短い順に並べた場合、順番が同じトランジスタのゲート幅の比は同じであり、
   前記第２可変減衰回路及び前記第１可変減衰回路の等価抵抗は、複数の水準を有し、
   前記水準の各々における前記第２可変減衰回路と前記第１可変減衰回路との等価抵抗比は、前記段間整合回路の一次側のインダクタンスと二次側のインダクタンスとの比に等しい、
   可変利得増幅器。

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