JP7279356B2 - 半導体装置 - Google Patents

Description

この発明は、半導体装置に関する。

従来、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）やＲＣ－ＩＧＢＴ（Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ ＩＧＢＴ：逆導通ＩＧＢＴ）では、半導体基板に形成したトレンチ内に絶縁膜を介して電極を埋め込んだトレンチゲート構造とする場合、活性領域のトレンチ（以下、ゲートトレンチとする）内の電極をすべてゲートパッドと接続した構造（以下、ゲート比１００％とする）が公知である。

また、ｎ^-型ドリフト領域の内部においてベース領域とドリフト領域とのｐｎ接合付近に、オン時に少数キャリアとなる電荷を蓄積するための電荷（キャリア）蓄積領域を備えた構造が公知である（例えば、下記特許文献１（第０１６１，０１６６段落、第２４～２８図）参照。）。ｎチャネル型ＩＧＢＴの場合、キャリア蓄積領域（以下、蓄積領域とする）はｎ^-型ドリフト領域と同導電型で、かつｎ^-型ドリフト領域よりも不純物濃度が高いｎ型領域であり、少数キャリアはホール（正孔）である。

蓄積領域が設けられることで、ＩＥ（Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｄ：電子注入促進）効果が高くなり、導通損失が低減される。

特許第５０２５０７１号公報

この発明は、上述した従来技術による問題点を解消するため、ターンオン時のコレクタ・エミッタ間電流について、ｄｉ／ｄｔ制御性を改善させることができるとともに、発振を抑制することができる半導体装置を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体基板の内部に、第１導電型の第１半導体領域が設けられている。前記半導体基板の内部の、前記第１半導体領域よりも前記半導体基板のおもて面側に、第２導電型の第２半導体領域が設けられている。前記第２半導体領域に接するように前記第１半導体領域の内部に、第１導電型の第３半導体領域が設けられている。前記第３半導体領域は、前記第１半導体領域よりも不純物濃度が高い。前記第２半導体領域の内部に、第１導電型の第４半導体領域が選択的に設けられている。前記第２半導体領域の内部に、第２導電型の第５半導体領域が選択的に設けられている。前記第５半導体領域は、前記第２半導体領域よりも不純物濃度が高い。前記半導体基板の内部の、前記第１半導体領域よりも前記半導体基板の裏面側に、前記第１半導体領域に接して、第２導電型の第６半導体領域が設けられている。

トレンチは、前記第５半導体領域、前記第４半導体領域および前記第２半導体領域と接して前記第１半導体領域に達する。第１電極は、前記トレンチの内部に絶縁膜を介して設けられている。第２電極は、前記第２半導体領域、前記第４半導体領域および前記第５半導体領域に接して電気的に接続されている。第３電極は、前記第６半導体領域に電気的に接続されている。前記トレンチは、所定の間隔で複数配置されている。前記トレンチは、ゲートトレンチおよびダミートレンチを含む。前記第１電極は、ゲート電位のゲート電極と、前記第２電極に電気的に接続されたダミーゲート電極と、を含む。前記ゲートトレンチは、前記ゲート電極を内部に有する。前記ダミートレンチは、前記ダミーゲート電極を内部に有する。前記所定の間隔は０．７μｍ～２μｍである。前記ゲートトレンチの個数の比率は、前記トレンチの総数に対して６０％以上８４％以下である。

また、この発明にかかる半導体装置は、上述した発明において、前記トレンチは、前記半導体基板のおもて面に平行な第１方向に直線状に延在する。前記第４半導体領域と前記第５半導体領域とが前記第１方向に交互に繰り返し互いに離れて配置されている。前記第４半導体領域と前記第５半導体領域との間に、前記第４半導体領域および前記第５半導体領域に接して前記第２半導体領域が配置されていることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体領域の不純物濃度は、２×１０¹⁴／ｃｍ³以上５×１０¹⁶／ｃｍ³以下であることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記ゲートトレンチの個数の比率は、前記トレンチの総数に対して７５％以上である。前記第３半導体領域は、第１の第３半導体領域と、前記第１の第３半導体領域よりも不純物濃度の低い第２の第３半導体領域と、を含む。前記ゲートトレンチと前記ダミートレンチとの間には前記第１の第３半導体領域が配置されている。少なくとも１組の隣り合う前記ゲートトレンチの間に、前記第２の第３半導体領域が配置されていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記ゲートトレンチの個数の比率は、前記トレンチの総数に対して７５％以上である。隣り合う前記ダミートレンチの間において、少なくとも１組の隣り合う前記ゲートトレンチの間に前記第３半導体領域が配置されていないことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体領域は、前記第２半導体領域の深さから前記トレンチの深さの間に設けられていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板に、第１，２素子領域を有する。前記第１素子領域には、第１素子が配置されている。前記第２素子領域には、前記第１素子領域に隣接して第２素子が配置されている。前記第１素子は、前記第１半導体領域、前記第２半導体領域、前記第３半導体領域、前記第４半導体領域、前記第６半導体領域、前記ゲートトレンチ、前記ダミートレンチ、前記ゲート電極、前記ダミーゲート電極、前記第２電極および前記第３電極を備える。前記第２素子は、前記第１半導体領域、前記第２半導体領域、前記第３半導体領域、前記ダミートレンチ、前記ダミーゲート電極、前記第２電極および前記第３電極と、第１導電型の第７半導体領域と、を備える。前記第７半導体領域は、前記半導体基板の内部の、前記第１半導体領域よりも前記半導体基板の裏面側に、前記第１半導体領域に接して設けられている。前記第７半導体領域は、前記第３電極に電気的に接続されている。前記第７半導体領域は、前記第１半導体領域よりも不純物濃度が高いことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第５半導体領域に接するように前記第１半導体領域の内部に設けられた、前記第１半導体領域よりも不純物濃度の高い第１導電型の第８半導体領域をさらに備えることを特徴とする。

本発明にかかる半導体装置によれば、ターンオン時のコレクタ・エミッタ間電流について、ｄｉ／ｄｔ制御性を改善させることができるとともに、発振を抑制することができるという効果を奏する。

実施の形態にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 図１の矩形枠Ａ１で囲む部分を拡大して示す平面図である。 図２の矩形枠Ａ２で囲む部分を拡大して示す平面図である。 図３の切断線Ｂ１－Ｂ１’における断面構造を示す断面図である。 図３の切断線Ｂ２－Ｂ２’における断面構造を示す断面図である。 図２の切断線Ｃ１－Ｃ１’における断面構造を示す断面図である。 図２の切断線Ｃ２－Ｃ２’における断面構造を示す断面図である。 参考例１の少数キャリア密度分布を示す斜視図である。 実施例１の少数キャリア密度分布を示す斜視図である。 実施例１のホール密度分布を示す特性図である。 実施例１のホール密度の積分値を示す図表である。 実施例１のトレンチゲートの比率とホール密度との関係を示す特性図である。 実施例１，４のターンオン時のコレクタ・エミッタ間電流のｄｉ／ｄｔとゲート抵抗の抵抗値との関係を示す特性図である。 実施例５のターンオン時の導通損失Ｅｏｎとターンオン時のコレクタ・エミッタ間電圧のｄＶ／ｄｔとの関係を示す特性図である。 実施の形態２にかかる半導体装置の構造の一例を示す断面図である。 実施の形態２にかかる半導体装置の構造の一例を示す断面図である。 実施の形態３にかかる半導体装置の構造を示す断面図である。 従来例１の電圧・電流波形を示す特性図である。 従来例１の少数キャリア密度分布を示す斜視図である。 従来例２のターンオン時のコレクタ・エミッタ間電流のｄｉ／ｄｔ制御性を示す特性図である。 従来例２のターンオン時の電圧・電流波形を示す特性図である。 従来例２のターンオン時の電圧・電流波形を示す特性図である。

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

（実験）
トレンチゲート構造では、ゲートトレンチの間隔を狭くしてチャネル密度を高くすることによってもＩＥ効果が高くなる。例えば、ゲート比１００％のＩＧＢＴでは、トレンチを配置する間隔（以下、メサ幅とする）は２．８μｍ以下程度である。蓄積領域を形成するためのイオン注入のドーズ量は６×１０¹²／ｃｍ²程度であり、蓄積領域の不純物濃度は５×１０¹⁶／ｃｍ³程度となる。

ゲート比１００％のＩＧＢＴに蓄積領域が設けられている場合、ターンオン時、蓄積領域の直下（コレクタ領域側）に少数キャリアが蓄積されやすく、半導体基板内の少数キャリアがエミッタ電極へ引き抜かれにくい。その結果、ターンオン時に、ゲート電極と半導体との間のゲート絶縁膜で形成される寄生容量に少数キャリアが充電されやすくなる。

ターンオン時に当該寄生容量に少数キャリアが充電されると、ゲート電圧（ゲート・エミッタ間電圧）が持ち上がり、コレクタ・エミッタ間電流の、ゲート抵抗によるｄｉ／ｄｔ（単位時間当たりの電流変化率）の制御性が悪くなる。また、ターンオン時、コレクタ・エミッタ間電流のｄｉ／ｄｔの最大電流値が高いと、コレクタ・エミッタ間の電流波形が発振しやすくなり、デバイスの誤動作により意図しないタイミングでオフしやすくなる。

これらの問題について検証した。図１８は、従来例１の電圧・電流波形を示す特性図である。図１８には、不純物濃度５×１０¹⁶／ｃｍ³の蓄積領域を備えたゲート比１００％のＲＣ－ＩＧＢＴ（以下、従来例１とする）を２つ直列接続したブリッジ回路における動作波形を示す。符号１０２は、下アーム（低電位側）ＲＣ－ＩＧＢＴのターンオン時のコレクタ・エミッタ間電圧ＶＣＥ（オン）の電圧波形であり、符号１０１は、下アームＲＣ－ＩＧＢＴのターンオン時のコレクタ・エミッタ間電流ＩＣＥ（オン）の電流波形を示す。符号１０４は、上アーム（高電位側）ＲＣ－ＩＧＢＴのターンオフ時のコレクタ・エミッタ間電圧ＶＣＥ（オフ）の電圧波形であり、符号１０３は、上アームＲＣ－ＩＧＢＴのターンオフ時のコレクタ・エミッタ間電流ＩＣＥ（オフ）の電流波形を示す。

図１８に示す結果から、従来例１では、下アームＲＣ－ＩＧＢＴのターンオン時に下アームＲＣ－ＩＧＢＴのターンオン時のコレクタ・エミッタ間電流ＩＣＥ（オン）の電流波形１０１が立ち上がった後に、下アームＲＣ－ＩＧＢＴのターンオン時のコレクタ・エミッタ間電流ＩＣＥ（オン）の電流波形１０１が発振１０１ａすることが確認された。また、上アームＲＣ－ＩＧＢＴのターンオフ時には、上アームＲＣ－ＩＧＢＴのターンオフ時のコレクタ・エミッタ間電流ＩＣＥ（オフ）の電流波形１０３が下アームＲＣ－ＩＧＢＴのターンオン時のコレクタ・エミッタ間の電流に引っ張られ、発振１０３ａすることを確認した。このように従来例１のコレクタ・エミッタ間電流ＩＣＥの電流波形が発振１０１ａ，１０３ａする理由について、従来例１のデバイス内部のホール密度をシミュレーションすることで検証した。

従来例１について、ターンオン時のコレクタ・エミッタ間電流ＩＣＥ（オン）の電流波形１０１の立ち上がり初期１０１ｂのデバイス内部のホール密度をシミュレーションした結果を図１９に示す。図１９は、従来例１の少数キャリア密度分布を示す斜視図である。図１９に示すように、ｎ^-型ドリフト領域１１１の内部の、蓄積領域１１３の直下の部分１１８ａにホールが蓄積されやすく、ゲート絶縁膜１１６の、ゲートトレンチ１１５の側壁に沿った部分１１８ｂにホールが過剰に充電されていることが確認された。この過剰充電によりブリッジ回路が共振条件を満たし、コレクタ・エミッタ間電流ＩＣＥの電流波形１０１，１０３が発振１０１ａ，１０３ａ（図１８参照）すると推測される。一方、蓄積領域１１３を備えないゲート比１００％のＲＣ－ＩＧＢＴにおいては、コレクタ・エミッタ間電流ＩＣＥの電流波形の発振が確認されなかった。この理由は、ゲート絶縁膜１１６の、ゲートトレンチ１１５の側壁に沿った部分へのホールの充電量が低いためと推測される。符号１１２，１１４、１１７は、それぞれｐ^-型ベース領域、ｐ⁺型コンタクト領域およびｎ⁺型エミッタ領域である。

図２０は、従来例２のターンオン時のコレクタ・エミッタ間電流のゲート抵抗によるｄｉ／ｄｔ制御性を示す特性図である。図２１，２２は、従来例２のターンオン時の電圧・電流波形を示す特性図である。図２０の横軸のゲート抵抗および縦軸のｄｉ／ｄｔともに、任意単位（ａｒｂｉｔｒａｒｙ ｕｎｉｔ：ａ．ｕ．）である。図２０には、蓄積領域を備えたゲート比１００％のＩＧＢＴ（以下、従来例２（図２０には「蓄積領域有」と図示）とする）について、２つの異なるゲート抵抗を用いた場合の各試料のコレクタ・エミッタ間電流のターンオン時のｄｉ／ｄｔの最大電流値をそれぞれ示す。２つの異なるゲート抵抗の抵抗値はそれぞれＡ（任意単位）、１．７Ａ（任意単位）］とする。図２０に示す従来例２のターンオン時のコレクタ・エミッタ間電流のｄｉ／ｄｔの最大電流値は、それぞれ図２１，２２に示すターンオン時のコレクタ・エミッタ間電流ＩＣＥの電流波形１２１，１２１’の立ち上がりのピーク１２１ａ，１２１ａ’の電流値である。

また、図２０には、蓄積領域を備えないゲート比１００％のＩＧＢＴ（以下、比較例１とする：図２０には「蓄積領域無」と図示）のターンオン時のコレクタ・エミッタ間電流のｄｉ／ｄｔの最大電流値を示す。図２１，２２には、それぞれゲート抵抗の抵抗値をＡ（任意単位）および１．７Ａ（任意単位）とした従来例２について、ターンオン時に、ゲート・エミッタ間電圧ＶＧＥの電圧波形１２３，１２３’が持ち上がり（符号１２３ａ，１２３ａ’で示す部分）、コレクタ・エミッタ間電流ＩＣＥの電流波形１２１，１２１’立ち上がりのピーク１２１ａ，１２１ａ’の電流値が高くなっていることを示す。符号１２２，１２２’は、ターンオン時のコレクタ・エミッタ間電圧ＶＣＥの電圧波形である。

図２０に示す結果から、従来例２では、比較例１と比べてターンオン時のコレクタ・エミッタ間電流のｄｉ／ｄｔの最大電流値が２倍程度高く、ゲート抵抗によるターンオン時のコレクタ・エミッタ間電流のｄｉ／ｄｔの制御性が悪いことが確認された。また、従来例２において、ゲート抵抗値を１．７Ａ（任意単位）とした試料では、ゲート抵抗値をＡ（任意単位）とした試料と比べて、ターンオン時のコレクタ・エミッタ間電流のｄｉ／ｄｔの最大電流値を３％程度しか低下させることができないことが確認された。このように蓄積領域を備えたゲート比１００％のＩＧＢＴでは、ゲート抵抗の抵抗値を高くしたとしても、ターンオン時のコレクタ・エミッタ間電流のｄｉ／ｄｔ制御性が悪くなるためノイズ等の影響を受けやすいと推測される。

本発明は、この実験による知見および考察に基づいてなされたものである。

（実施の形態１）
実施の形態１にかかる半導体装置の構造について説明する。図１は、実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図２は、図１の矩形枠Ａ１で囲む部分を拡大して示す平面図である。図３は、図２の矩形枠Ａ２で囲む部分を拡大して示す平面図である。図４，５は、それぞれ図３の切断線Ｂ１－Ｂ１’および切断線Ｂ２－Ｂ２’における断面構造を示す断面図である。図６，７は、それぞれ図２の切断線Ｃ１－Ｃ１’および切断線Ｃ２－Ｃ２’における断面構造を示す断面図である。

図１～７に示す実施の形態１にかかる半導体装置２０は、半導体基板（半導体チップ）１０の活性領域１に、ゲート電位のＭＯＳゲート（以下、トレンチゲートとする）２１およびエミッタ電位のＭＯＳゲート（以下、ダミーゲートとする）２２を後述する所定比率で有するトレンチゲート構造と、蓄積領域（第３半導体領域）３３と、を備えたｎチャネル型ＩＧＢＴ単体である。活性領域１は、素子がオン状態のときに電流が流れる領域である。図１に示すように、活性領域１は、例えば略矩形状の平面形状を有する。

エッジ終端領域２は、活性領域１の周囲を囲む。エッジ終端領域２は、活性領域１と半導体基板１０の端部（チップ端部）との間の領域であり、半導体基板１０のおもて面側の電界を緩和し耐圧（耐電圧）を保持する領域である。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。エッジ終端領域２には、フィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）、メサ構造、接合終端拡張（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造、フィールドプレートなどの耐圧構造が配置される。

活性領域１において、半導体基板１０のおもて面には、エミッタパッド１１およびゲートパッド１２等の電極パッドが互いに離れて配置されている。エミッタパッド１１は、活性領域１のうち、ゲートパッド１２が配置された領域を除く領域のほぼ全面を覆う。エミッタパッド１１は、エミッタ電極４３（図４～７参照）として機能する。エミッタパッド１１は、エミッタポリシリコン（ｐｏｌｙ－Ｓｉ）層１３を介してダミーゲート２２に電気的に接続されている（図２参照）。

ゲートパッド１２は、ゲートランナー１５を介してトレンチゲート２１（図２参照）に電気的に接続されている。ゲートランナー１５は、エッジ終端領域２に設けられ、略矩形状に活性領域１の周囲を囲む。ゲートランナー１５は、半導体基板１０のおもて面上にフィールド酸化膜５２（図７参照）を介して設けられたポリシリコン層である。図１，２には、エミッタポリシリコン層１３およびゲートランナー１５等のポリシリコン層をハッチングで示す。

図２に示すように、トレンチゲート構造を構成するトレンチ３６は、半導体基板１０のおもて面に平行な方向（以下、第１方向とする）Ｘに延在するストライプ状に設けられている。トレンチゲート２１を構成するトレンチ（ゲートトレンチ）３６ａの個数（本数）の比率は、トレンチ３６の総数（総本数）に対して６０％以上８４％以下である。すべてのトレンチ３６のうち、ゲートトレンチ３６ａ以外のトレンチ（以下、ダミートレンチとする）３６ｂには、ダミーゲート２２が埋め込まれている。

ゲートトレンチ３６ａの個数の比率を上記上限値以下とすることで、蓄積領域３３を備えない比較例１と同様に、ターンオン時に、コレクタ・エミッタ間の電流波形が発振しないとともに、コレクタ・エミッタ間電流の、ゲート抵抗によるｄｉ／ｄｔの制御性が向上する。ゲートトレンチ３６ａの個数の比率を上記下限値以上とすることで、ターンオン時の導通損失Ｅｏｎとターンオン時のコレクタ・エミッタ間電圧のｄＶ／ｄｔ（単位時間当たりの電圧変化率）とのトレードオフ関係を改善させることができる。

具体的には、上述したゲートトレンチ３６ａの個数の比率を満たすように、半導体基板１０のおもて面に平行でかつ第１方向Ｘと直交する方向（以下、第２方向とする）Ｙに、ゲートトレンチ３６ａと、ダミートレンチ３６ｂと、が交互にそれぞれ所定の個数ずつ配置されている。図２～７には、第２方向Ｙに、ゲートトレンチ３６ａが２つ配置されるごとに、ダミートレンチ３６ｂが１つ配置されている場合を示す。すなわち、トレンチ３６の総数に対して、ゲートトレンチ３６ａの個数の比率は略６７％である。図２には、トレンチゲート２１およびダミーゲート２２を太線で示す。

より具体的には、図示省略するが、例えば、第２方向Ｙに、ゲートトレンチ３６ａが３つ配置されるごとに、ダミートレンチ３６ｂが２つ配置された場合、トレンチ３６の総数に対してゲートトレンチ３６ａの個数の比率は略６０％（＝３／（３＋２）×１００％）である。例えば、第２方向Ｙに、ゲートトレンチ３６ａが３つ配置されるごとに、ダミートレンチ３６ｂが１つ配置された場合、トレンチ３６の総数に対してゲートトレンチ３６ａの個数の比率は７５％（＝３／（３＋１）×１００％）である。

例えば、第２方向Ｙに、ゲートトレンチ３６ａが４つ配置されるごとに、ダミートレンチ３６ｂが１つ配置された場合、トレンチ３６の総数に対してゲートトレンチ３６ａの個数の比率は８０％（＝４／（４＋１）×１００％）である。例えば、第２方向Ｙに、ゲートトレンチ３６ａが５つ配置されるごとに、ダミートレンチ３６ｂが１つ配置された場合、トレンチ３６の総数に対してゲートトレンチ３６ａの個数の比率は略８３％（≒５／（５＋１）×１００％）である。

トレンチ３６の総数に対するゲートトレンチ３６ａの個数の比率は、次の特性を考慮して決定される。

１つ目の特性は、オン電圧と短絡耐量とのトレードオフである。トレンチ３６の総数に対するゲートトレンチ３６ａの個数の比率が増すほどｎ⁺型エミッタ領域３４からｎ^-型ドリフト領域３１へのキャリア注入量が増加し、オン電圧が改善されるが、短絡耐量は低下するからである。２つ目の特性は、トレンチ３６の総数に対するゲートトレンチ３６ａの個数の比率が増すほど、入力容量（ゲート・エミッタ間容量とゲート・コレクタ間容量との和）および帰還容量（ゲート・コレクタ間容量）が増加し、これらの寄生容量を充電するミラー期間の増加によりスイッチング損失が増加するからである。

これらＩＧＢＴの寄生容量のうち、ゲート・コレクタ間容量については、ｎ⁺型バッファ領域４４、ｎ^-型ドリフト領域３１および蓄積領域３３が順に積層されてなるｎ型領域の厚さｔ１が厚いほど小さくすることができる。その理由は、このｎ型領域の厚さｔ１が厚いほど、厚さ方向Ｚに、後述するゲート電位の第１ゲート電極３８ａとｐ⁺型コレクタ領域４５とが離れるからである。ゲート・コレクタ間容量が小さくなると、トレンチ３６の総数に対するゲートトレンチ３６ａの個数の比率を大きくすることでゲート・エミッタ間容量が増えたとしても、ターンオン時のコレクタ・エミッタ間電流の、ゲート抵抗によるｄｉ／ｄｔ制御性が悪くなることを抑制することができる。

具体的には、トレンチ３６の総数に対するゲートトレンチ３６ａの比率はゲート抵抗の抵抗値を調整可能であるか否かによって変動するが、例えば、耐圧６００Ｖクラスである場合、ｎ⁺型バッファ領域４４、ｎ^-型ドリフト領域３１および蓄積領域３３が順に積層されてなるｎ型領域の厚さｔ１が薄いため、トレンチ３６の総数に対するゲートトレンチ３６ａの比率は例えば６７％である。耐圧１２００Ｖ以上のクラスである場合、ｎ⁺型バッファ領域４４、ｎ^-型ドリフト領域３１および蓄積領域３３が順に積層されてなるｎ型領域の厚さｔ１は耐圧６００Ｖクラスの場合の１，５倍から２倍ほどに厚くなるため、トレンチ３６の総数に対するゲートトレンチ３６ａの個数の比率は例えば８０％まで可能となる。

耐圧が低い場合、ｎ⁺型バッファ領域４４、ｎ^-型ドリフト領域３１および蓄積領域３３が順に積層されてなるｎ型領域の厚さｔ１が薄くなることで帰還容量が増える。このため、ターンオン時コレクタ・エミッタ間電流の、ゲート抵抗によるｄｉ／ｄｔ制御性を向上させるために、トレンチ３６の総数に対するゲートトレンチ３６ａの個数の比率を小さくして、ゲート・エミッタ間容量を減らすことがよい。当該ｎ型領域の厚さｔ１とは、ｐ^-型ベース領域３２と蓄積領域３３との界面から、ｎ⁺型バッファ領域４４とｐ⁺型コレクタ領域４５との界面までの距離である。

すべてのトレンチ３６は、活性領域１からエッジ終端領域２まで延在して、エッジ終端領域２で終端している。ゲートトレンチ３６ａの端部は、厚さ方向Ｚにゲートランナー１５に対向する。ゲートトレンチ３６ａの端部において、トレンチゲート２１を構成する第１ゲート電極（第１電極のうちのゲート電極）３８ａ（図４～７参照）とゲートランナー１５とが接する。ゲートトレンチ３６ａは、第２方向Ｙに隣り合うゲートトレンチ３６ａと端部同士を連結させた環状の平面形状を有してもよい。

ダミートレンチ３６ｂの端部は、ゲートランナー１５よりも活性領域１側で終端している。各ダミートレンチ３６ｂの端部は、厚さ方向Ｚに、それぞれ異なるエミッタポリシリコン層１３に対向する。ダミートレンチ３６ｂの端部において、ダミーゲート２２を構成する第２ゲート電極（第１電極のうちのダミーゲート電極）３８ｂ（図４～７参照）とエミッタパッド１１とがエミッタポリシリコン層１３を介して電気的に接続されている。エミッタポリシリコン層１３は、例えばゲートランナー１５よりも活性領域１側において、活性領域１とエッジ終端領域２との境界に沿って点在する。

図３に示すように、隣り合うゲートトレンチ３６ａ間（メサ領域）２３、および、隣り合うゲートトレンチ３６ａとダミートレンチ３６ｂとの間（メサ領域）２４に、メサ領域２３，２４ともに同じ構成で、ｎ⁺型エミッタ領域（第４半導体領域）３４およびｐ⁺型コンタクト領域３５が設けられている。ｎ⁺型エミッタ領域３４およびｐ⁺型コンタクト領域３５は、第１方向Ｘに交互に繰り返し配置されている。図３には、ｎ⁺型エミッタ領域３４およびｐ⁺型コンタクト領域３５をそれぞれ異なるハッチングで示す。

ｎ⁺型エミッタ領域３４とｐ⁺型コンタクト領域３５とは第１方向Ｘに離れて配置され、ｎ⁺型エミッタ領域３４とｐ⁺型コンタクト領域３５との間において半導体基板１０のおもて面にｐ^-型ベース領域（第２半導体領域）３２が露出されている。半導体基板１０のおもて面にｐ^-型ベース領域３２を露出させずに、第１方向Ｘに隣り合うｎ⁺型エミッタ領域３４間において半導体基板１０のおもて面の全面にｐ⁺型コンタクト領域３５が露出されていてもよい。この場合、ｐ⁺型コンタクト領域３５とエミッタ電極４３との接触面積が増えるため、ターンオフ時にｎ^-型ドリフト領域３１内のホールをエミッタ電極４３へ引き抜く機能を向上させることができる。

ｎ⁺型エミッタ領域３４およびｐ⁺型コンタクト領域３５は、第２方向Ｙに隣接するトレンチ３６の側壁にまで延在している。ｎ⁺型エミッタ領域３４は、ダミートレンチ３６ｂに隣接するメサ領域２４に設けられていなくてもよい。コンタクトホール４０には、ｎ⁺型エミッタ領域３４およびｐ⁺型コンタクト領域３５とエミッタパッド１１とのコンタクト（電気的接触部）が形成される。コンタクトホール４０は、各メサ領域２３，２４において第１方向Ｘに直線状に延在している。図２において、コンタクトホール４０はＵ字状の破線で囲む部分である。

次に、実施の形態１にかかる半導体装置２０の断面構造について説明する。図４，５に示すように、半導体基板１０の内部に、活性領域１からエッジ終端領域２にわたってｎ^-型ドリフト領域（第１半導体領域）３１が設けられている。半導体基板１０のおもて面の表面層に、活性領域１の全体にわたって、ｐ^-型ベース領域３２が設けられている。ｐ^-型ベース領域３２は、ｎ^-型の半導体基板１０の内部において、ｎ^-型ドリフト領域３１よりも半導体基板１０のおもて面側に設けられている。ｎ^-型ドリフト領域３１とｐ^-型ベース領域３２との間に、活性領域１全体にわたって、蓄積領域３３が設けられている。

蓄積領域３３は、ｎ^-型ドリフト領域３１と同導電型で、かつｎ^-型ドリフト領域３１よりも不純物濃度が高いｎ型領域である。蓄積領域３３には、ターンオン時に少数キャリアが蓄積される。ｎチャネル型ＩＧＢＴの場合、少数キャリアはホール（正孔）である。ターンオン時に蓄積領域３３に少数キャリアが蓄積されることで、ＩＥ（電子注入促進）効果が高くなり、導通損失が低減される。また、ダミーゲート２２が設けられていることで、蓄積領域３３によってＩＥ効果が高くなりすぎることが抑制される。

蓄積領域３３は、ｎ^-型ドリフト領域３１およびｐ^-型ベース領域３２に接する。また、蓄積領域３３は、ｐ^-型ベース領域３２とｎ^-型ドリフト領域３１との界面からコレクタ側（ｐ⁺型コレクタ領域４５側）に深い位置に達する。具体的には、蓄積領域３３は、ｐ^-型ベース領域３２の深さｄ２から、トレンチ３６の底面の深さｄ１の間に位置する。また、蓄積領域３３は、ｐ^-型ベース領域３２の深さｄ２からトレンチ３６の底面の深さｄ１まで設けられていてもよい。ｐ^-型ベース領域３２の深さｄ２からトレンチ３６の底面の深さｄ１まで蓄積領域３３を配置することで、ターンオン時に第１ゲート電極３８ａと半導体との間の第１ゲート絶縁膜３７ａで形成される寄生容量面積が小さくなるため、当該寄生容量へのホールの充電量を低減させることができる。

蓄積領域３３の不純物濃度は、例えば２×１０¹⁴／ｃｍ³以上５×１０¹⁶／ｃｍ³以下程度である。蓄積領域３３の不純物濃度が上記上限値よりも高い場合、ターンオン時のコレクタ・エミッタ間の電流波形の発振を抑制することができないため、好ましくない。蓄積領域３３の不純物濃度を高くするほど、ターンオン時に少数キャリアが蓄積されやすく、オン抵抗を低くすることができる。蓄積領域３３の不純物濃度が上記下限値よりも低い場合、ＩＥ効果が低くなり、所定特性が得られないため、好ましくない。

ｐ^-型ベース領域３２の内部において、半導体基板１０のおもて面の表面領域に、ｎ⁺型エミッタ領域３４およびｐ⁺型コンタクト領域３５がそれぞれ選択的に設けられている。トレンチ３６は、半導体基板１０のおもて面から厚さ方向Ｚにｎ⁺型エミッタ領域３４、ｐ⁺型コンタクト領域３５およびｐ^-型ベース領域３２を貫通してｎ^-型ドリフト領域３１に達する。各メサ領域２３，２４において、ｐ^-型ベース領域３２とｎ^-型ドリフト領域３１との間に蓄積領域３３が配置されている。これらｎ⁺型エミッタ領域３４、ｐ⁺型コンタクト領域３５、ｐ^-型ベース領域３２および蓄積領域３３は、メサ領域２３，２４を挟んで第２方向Ｙに隣り合う両トレンチ３６まで延在している。

複数のトレンチ３６のうち、ゲートトレンチ３６ａの内部には、第１ゲート絶縁膜３７ａを介してゲート電位の第１ゲート電極３８ａが設けられ、これらゲートトレンチ３６ａ、第１ゲート絶縁膜３７ａおよび第１ゲート電極３８ａでトレンチゲート２１が構成されている。複数のトレンチ３６のうち、ダミートレンチ３６ｂの内部には、第２ゲート絶縁膜３７ｂを介してエミッタ電位の第２ゲート電極３８ｂが設けられ、これらダミートレンチ３６ｂ、第２ゲート絶縁膜３７ｂおよび第２ゲート電極３８ｂでダミーゲート２２が構成されている。

トレンチ３６を配置する間隔（メサ幅）ｗ１は、例えば０．７μｍ～２μｍ程度に狭く微細化されている。これによって、ホール（正孔）密度が高くなるため、ＩＥ効果が高くなり、オン抵抗を低減させることができる。メサ幅ｗ１を狭くするほど、ホール密度が増えるため、コレクタ・エミッタ間電流の電流波形が発振しやすくなる。そこで、トレンチ３６の総数に対するゲートトレンチ３６ａの個数を上述した比率とすることで、コレクタ・エミッタ間電流の電流波形が発振を抑制することができる。

層間絶縁膜３９は、半導体基板１０のおもて面上に設けられ、第１，２ゲート電極３８ａ，３８ｂを覆う。層間絶縁膜３９には、各メサ領域２３，２４にそれぞれ、厚さ方向Ｚに層間絶縁膜３９を貫通して半導体基板１０に達するコンタクトホール４０が設けられている。コンタクトホール４０は、各メサ領域２３，２４において第１方向Ｘに延びる直線状に配置され、例えば活性領域１とエッジ終端領域２との境界で終端している（図２参照）。各メサ領域２３，２４においてコンタクトホール４０には、ｐ^-型ベース領域３２、ｎ⁺型エミッタ領域３４およびｐ⁺型コンタクト領域３５が露出されている。

半導体基板１０の、コンタクトホール４０に露出されたおもて面および層間絶縁膜３９の表面に沿って、バリアメタル４１が設けられている。バリアメタル４１は、半導体部（半導体基板１０）との密着性が高く、かつ半導体部とのオーミック接触する金属からなる。具体的には、バリアメタル４１は、例えばチタン（Ｔｉ）膜および窒化チタン（ＴｉＮ）膜を順に積層させてなる積層膜であってもよい。コンタクトホール４０の内部を埋め込むように、バリアメタル４１上にコンタクトプラグ４２が設けられている。

コンタクトプラグ４２は、例えば、埋め込み性の高いタングステン（Ｗ）を材料とする金属膜である。エミッタ電極（第２電極）４３は、活性領域１において半導体基板１０のおもて面全面に設けられている。エミッタ電極４３は、コンタクトプラグ４２およびバリアメタル４１を介してｐ^-型ベース領域３２、ｎ⁺型エミッタ領域３４およびｐ⁺型コンタクト領域３５に電気的に接続されている。エミッタ電極４３は、例えばアルミニウムシリコン（Ａｌ－Ｓｉ）電極である。エミッタ電極４３は、エミッタパッド１１として機能する。

半導体基板１０の裏面側には、ｎ⁺型バッファ領域４４およびｐ⁺型コレクタ領域（第５半導体領域）４５が設けられている。ｎ⁺型バッファ領域４４は、ｎ^-型ドリフト領域３１とｐ⁺型コレクタ領域４５との間に、活性領域１からエッジ終端領域２にわたって設けられている。ｐ⁺型コレクタ領域４５は、半導体基板１０の裏面に露出され、活性領域１からエッジ終端領域２にわたって設けられている。コレクタ電極（第３電極）４６は、ｐ⁺型コレクタ領域４５に接して、ｐ⁺型コレクタ領域４５に電気的に接続されている。

図６に示すように、エッジ終端領域２において、半導体基板１０のおもて面の表面層には、ｐ⁺型領域５１が設けられている。ｐ⁺型領域５１は、活性領域１とエッジ終端領域２との境界に沿って設けられ、活性領域１の周囲を囲む。ｐ⁺型領域５１の深さｄ３は、トレンチ３６の底面の深さｄ１よりも深くてもよい。すべてのトレンチ３６は、活性領域１からエッジ終端領域２まで延在し、ｐ⁺型領域５１の内部で終端している。ｐ⁺型領域５１よりも外側（半導体基板１０の端部側）に、ｐ⁺型領域５１から離して、耐圧構造（不図示）が設けられている。

また、エッジ終端領域２において、半導体基板１０のおもて面上に、ダミートレンチ３６ｂの端部における第２ゲート電極３８ｂを覆うように、エミッタポリシリコン層１３が設けられている。エミッタポリシリコン層１３は、ダミートレンチ３６ｂの端部において第２ゲート電極３８ｂに接し、当該第２ゲート電極３８ｂに電気的に接続されている。エミッタポリシリコン層１３は、厚さ方向Ｚに層間絶縁膜３９を貫通して半導体基板１０に達するコンタクトホール５０に露出されている。

このコンタクトホール５０の内部には、活性領域１のコンタクトホール４０と同様に、バリアメタル４１およびコンタクトプラグ４２が設けられている。第２ゲート電極３８ｂには、エミッタポリシリコン層１３と、コンタクトホール５０の内部のコンタクトプラグ４２およびバリアメタル４１と、を介してエミッタ電極４３が電気的に接続されている。また、エッジ終端領域２において、半導体基板１０のおもて面上には、フィールド酸化膜５２を介してゲートランナー１５が設けられている。

ゲートランナー１５は、エミッタポリシリコン層１３よりも半導体基板１０の端部側に、エミッタポリシリコン層１３と離れて設けられている。ゲートランナー１５は、ゲートトレンチ３６ａの端部において第１ゲート電極３８ａに接し、当該第１ゲート電極３８ａに電気的に接続されている。ゲートトレンチ３６ａの端部において第１ゲート電極３８ａの端部をフィールド酸化膜５２上に延在させて、第１ゲート電極３８ａの端部の延在させた部分にゲートランナー１５が接していてもよい。

以上、説明したように、実施の形態１によれば、ターンオン時に、蓄積領域の、ダミートレンチの側壁の第２ゲート絶縁膜を挟んでダミーゲートに対向する部分がｐ型に反転され、当該反転層を介して、半導体基板内のホールがダミーゲートからエミッタ電極へ引き抜かれる。これによって、ｎ^-型ドリフト領域の内部の、蓄積領域の直下の部分のホール密度が低減される。このため、ターンオン時に、第１ゲート電極と半導体との間の第１ゲート絶縁膜で形成される寄生容量へのホールの充電量を低減させることができる。

また、実施の形態１によれば、第１ゲート絶縁膜で形成される寄生容量へのホールの充電量が低減されることで、ゲート電圧（ゲート・エミッタ間電圧）の持ち上がりが無くなり、コレクタ・エミッタ間電流のｄｉ／ｄｔを小さくすることができる。これによって、コレクタ・エミッタ間電流の、ゲート抵抗によるｄｉ／ｄｔ制御性が向上する。また、コレクタ・エミッタ間電流のｄｉ／ｄｔが小さくなることで、ターンオン時のコレクタ・エミッタ間の電流波形の発振が抑制される。

実施の形態１によれば、上述したターンオン時のコレクタ・エミッタ間電流の、ゲート抵抗によるｄｉ／ｄｔ制御性の向上と、上述したターンオン時のコレクタ・エミッタ間の電流波形の発振抑制とは、トレンチの総数に対するゲートトレンチの個数の比率を６０％以上８４％以下にすることで実現することができる。また、トレンチの総数に対するゲートトレンチの個数の比率を大きくすることで、ＩＥ効果が高くなり、かつチャネル密度を増やすことができる。このため、導通損失を低減させることができる。

（実験１）
次に、ダミーゲート２２によるホール密度低減効果について検証した。図８は、参考例１の少数キャリア密度分布を示す斜視図である。図９は、実施例１の少数キャリア密度分布を示す斜視図である。上述したトレンチゲート２１およびダミーゲート２２を有するトレンチゲート構造と、不純物濃度５×１０¹⁶／ｃｍ³の蓄積領域３３と、を備えた２つのＩＧＢＴ（以下、参考例１および実施例１とする）単体について、それぞれターンオン時のコレクタ・エミッタ間電流ＩＣＥの電流波形の立ち上がり初期（図１８の符号１０１ｂ’に相当する期間）のデバイス内部（半導体基板１０の内部）のホール密度をシミュレーションした結果を図８，９に示す。

図８，９に示す参考例１および実施例１は、トレンチ３６の総数に対するゲートトレンチ３６ａの個数の比率をそれぞれ５０％および６０％としたものである。図８に示す参考例１は、第２方向Ｙにゲートトレンチ３６ａとダミートレンチ３６ｂとが交互に繰り返し配置されている（図８，１０，１１，１３には「ゲート比５０％・蓄積領域有」と図示）。図９に示す実施例１は、第２方向Ｙに、ゲートトレンチ３６ａが２つ配置されるごとに、ダミートレンチ３６ｂが１つ配置されている（図９～１１には「ゲート比６７％・蓄積領域有」と図示）。参考例および実施例１の、ゲートトレンチ３６ａの個数以外の構成は、上述した実施の形態にかかる半導体装置２０と同様である。

図８，９に示す結果より、参考例１および実施例１ともに、ダミーゲート２２からホールが引き抜かれることで、ダミートレンチ３６ｂに隣接するメサ領域２４において、ｎ^-型ドリフト領域３１の内部の、蓄積領域３３の直下の部分６１ａにホールが蓄積されないことが確認された。したがって、トレンチゲート構造のＩＧＢＴにダミーゲート２２を配置することで、ダミーゲート２２周辺のホール密度を抑制することができることが確認された。

（実験２）
次に、上述した実施例１（「ゲート比６７％・蓄積領域有」）について、第１ゲート絶縁膜３７ａの周りの、ゲートトレンチ３６ａの側壁に沿った部分６１ｂのホール密度をシミュレーションした結果を図１０，１１に示す。図１０は、実施例１のホール密度分布を示す特性図である。図１１は、実施例１のホール密度の積分値を示す図表である。

図１０の横軸には、半導体基板１０のおもて面を深さ＝０μｍとした深さを示す。図１０に両矢印で示す範囲は、半導体基板１０のおもて面からのゲートトレンチ３６ａの深さを示す。図１１は、半導体基板１０のおもて面からゲートトレンチ３６ａの深さにおけるホール密度の積分値である。

また、図１０，１１には、上述した参考例１（「ゲート比５０％・蓄積領域有」）、従来例１（「ゲート比１００％・蓄積領域有」：図１９参照）および比較例１（「ゲート比１００％・蓄積領域無」：構造図は不図示）についても、実施例１と同じ箇所（参考例１では図８の符号６１ｂに相当、従来例１では図１９の符号１１８ｂに相当、比較例１は不図示）のホール密度をシミュレーションした結果を示す。

図１０，１１に示す結果から、実施例１、参考例１および比較例１は、従来例１と比べて、第１ゲート絶縁膜３７ａの、ゲートトレンチ３６ａの側壁に沿った部分６１ｂのホール密度の積分値を小さくすることができることが確認された。また、実施例１および参考例１においては、第１ゲート絶縁膜３７ａの、ゲートトレンチ３６ａの側壁に沿った部分６１ｂのホール密度を比較例１の同箇所のホール密度の積分値以下にすることができることが確認された。

比較例１では、蓄積領域を備えないことで、ターンオン時、コレクタ・エミッタ間電流ＩＣＥの電流波形が発振しないとともに、コレクタ・エミッタ間電流の、ゲート抵抗によるｄｉ／ｄｔの制御性がよい。実施例１および参考例１においては、第１ゲート絶縁膜３７ａの、ゲートトレンチ３６ａの側壁に沿った部分６１ｂのホール密度を比較例１の同箇所のホール密度の積分値以下にすることで、比較例１と同じ効果を得られるとともに、蓄積領域３３によりＩＥ効果を高くすることができる。

（実験３）
次に、トレンチ３６の総数に対するゲートトレンチ３６ａの個数の比率（以下、トレンチゲート２１の比率とする）について検証した。図１２は、実施例１のトレンチゲートの比率とホール密度との関係を示す特性図である。図１２には、上述した実施例１（「ゲート比６７％・蓄積領域有」）の、第１ゲート絶縁膜３７ａの、ゲートトレンチ３６ａの側壁に沿った部分６１ｂのホール密度の積分値をシミュレーションしたデータ点を図示する。

また、図１２には、上述した参考例１（「ゲート比５０％・蓄積領域有」）および従来例１（「ゲート比１００％・蓄積領域有」）のゲート絶縁膜３７ａ，１１６の、ゲートトレンチ３６ａ１１５の側壁に沿った部分６１ｂ，１１８ｂのホール密度の積分値をシミュレーションしたデータ点を図示する。すなわち、図１２には、トレンチゲートの比率が５０％、６７％および１００％の場合のホール密度の積分値のデータ点が図示されている。さらに、図１２には、これらの３つのデータ点に基づいて算出された、トレンチゲートの比率とホール密度との関係を示す近似直線７１を示す。

図１２のトレンチゲートの比率とホール密度との関係を示す近似直線７１から、本発明においては、第１ゲート絶縁膜３７ａの、ゲートトレンチ３６ａの側壁に沿った部分６１ｂのホール密度の積分値は、トレンチゲート２１の比率が大きくなるほど、トレンチゲート２１の比率の大きさに比例して大きくなることが確認された。また、トレンチゲートの比率が８４％の場合に、実施例１の第１ゲート絶縁膜３７ａの、ゲートトレンチ３６ａの側壁に沿った部分６１ｂのホール密度の積分値が比較例１の同箇所のホール密度の積分値（図１２に直線７０で示す値）と同じになることが確認された。

したがって、本発明において、第１ゲート絶縁膜３７ａの、ゲートトレンチ３６ａの側壁に沿った部分６１ｂのホール密度の積分値を比較例１の同箇所のホール密度の積分値以下にするには、トレンチゲート２１の比率を図１２中に両矢印で示す範囲の上限値である８４％以下にすればよいことが確認された。図１２中に両矢印で示すトレンチゲート２１の比率の範囲は、本発明のトレンチゲート２１の比率の好適な範囲である。トレンチゲート２１の比率を図１２中に両矢印で示す範囲の下限値である６０％以上とする理由は、後述する実施例５で説明する。

（実験４）
次に、ゲート抵抗の抵抗値とターンオン時のコレクタ・エミッタ間電流のｄｉ／ｄｔとの関係について、シミュレーションにより得られたデータ点に基づく近似曲線を図１３に示す。図１３は、実施例１，４のターンオン時のコレクタ・エミッタ間電流のｄｉ／ｄｔとゲート抵抗の抵抗値との関係を示す特性図である。図１３の横軸はゲート抵抗の抵抗値であり、縦軸はターンオン時のコレクタ・エミッタ間電流のｄｉ／ｄｔの最大電流値である。

図１３には、上述した実施例１（ゲート比６７％・蓄積領域有）、参考例１（ゲート比５０％・蓄積領域有）、比較例１（ゲート比１００％・蓄積領域無）および従来例１（ゲート比１００％・蓄積領域有）についてシミュレーションした結果を示す。また、図１３には、蓄積領域１１３の不純物濃度のみがそれぞれ参考例１および従来例１と異なる参考例２および従来例２についてシミュレーションした結果を示す。参考例２および従来例２の各蓄積領域３３，１１３の不純物濃度は２×１０¹⁶／ｃｍ³である。

図１３の注釈には、比較例１を「ゲート比１００％・蓄積領域無」と図示する。従来例１，２を「ゲート比１００％・蓄積領域有」とし、語末の括弧内に蓄積領域１１３の不純物濃度を図示する。参考例１，２を「ゲート比５０％・蓄積領域有」とし、語末の括弧内に蓄積領域１１３の不純物濃度を図示する。実施例１を「ゲート比６７％・蓄積領域有」と図示する。

図１３に示す結果から、ダミーゲートを備えない従来例１，２は、ゲート抵抗の抵抗値に依らず、ゲート抵抗の抵抗値が同条件の比較例１と比べて、ターンオン時のコレクタ・エミッタ間電流のｄｉ／ｄｔが高いことが確認された。一方、ダミーゲート２２を備えた実施例１および参考例１，２は、ゲート抵抗Ｒｇの抵抗値に依らず、ゲート抵抗の抵抗値が同条件の比較例１と比べて、ターンオン時のコレクタ・エミッタ間電流のｄｉ／ｄｔを同程度にする、または低くすることができることが確認された。図１３には、実施例１、参考例１，２および比較例１の特性を示す折れ線グラフを符号７２で示す。

したがって、実施例１および参考例１，２においては、比較例１と同様に、ターンオン時のコレクタ・エミッタ間電流の、ゲート抵抗によるｄｉ／ｄｔの制御性がよいことが確認された。また、参考例１，２は、ゲート抵抗の抵抗値に依らず、ゲート抵抗の抵抗値が同条件の実施例１と比べて、ターンオン時のコレクタ・エミッタ間電流のｄｉ／ｄｔが低い。このため、蓄積領域３３の不純物濃度を低くすることで、ターンオン時のコレクタ・エミッタ間電流の、ゲート抵抗によるｄｉ／ｄｔの制御性を向上させることができることが確認された。この蓄積領域３３の不純物濃度を低くすることによって得られる効果は、実施例１においても同様に得られる。

（実験５）
次に、ターンオン時の導通損失Ｅｏｎとターンオン時のコレクタ・エミッタ間電圧のｄＶ／ｄｔとの関係について、シミュレーションにより得られたデータ点に基づく近似曲線を図１４に示す。図１４は、実施例５のターンオン時の導通損失Ｅｏｎとターンオン時のコレクタ・エミッタ間電圧のｄＶ／ｄｔとの関係を示す特性図である。図１４には、実施例５および上述した参考例１についてシミュレーションした結果を示す。実施例５は、実施例１においてトレンチゲート２１の比率を６０％としたものである。図１４の注釈の括弧内は、トレンチゲート２１の比率である。

図１４に示す結果から、実施例５（トレンチゲート２１の比率６０％）は、参考例１（トレンチゲート２１の比率５０％）と比べて、ターンオン時に、導通損失Ｅｏｎおよびコレクタ・エミッタ間電圧のｄＶ／ｄｔともに小さくすることができることが確認された。すなわち、トレンチゲート２１の比率を大きくするほど（図１４の矢印７３で示す方向へ近似曲線が移動するほど）、ターンオン時に、導通損失Ｅｏｎおよびコレクタ・エミッタ間電圧のｄＶ／ｄｔともに小さくすることができる。

図示省略するがトレンチゲート２１の比率を７５％よりも大きくした場合、ターンオン時のコレクタ・エミッタ間電圧のｄＶ／ｄｔが高くなり、ターンオン時の導通損失Ｅｏｎとターンオン時のコレクタ・エミッタ間電圧のｄＶ／ｄｔとのトレードオフ関係が悪化することが確認されている。したがって、ターンオン時の導通損失Ｅｏｎとターンオン時のコレクタ・エミッタ間電圧のｄＶ／ｄｔとのトレードオフ関係を考慮した場合、トレンチゲート２１の比率は６０％以上７５％以下程度であることがよい。

（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図１５，１６は、実施の形態２にかかる半導体装置の構造の一例を示す断面図である。図１５，１６には、図３の切断線Ｂ１－Ｂ１’に相当する箇所の断面構造を示す。図３の切断線Ｂ２－Ｂ２’、図２の切断線Ｃ１－Ｃ１’および図２の切断線Ｃ２－Ｃ２’に相当する箇所の断面構造は、それぞれ図５～７において蓄積領域３３、ゲートトレンチ３６ａおよびダミートレンチ３６ｂの配置を図１５，１６と同じ構成にしたものである。

図１５に示す実施の形態２にかかる半導体装置２０’が実施の形態１にかかる半導体装置２０と異なる点は、次の２点である。１つ目の相違点は、第２方向Ｙに隣り合うダミートレンチ３６ｂ間に、３つ以上のゲートトレンチ３６ａが第２方向Ｙに隣り合って配置されている点である。すなわち、図１５に示す実施の形態２にかかる半導体装置２０’において、トレンチ３６の総数に対するゲートトレンチ３６ａの個数の比率（ゲート比）は７５％以上である。

２つ目の相違点は、第２方向Ｙに隣り合うダミートレンチ３６ｂ間において第２方向Ｙに隣り合う２つ以上のメサ領域２３のうち、１つ以上のメサ領域２３の蓄積領域（以下、第２蓄積領域とする）３３’の不純物濃度を、残りのメサ領域２３，２４の蓄積領域（以下、第１蓄積領域とする）３３の不純物濃度よりも低くした点である。すなわち、第２蓄積領域３３’の不純物濃度は、第１蓄積領域３３の不純物濃度よりも低く、かつｎ^-型ドリフト領域３１の不純物濃度よりも高い。

図１６に示すように、第２方向Ｙに隣り合うダミートレンチ３６ｂ間において第２方向Ｙに隣り合う２つ以上のメサ領域２３のうち、１つ以上のメサ領域２３に蓄積領域３３が配置されていない構成としてもよい。すなわち、図１６に示す実施の形態２にかかる半導体装置３０は、第２蓄積領域３３’が設けられていない点で図１５に示す実施の形態２にかかる半導体装置２０’と異なる。

以上、説明したように、実施の形態２によれば、蓄積領域の不純物濃度を部分的に低くする、または、蓄積領域を部分的に設けないことで、実施の形態１と同様に、ターンオン時のコレクタ・エミッタ間電流の、ゲート抵抗によるｄｉ／ｄｔの制御性を向上させることができる。

（実施の形態３）
次に、実施の形態３にかかる半導体装置の構造について説明する。図１７は、実施の形態３にかかる半導体装置の構造を示す断面図である。実施の形態３にかかる半導体装置８０は、実施の形態１にかかる半導体装置２０をＲＣ－ＩＧＢＴのＩＧＢＴ部８１に適用したものである。実施の形態３においては、実施の形態１にかかる半導体装置２０の構成を有するＩＧＢＴと同一の半導体基板１０の活性領域１に、当該ＩＧＢＴに逆並列に接続されたダイオードが設けられている。

具体的には、図１７に示す実施の形態３にかかる半導体装置８０は、半導体基板１０の活性領域１に、ＩＧＢＴ部８１およびダイオード部８２を有する。ＩＧＢＴ部８１には、ＩＧＢＴが配置されている。ＩＧＢＴ部８１のＩＧＢＴの構成は、実施の形態１にかかる半導体装置２０（図３～７参照）と同様である。ダイオード部８２には、ＩＧＢＴ部８１のＩＧＢＴに逆並列に接続されたダイオードが配置されている。

ダイオード部８２には、ＩＧＢＴ部８１のトレンチゲート２１に平行に延在するストライプ状にダミートレンチ３６ｂが配置されている。当該ダミートレンチ３６ｂの内部には、実施の形態１と同様に、第２ゲート絶縁膜３７ｂを介してエミッタ電位の第２ゲート電極３８ｂが設けられ、これらダミートレンチ３６ｂ、第２ゲート絶縁膜３７ｂおよび第２ゲート電極３８ｂでダミーゲート２２が構成されている。

ダイオード部８２のトレンチゲート構造がすべてダミーゲート２２となるため、ＩＧＢＴ単体の場合と比べて、ゲート抵抗によるｄｉ／ｄｔ制御性がよい。このため、ＩＧＢＴ部８１において、トレンチ３６の総数に対するゲートトレンチ３６ａの個数の比率を高くすることができる。ＩＧＢＴ部８１内におけるトレンチ３６の総数に対するゲートトレンチ３６ａの個数の比率は、６０％以上８４％以下である。

ダイオード部８２において第２方向Ｙに隣り合うダミートレンチ３６ｂ間（メサ領域）２５には、ｐ^-型ベース領域３２および蓄積領域３３が設けられている。ダイオード部８２におけるメサ領域２５内のｐ^-型ベース領域３２および蓄積領域３３の構成は、他のメサ領域２３，２４内のｐ^-型ベース領域３２および蓄積領域３３と同様である。当該メサ領域２５内のｐ^-型ベース領域３２は、アノード領域として機能する。

ダイオード部８２におけるメサ領域２５内に、ｎ⁺型エミッタ領域３４は設けられていない。図示省略するが、ダイオード部８２におけるメサ領域２５内に、ｐ⁺型コンタクト領域３５が設けられていてもよい。当該メサ領域２５内のｐ^-型ベース領域３２は、他のメサ領域２３，２４内のｐ^-型ベース領域３２と同様に、バリアメタル４１およびコンタクトプラグ４２を介してエミッタ電極４３に電気的に接続されている。エミッタ電極４３は、アノード電極を兼ねる。

半導体基板１０の裏面側には、ダイオード部８２にｎ⁺型カソード領域（第６半導体領域）４７が設けられている。ｎ⁺型カソード領域４７は、半導体基板１０の裏面とｎ⁺型バッファ領域４４との間に設けられ、半導体基板１０の裏面に露出されている。ＩＧＢＴ部８１に設けられたｐ⁺型コレクタ領域４５と、ｎ⁺型カソード領域４７と、は第２方向Ｙに隣接する。コレクタ電極４６は、ｎ⁺型カソード領域４７に接して、ｎ⁺型カソード領域４７に電気的に接続されている。コレクタ電極４６は、カソード電極を兼ねる。

実施の形態３にかかる半導体装置８０に実施の形態２を適用して、蓄積領域３３のレイアウトを変更してもよい。

以上、説明したように、実施の形態３によれば、実施の形態１にかかる半導体装置をＲＣ－ＩＧＢＴに適用した場合においても、ＲＣ－ＩＧＢＴを構成するＩＧＢＴについて実施の形態１と同様の効果を得ることができる。これによって、ターンオン時に、ＩＧＢＴ部の、ダイオード部から離れた部分で、ＩＧＢＴセル（ＩＧＢＴの機能単位）のコレクタ・エミッタ間電流ＩＣＥの電流波形が発振することを抑制することができる。

以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、ｎ⁺型エミッタ領域およびｐ⁺型コンタクト領域の配置は種々変更可能であり、隣り合うトレンチのうちの一方の側壁にのみ達するようにｎ⁺型エミッタ領域が配置されたメサ領域が存在していてもよい。また、上述した各実施の形態では、ＩＧＢＴ単体またはＲＣ－ＩＧＢＴについて説明しているが、これに限らず、ＩＧＢＴが配置されたＩＧＢＴ部を有する半導体装置に適用可能である。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。

以上のように、本発明にかかる半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用である。

１ 活性領域
２ エッジ終端領域
１０ 半導体基板
１１ エミッタパッド
１２ ゲートパッド
１３ エミッタポリシリコン層
１５ ゲートランナー
２０，２０’，３０，８０ 半導体装置
２１ トレンチゲート
２２ ダミーゲート
２３～２５ メサ領域
３１ ｎ^-型ドリフト領域
３２ ｐ^-型ベース領域
３３，３３’ 蓄積領域
３４ ｎ⁺型エミッタ領域
３５ ｐ⁺型コンタクト領域
３６ トレンチ
３６ａ ゲートトレンチ
３６ｂ ダミートレンチ
３７ａ，３７ｂ ゲート絶縁膜
３８ａ，３８ｂ ゲート電極
３９ 層間絶縁膜
４０，５０ コンタクトホール
４１ バリアメタル
４２ コンタクトプラグ
４３ エミッタ電極
４４ ｎ⁺型バッファ領域
４５ ｐ⁺型コレクタ領域
４６ コレクタ電極
４７ ｎ⁺型カソード領域
５０ コンタクトホール
５１ ｐ⁺型領域
５２ フィールド酸化膜
６１ａ ｎ^-型ドリフト領域の内部の、蓄積領域の直下の部分
６１ｂ ゲート絶縁膜の、ゲートトレンチの側壁に沿った部分
８１ ＩＧＢＴ部
８２ ダイオード部
ｄ１ トレンチの底面の深さ
ｄ２ ｐ^-型ベース領域の深さ
ｄ３ ｐ⁺型領域の深さ
ｔ１ ｎ⁺型バッファ領域、ｎ^-型ドリフト領域および蓄積領域が順に積層されてなるｎ型領域の厚さ
ｗ１ メサ幅
Ｘ 半導体基板のおもて面に平行にトレンチが延在する方向（第１方向）
Ｙ 半導体基板のおもて面に平行でかつ第１方向と直交する方向（第２方向）
Ｚ 厚さ方向

Claims (8)

1. 半導体基板の内部に設けられた第１導電型の第１半導体領域と、
   前記半導体基板の内部の、前記第１半導体領域よりも前記半導体基板のおもて面側に設けられた第２導電型の第２半導体領域と、
   前記第２半導体領域に接するように前記第１半導体領域の内部に設けられた、前記第１半導体領域よりも不純物濃度の高い第１導電型の第３半導体領域と、
   前記第２半導体領域の内部に選択的に設けられた第１導電型の第４半導体領域と、
   前記第２半導体領域の内部に選択的に設けられた、前記第２半導体領域よりも不純物濃度の高い第２導電型の第５半導体領域と、
   前記半導体基板の内部の、前記第１半導体領域よりも前記半導体基板の裏面側に、前記第１半導体領域に接して設けられた第２導電型の第６半導体領域と、
   前記第５半導体領域、前記第４半導体領域および前記第２半導体領域と接して前記第１半導体領域に達するトレンチと、
   前記トレンチの内部に絶縁膜を介して設けられた第１電極と、
   前記第２半導体領域、前記第４半導体領域および前記第５半導体領域に接して電気的に接続された第２電極と、
   前記第６半導体領域に電気的に接続された第３電極と、
   を備え、
   前記トレンチは所定の間隔で複数配置され、
   前記トレンチは、ゲートトレンチおよびダミートレンチを含み、
   前記第１電極は、ゲート電位のゲート電極と、前記第２電極に電気的に接続されたダミーゲート電極と、を含み、
   前記ゲートトレンチは、前記ゲート電極を内部に有し、
   前記ダミートレンチは、前記ダミーゲート電極を内部に有し、
   前記所定の間隔は０．７μｍ～２μｍであり、
   前記ゲートトレンチの個数の比率は、前記トレンチの総数に対して６０％以上８４％以下であることを特徴とする半導体装置。
2. 前記トレンチは、前記半導体基板のおもて面に平行な第１方向に直線状に延在し、
   前記第４半導体領域と前記第５半導体領域とが前記第１方向に交互に繰り返し互いに離れて配置され、
   前記第４半導体領域と前記第５半導体領域との間に、前記第４半導体領域および前記第５半導体領域に接して前記第２半導体領域が配置されていることを特徴とする請求項１に記載の半導体装置。
3. 前記第３半導体領域の不純物濃度は、２×１０ ¹⁴ ／ｃｍ ³ 以上５×１０ ¹⁶ ／ｃｍ ³ 以下であることを特徴とする請求項１または２に記載の半導体装置。
4. 前記ゲートトレンチの個数の比率は、前記トレンチの総数に対して７５％以上であり、
   前記第３半導体領域は、第１の第３半導体領域と、前記第１の第３半導体領域よりも不純物濃度の低い第２の第３半導体領域と、を含み、
   前記ゲートトレンチと前記ダミートレンチとの間には前記第１の第３半導体領域が配置され、
   少なくとも１組の隣り合う前記ゲートトレンチの間に、前記第２の第３半導体領域が配置されていることを特徴とする請求項１～３のいずれか一つに記載の半導体装置。
5. 前記ゲートトレンチの個数の比率は、前記トレンチの総数に対して７５％以上であり、
   隣り合う前記ダミートレンチの間において、少なくとも１組の隣り合う前記ゲートトレンチの間に前記第３半導体領域が配置されていないことを特徴とする請求項１～３のいずれか一つに記載の半導体装置。
6. 前記第３半導体領域は、前記第２半導体領域の深さから、前記トレンチの深さの間に設けられていることを特徴とする請求項１～５のいずれか一つに記載の半導体装置。
7. 前記半導体基板に、
   第１素子が配置された第１素子領域と、
   前記第１素子領域に隣接して第２素子が配置された第２素子領域と、を有し、
   前記第１素子は、前記第１半導体領域、前記第２半導体領域、前記第３半導体領域、前記第４半導体領域、前記第６半導体領域、前記ゲートトレンチ、前記ダミートレンチ、前記ゲート電極、前記ダミーゲート電極、前記第２電極および前記第３電極を備え、
   前記第２素子は、
   前記第１半導体領域、前記第２半導体領域、前記第３半導体領域、前記ダミートレンチ、前記ダミーゲート電極、前記第２電極および前記第３電極と、
   前記半導体基板の内部の、前記第１半導体領域よりも前記半導体基板の裏面側に、前記第１半導体領域に接して設けられ、前記第３電極に電気的に接続された、前記第１半導体領域よりも不純物濃度の高い第１導電型の第７半導体領域と、を備えることを特徴とする請求項１～６のいずれか一つに記載の半導体装置。
8. 前記第５半導体領域に接するように前記第１半導体領域の内部に設けられた、前記第１半導体領域よりも不純物濃度の高い第１導電型の第８半導体領域をさらに備えることを特徴とする請求項１～７のいずれか一つに記載の半導体装置。

Images