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JP7278902B2 - 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機 - Google Patents

半導体装置、インバータ回路、駆動装置、車両、及び、昇降機 Download PDF

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Description

本発明の実施形態は、半導体装置、インバータ回路、駆動装置、車両、及び、昇降機に関する。
次世代の半導体デバイス用の材料として炭化珪素（ＳｉＣ）が期待されている。炭化珪素はシリコンと比較して、バンドギャップが約３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この物性を活用すれば低損失かつ高温動作可能な半導体デバイスを実現することができる。
縦型のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）において、低いオン抵抗を実現するために、トレンチの中にゲート電極を設けるトレンチゲート構造が適用される。トレンチゲート構造を適用することで、単位面積あたりのチャネル面積が増加し、オン抵抗（ＲｏｎＡ）が低減される。
特開２０１８－７４０１３号公報
本発明が解決しようとする課題は、オン抵抗の低減が可能な半導体装置を提供することにある。
実施形態の半導体装置は、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間に位置し、第１の方向及び前記第１の方向に交差する第２の方向に平行な第１の面と、前記第１の方向及び前記第２の方向に平行で前記第１の面に対向する第２の面と、を有する炭化珪素層であって、前記第１の面の側に位置し、前記第１の面において前記第１の方向に延び、第１の部分と、前記第１の部分よりも前記第２の面に近く前記第１の部分の前記第２の方向の幅よりも前記第２の方向の幅が小さい第２の部分と、を有するトレンチと、ｎ型の第１の炭化珪素領域と、前記第１の炭化珪素領域と前記第１の面との間に位置するｐ型の第２の炭化珪素領域と、前記第２の炭化珪素領域と前記第１の面との間に位置し、前記第２の炭化珪素領域のｐ型不純物濃度よりもｐ型不純物濃度が低いｐ型の第３の炭化珪素領域と、前記第３の炭化珪素領域と前記第１の面との間に位置するｎ型の第４の炭化珪素領域と、前記第２の部分と前記第２の炭化珪素領域との間に位置し、前記第１の炭化珪素領域のｎ型不純物濃度よりもｎ型不純物濃度の高いｎ型の第５の炭化珪素領域と、を有する炭化珪素層と、前記トレンチの中に位置するゲート電極と、前記ゲート電極と前記炭化珪素層との間に位置するゲート絶縁層と、を備え、前記第１の面から前記第５の炭化珪素領域までの距離は、前記第１の面から前記第２の炭化珪素領域までの距離よりも短い。
第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式平面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第２の実施形態の半導体装置の模式断面図。 第２の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第２の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第２の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第３の実施形態の駆動装置の模式図。 第４の実施形態の車両の模式図。 第５の実施形態の車両の模式図。 第６の実施形態の昇降機の模式図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、以下の説明において、ｎ＋、ｎ、ｎ－及び、ｐ＋、ｐ、ｐ－の表記を用いる場合、これらの表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ－はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ－はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ－型を単にｎ型、ｐ＋型、ｐ－型を単にｐ型と記載する場合もある。
不純物濃度は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、ＳＣＭ（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の幅や深さ等の距離は、例えば、ＳＩＭＳで求めることが可能である。また。不純物領域の幅や深さ等の距離は、例えば、ＳＣＭ像から求めることが可能である。
トレンチの深さ、絶縁層の厚さ等は、例えば、ＳＩＭＳやＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）の画像上で計測することが可能である。
また、本明明細書中、炭化珪素領域の不純物濃度とは、例えば、当該領域の他領域との境界から離れた部分の最大不純物濃度で代表させるものとする。
（第１の実施形態）
第１の実施形態の半導体装置は、第１の電極と、第２の電極と、第１の電極と第２の電極との間に位置し、第１の方向及び第１の方向に交差する第２の方向に平行な第１の面と、第１の方向及び第２の方向に平行で第１の面に対向する第２の面と、を有する炭化珪素層であって、第１の面の側に位置し、第１の面において第１の方向に延び、第１の部分と、第１の部分よりも第２の面に近く第１の部分の第２の方向の幅よりも第２の方向の幅が小さい第２の部分と、を有するトレンチと、ｎ型の第１の炭化珪素領域と、第１の炭化珪素領域と第１の面との間に位置するｐ型の第２の炭化珪素領域と、第２の炭化珪素領域と第１の面との間に位置し、第２の炭化珪素領域のｐ型不純物濃度よりもｐ型不純物濃度が低いｐ型の第３の炭化珪素領域と、第３の炭化珪素領域と第１の面との間に位置するｎ型の第４の炭化珪素領域と、第２の部分と第２の炭化珪素領域との間に位置し、第１の炭化珪素領域のｎ型不純物濃度よりもｎ型不純物濃度の高いｎ型の第５の炭化珪素領域と、を有する炭化珪素層と、トレンチの中に位置するゲート電極と、ゲート電極と炭化珪素層との間に位置するゲート絶縁層と、を備える。
第１の実施形態の半導体装置は、炭化珪素を用いた縦型ＭＯＳＦＥＴ１００である。ＭＯＳＦＥＴ１００は、トレンチの中にゲート電極を設けるトレンチゲート構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ１００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
図１は、第１の実施形態の半導体装置の模式断面図である。図２は、第１の実施形態の半導体装置の模式平面図である。図１は、図２のＡＡ’断面図である。
ＭＯＳＦＥＴ１００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート電極１６、ゲート絶縁層１８、層間絶縁層２０を備える。
炭化珪素層１０は、トレンチ２２、ｎ＋型のドレイン領域２４、ｎ－型のドリフト領域２６（第１の炭化珪素領域）、ｐ＋型の電界緩和領域２８（第２の炭化珪素領域）、ｐ型のボディ領域３０（第３の炭化珪素領域）、ｎ＋型のソース領域３２（第４の炭化珪素領域）、ｎ型の第１のｎ型領域３４（第５の炭化珪素領域）、ｐ＋型のコンタクト領域３６（第７の炭化珪素領域）を有する。
トレンチ２２は、第１の部分２２ｘと第２の部分２２ｙを有する。
炭化珪素層１０は、ソース電極１２とドレイン電極１４との間に位置する。炭化珪素層１０は、第１の面（図１中“Ｐ１”）と第２の面（図１中“Ｐ２”）とを備える。以下、第１の面Ｐ１を表面、第２の面Ｐ２を裏面とも称する。第２の面Ｐ２は、第１の面Ｐ１に対向する。
第１の方向及び第２の方向は第１の面Ｐ１に対して平行な方向である。また、第２の方向は第１の方向に交差する方向である。第２の方向は例えば、第１の方向に対して垂直な方向である。また、第３の方向は第１の面に対して垂直な方向である。第３の方向は第１の方向及び第２の方向に対して垂直な方向である。
以下、「深さ」とは、第１の面Ｐ１を基準とする深さを意味する。
炭化珪素層１０は、単結晶のＳｉＣである。炭化珪素層１０は、例えば、４Ｈ－ＳｉＣである。炭化珪素層１０の厚さは、例えば、５μｍ以上５００μｍ以下である。
第１の面Ｐ１は、例えば、（０００１）面に対し０度以上８度以下傾斜した面である。すなわち、法線が［０００１］方向のｃ軸に対し０度以上８度以下傾斜した面である。言い換えれば、（０００１）面に対するオフ角が０度以上８度以下である。また、第２の面Ｐ２は、例えば、（０００－１）面に対し０度以上８度以下傾斜した面である。
（０００１）面はシリコン面と称される。（０００－１）面はカーボン面と称される。第１の面Ｐ１及び第２の面Ｐ２の傾斜方向は、例えば、［１１－２０］方向である。［１１－２０］方向は、ａ軸方向である。図１では、例えば、図中に示す第２の方向がａ軸方向である。
トレンチ２２は、炭化珪素層１０の中に位置する。トレンチ２２は、炭化珪素層１０の第１の面Ｐ１の側に位置する。トレンチ２２は、炭化珪素層１０に形成された溝である。
トレンチ２２は、図２に示すように、第１の面において第１の方向に延びる。トレンチ２２は、例えば、第２の方向に一定のピッチで繰り返し配置される。
トレンチ２２の第２の方向の繰り替えしピッチは、例えば、１μｍ以上５μｍ以下である。トレンチ２２の深さは、例えば、１μｍ以上２μｍ以下である。
ＭＯＳＦＥＴ１００では、例えば、図１に示す構造が一つのユニットとなる。例えば、複数のユニットが第２の方向に一定のピッチで繰り返し配置される。
トレンチ２２は、第１の部分２２ｘと第２の部分２２ｙを有する。第２の部分２２ｙは第１の部分よりも第２の面Ｐ２に近い。第１の部分２２ｘはトレンチ２２の上部であり、第２の部分２２ｙはトレンチ２２の下部である。第１の部分２２ｘと第２の部分２２ｙとの間には、段差がある。
第１の部分２２ｘの第２の方向の幅（図１中のｗ１）よりも、第２の部分２２ｙの第２の方向の幅（図１中のｗ２）が小さい。第２の部分２２ｙの幅ｗ２は、例えば、第１の部分２２ｘの幅ｗ１の０．５倍以上０．９５倍以下である。
第１の部分２２ｘの幅ｗ１は、例えば、０．５μｍ以上２μｍ以下である。第１の部分２２ｘの幅ｗ１と第２の部分２２ｙの幅ｗ２の差分は、例えば、０．０２μｍ以上０．４μｍ以下である。
トレンチ２２は、ソース領域３２を貫通する。トレンチ２２は、ボディ領域３０を貫通する。
第２の面Ｐ２からトレンチ２２までの距離（図１中のｄ１）は、例えば、第２の面Ｐ２からボディ領域３０までの距離（図１中のｄ２）よりも短い。言い換えれば、トレンチ２２の深さは、ボディ領域３０の深さよりも深い。
第２の面Ｐ２からトレンチ２２までの距離（図１中のｄ１）は、例えば第２の面Ｐ２から電界緩和領域２８までの距離（図１中のｄ３）よりも長い。言い換えれば、トレンチ２２の深さは、電界緩和領域２８の深さよりも浅い。
第２の面Ｐ２からトレンチ２２の第１の部分２２ｘまでの距離（図１中のｄ４）は、例えば第２の面Ｐ２からボディ領域３０までの距離（図１中のｄ２）よりも長い。言い換えれば、第１の部分２２ｘの深さは、ボディ領域３０の深さよりも浅い。
第２の面Ｐ２からトレンチ２２の第１の部分２２ｘまでの距離（図１中のｄ４）は、例えば、第２の面Ｐ２からソース領域３２までの距離（図１中のｄ５）よりも短い。言い換えれば、第１の部分２２ｘの深さは、ソース領域３２の深さよりも深い。
ゲート電極１６は、トレンチ２２の中に位置する。ゲート電極１６は、ソース電極１２とドレイン電極１４との間に設けられる。ゲート電極１６は、第１の面において、第１の方向に延びる。
ゲート電極１６は、導電層である。ゲート電極１６は、例えば、ｐ型不純物又はｎ型不純物を含む多結晶質シリコンである。
ゲート絶縁層１８は、ゲート電極１６と炭化珪素層１０との間に位置する。ゲート絶縁層１８は、ソース領域３２、ボディ領域３０、及び、第１のｎ型領域３４と、ゲート電極１６との間に設けられる。
ゲート絶縁層１８は、例えば、シリコン酸化膜である。ゲート絶縁層１８には、例えば、Ｈｉｇｈ－ｋ絶縁膜（ＨｆＳｉＯＮ，ＺｒＳｉＯＮ，ＡｌＯＮなどの高誘電率絶縁膜）が適用可能である。また、ゲート絶縁層１８には、例えば、シリコン酸化膜（ＳｉＯ２）とＨｉｇｈ－ｋ絶縁膜との積層膜も適用可能である。
層間絶縁層２０は、ゲート電極１６上に設けられる。層間絶縁層２０は、ゲート電極１６とソース電極１２との間に設けられる。層間絶縁層２０の厚さは、例えば、ゲート絶縁層１８の厚さよりも厚い。層間絶縁層２０は、例えば、シリコン酸化膜である。層間絶縁層２０は、ゲート電極１６とソース電極１２を電気的に分離する。
ソース電極１２は、炭化珪素層１０の第１の面Ｐ１側に位置する。ソース電極１２は、炭化珪素層１０の第１の面Ｐ１の上に設けられる。ソース電極１２は、ソース領域３２、及び、コンタクト領域３６に接する。
ソース電極１２は、金属を含む。ソース電極１２を形成する金属は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。ソース電極１２は、炭化珪素層１０に接する金属シリサイドや金属カーバイドを含んでも構わない。
ドレイン電極１４は、炭化珪素層１０の第２の面Ｐ２側に位置する。ドレイン電極１４は、炭化珪素層１０の第２の面Ｐ２上に設けられる。ドレイン電極１４は、ドレイン領域２４に接する。
ドレイン電極１４は、例えば、金属又は金属半導体化合物である。ドレイン電極１４は、例えば、ニッケルシリサイド（ＮｉＳｉ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）、及び、金（Ａｕ）から成る群から選ばれる材料を含む。
ｎ＋型のドレイン領域２４は、炭化珪素層１０の第２の面Ｐ２側に設けられる。ドレイン領域２４は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドレイン領域２４のｎ型不純物濃度は、例えば、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下である。
ｎ－型のドリフト領域２６は、ドレイン領域２４上に設けられる。ドリフト領域２６は、第２の面Ｐ２と、ドレイン領域２４との間に位置する。
ドリフト領域２６は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドリフト領域２６のｎ型不純物の不純物濃度は、例えば、４×１０１４ｃｍ－３以上１×１０１８ｃｍ－３以下である。
ｐ＋型の電界緩和領域２８は、ドリフト領域２６と第１の面Ｐ１との間に位置する。電界緩和領域２８は、ドリフト領域２６とボディ領域３０との間に位置する。
電界緩和領域２８は、ＭＯＳＦＥＴ１００のオフ動作時に、ゲート絶縁層１８に印加される電界を緩和する機能を有する。電界緩和領域２８は、例えば、ソース電極１２と同電位に固定される。
電界緩和領域２８は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。電界緩和領域２８のｐ型不純物濃度は、ボディ領域３０のｐ型不純物濃度よりも高い。電界緩和領域２８のｐ型不純物濃度は、例えば、ボディ領域３０のｐ型不純物濃度の１０倍以上１００倍以下である。電界緩和領域２８のｐ型不純物濃度は、例えば、１×１０１７ｃｍ－３以上１×１０２０ｃｍ－３以下である。
電界緩和領域２８の深さは、トレンチ２２の深さよりも深い。電界緩和領域２８の深さは、例えば、０．４μｍ以上２．０μｍ以下である。
ｐ型のボディ領域３０は、電界緩和領域２８と第１の面Ｐ１との間に位置する。ボディ領域３０は、電界緩和領域２８とソース領域３２との間に位置する。
ボディ領域３０は、ＭＯＳＦＥＴ１００のチャネル領域として機能する。例えば、ＭＯＳＦＥＴ１００のオン動作時に、ボディ領域３０のゲート絶縁層１８と接する領域に電子が流れるチャネルが形成される。ボディ領域３０のゲート絶縁層１８と接する領域が、チャネル形成領域となる。
ボディ領域３０は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ボディ領域３０のｐ型不純物の不純物濃度は、例えば、５×１０１６ｃｍ－３以上５×１０１７ｃｍ－３以下である。
ボディ領域３０の深さは、トレンチ２２の深さよりも浅い。ボディ領域３０の深さは、例えば、０．２μｍ以上１．０μｍ以下である。
ｎ＋型のソース領域３２は、ボディ領域３０と第１の面Ｐ１との間に位置する。ソース領域３２は、ソース電極１２に接する。ソース領域３２は、ゲート絶縁層１８に接する。
ソース領域３２は、例えば、リン（Ｐ）をｎ型不純物として含む。ソース領域３２のｎ型不純物濃度は、ドリフト領域２６のｎ型不純物濃度よりも高い。ソース領域３２のｎ型不純物濃度は、例えば、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である。
ソース領域３２の深さは、ボディ領域３０の深さよりも浅い。ソース領域３２の深さは、例えば、０．１μｍ以上０．３μｍ以下である。
ｐ＋型のコンタクト領域３６は、ボディ領域３０と第１の面Ｐ１との間に位置する。コンタクト領域３６は、ソース領域３２と隣り合う。コンタクト領域３６は、ソース電極１２に接する。
ｐ＋型のコンタクト領域３６は、ソース電極１２と炭化珪素層１０との間のコンタクト抵抗を低減する機能を有する。
図２に示されるように、例えば、コンタクト領域３６は第１の面Ｐ１において、ソース領域３２を間に挟んで繰り返し第１の方向に繰り返し配置される。
コンタクト領域３６は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。コンタクト領域３６のｐ型不純物濃度は、ボディ領域３０のｐ型不純物濃度よりも高い。コンタクト領域３６のｐ型不純物濃度は、例えば、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である。
コンタクト領域３６の深さは、例えば、０．１μｍ以上０．３μｍ以下である。
ｎ型の第１のｎ型領域３４は、トレンチ２２の第２の部分２２ｙと電界緩和領域２８との間に位置する。第１のｎ型領域３４は、トレンチ２２の第２の部分２２ｙとボディ領域３０との間に位置する。第１のｎ型領域３４は、トレンチ２２とドリフト領域２６との間に位置する。第１のｎ型領域３４は、トレンチ２２の第２の部分２２ｙを覆うように設けられる。
第１のｎ型領域３４は、第２の部分２２ｙの側面及び底面に接する。第１のｎ型領域３４は、ゲート絶縁層１８に接する。
第１のｎ型領域３４は、ＭＯＳＦＥＴ１００のオン動作時に、ボディ領域３０に形成されるチャネルから電子をドリフト領域２６に流す経路として機能する。
第１のｎ型領域３４のｎ型不純物濃度は、第１のｎ型領域３４のｐ型不純物濃度よりも高い。
第１のｎ型領域３４は、例えば、窒素（Ｎ）をｎ型不純物として含む。第１のｎ型領域３４のｎ型不純物濃度は、ドリフト領域２６のｎ型不純物濃度よりも高い。第１のｎ型領域３４のｎ型不純物濃度は、例えば、２×１０１７ｃｍ－３以上２×１０２０ｃｍ－３以下である。
第１のｎ型領域３４は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。第１のｎ型領域３４のｐ型不純物濃度は、例えば、ボディ領域３０のｐ型不純物濃度よりも高い。第１のｎ型領域３４のｐ型不純物濃度は、例えば、１×１０１７ｃｍ－３以上１×１０２０ｃｍ－３以下である。
第１のｎ型領域３４の第２の方向の厚さ（図１中のｔ）は、例えば、０．０１μｍ以上０．２μｍ以下である。
第１のｎ型領域３４の第２の方向の幅（図１中のｗ３）は、例えば、トレンチ２２の第１の部分２２ｘの第２の方向の幅（図１中のｗ１）の０．８倍以上１．５倍以下である。
第１の面Ｐ１から第１のｎ型領域３４までの距離（図１中のｄ６）は、例えば、第１の面Ｐ１から電界緩和領域２８までの距離（図１中のｄ７）よりも短い。また、第２の面Ｐ２から第１のｎ型領域３４までの距離（図１中のｄ８）は、例えば、第２の面Ｐ２から電界緩和領域２８までの距離（図１中のｄ３）よりも短い。
次に、第１の実施形態の半導体装置の製造方法の一例について説明する。
図３、図４、図５、図６、図７、図８、図９は、第１の実施形態の半導体装置の製造方法の一例を示す模式断面図である。図３、図４、図５、図６、図７、図８、図９は、図１に相当する断面を示す。
最初に、ｎ＋型のドレイン領域２４、及び、ドレイン領域２４の上にエピタキシャル成長により形成されたｎ－型のエピタキシャル層を有する炭化珪素層１０を準備する。エピタキシャル層の一部は、最終的に、ドリフト領域２６となる。
次に、エピタキシャル層に、例えば、公知のリソグラフィ法及びイオン注入法を用いて、ｐ＋型の電界緩和領域２８、ｐ型のボディ領域３０、ｎ＋型のソース領域３２、ｐ＋型のコンタクト領域３６を形成する（図３）。
次に、炭化珪素層１０の表面に、公知のプロセス技術を用いて、マスク材５０を形成する。マスク材５０は、例えば、シリコン酸化膜である。
次に、公知の反応性イオンエッチング法を用いて、マスク材５０をマスクにトレンチ２２の第１の部分２２ｘを形成する（図４）。第１の部分２２ｘは、ソース領域３２を貫通するように形成される。第１の部分２２ｘは、電界緩和領域２８に達しないように形成される。
次に、トレンチ２２の側面に、側壁絶縁膜５２を形成する（図５）。側壁絶縁膜５２は、例えば、公知の膜堆積法と反応性イオンエッチング法を用いて形成される。側壁絶縁膜５２は、例えば、シリコン酸化膜である。
次に、公知の反応性イオンエッチング法を用いて、マスク材５０及び側壁絶縁膜５２をマスクにトレンチ２２の第２の部分２２ｙを形成する（図６）。第２の部分２２ｙは、ボディ領域３０を貫通するように形成される。第１の部分２２ｘは、ドリフト領域２６に達しないように形成される。
次に、マスク材５０及び側壁絶縁膜５２をマスクに、斜めイオン注入法を用いてｎ型不純物を注入し、第１のｎ型領域３４を形成する（図７）。ｎ型不純物の濃度が、電界緩和領域２８のｐ型不純物濃度を上回る濃度となるイオン注入条件で、ｎ型不純物を注入する。ｎ型不純物は、例えば、窒素（Ｎ）である。
第１のｎ型領域３４は、トレンチ２２の第２の部分２２ｙの側面及び底面に形成される。第１のｎ型領域３４は、第２の部分２２ｙを覆うように形成される。
次に、例えば、公知のウェットエッチング法により、マスク材５０及び側壁絶縁膜５２を剥離する（図８）。
次に、公知のプロセス技術を用いて、トレンチ２２の中に、ゲート絶縁層１８及びゲート電極１６を形成する。さらに、公知のプロセス技術を用いて、ゲート電極１６の上に層間絶縁層２０を形成する（図９）。
その後、公知のプロセス技術を用いて、ソース電極１２、及び、ドレイン電極１４を形成する。以上の製造方法により、図１に示すＭＯＳＦＥＴ１００が製造される。
次に、第１の実施形態の半導体装置の作用及び効果について説明する。
ＭＯＳＦＥＴ１００は、トレンチ２２の中にゲート電極１６が設けられたトレンチゲート構造が適用される。トレンチゲート構造を適用することで、単位面積あたりのチャネル面積が増加し、ＭＯＳＦＥＴ１００のオン抵抗が低減される。
トレンチゲート構造のＭＯＳＦＥＴでは、ＭＯＳＦＥＴのオフ動作時にトレンチ底部のゲート絶縁層に加わる電界強度が高くなり、ゲート絶縁層の信頼性が低下するおそれがある。ゲート絶縁層に加わる電界強度を低減するために、例えば、トレンチの両側の炭化珪素層中に、深いｐ型の電界緩和領域を形成する方法がある。深いｐ型の電界緩和領域から伸びる空乏層によりトレンチ底部のゲート絶縁層に加わる電界強度が低減される。
しかしながら、深いｐ型の電界緩和領域を形成するためには、例えば、ゲート電極用のトレンチとは、別に深いｐ型領域形成用のトレンチを形成したり、高加速イオン注入を用いて炭化珪素層の表面から内部の深くまでｐ型不純物を導入したりする必要がある。ｐ型領域形成用のトレンチや、高加速イオン注入用のマスク材を、ゲート電極用のトレンチに対して余裕を持って形成する必要がある。このため、ＭＯＳＦＥＴのユニットサイズが大きくなり、ＭＯＳＦＥＴのオン抵抗が増大するという問題がある。
第１の実施形態のＭＯＳＦＥＴ１００は、電界緩和領域２８を有することで、トレンチ底部のゲート絶縁層に加わる電界強度が低減される。したがって、ゲート絶縁層の信頼性が向上する。そして、トレンチ２２の形成後にイオン注入により第１のｎ型領域３４を形成する。電界緩和領域２８はトレンチ２２に対して自己整合的（セルアライン）に形成することが可能となる。したがって、電界緩和領域２８を形成するための、ＭＯＳＦＥＴ１００のユニットサイズの増加が抑制される。よって、ＭＯＳＦＥＴ１００のオン抵抗が低減される。
また、トレンチ２２の側面からのｎ型不純物のイオン注入により第１のｎ型領域３４を形成する際、ｐ型のボディ領域３０のチャネル形成領域を、側壁絶縁膜５２で覆う。このため、チャネル形成領域にはｎ型不純物が導入されない。したがって、チャネル形成領域の不純物濃度を低く抑えることが可能となり、不純物による電子の散乱による移動度の低下が抑制される。よって、ＭＯＳＦＥＴ１００のオン抵抗が低減される。
電界緩和領域２８のｐ型不純物濃度は、ボディ領域３０のｐ型不純物濃度の１０倍以上１００倍以下であることが好ましい。上記下限を上回ることで、電界緩和領域２８によるゲート絶縁層１８の電界強度の低減効果が大きくなる。上記上限を下回ることで、電界緩和領域２８の形成が容易になる。
トレンチ２２の第２の部分２２ｙの幅ｗ２は、例えば、第１の部分２２ｘの幅ｗ１の０．５倍以上０．９５倍以下であることが好ましい。上記下限を上回ることで、トレンチ２２の第２の部分２２ｙの形成が容易となる。また、電界緩和領域２８によるゲート絶縁層１８の電界強度の低減効果が大きくなる。上記上限を下回ることで、第１のｎ型領域３４の抵抗が低減し、ＭＯＳＦＥＴ１００のオン抵抗が低減される。
第２の面Ｐ２からトレンチ２２までの距離（図１中のｄ１）は、例えば、第２の面Ｐ２からボディ領域３０までの距離（図１中のｄ２）よりも短いことが好ましい。言い換えれば、トレンチ２２の深さは、ボディ領域３０の深さよりも深いことが好ましい。第１のｎ型領域３４とドリフト領域２６との間の抵抗が低減でき、ＭＯＳＦＥＴ１００のオン抵抗が低減される。
第２の面Ｐ２からトレンチ２２までの距離（図１中のｄ１）は、第２の面Ｐ２から電界緩和領域２８までの距離（図１中のｄ３）よりも長いことが好ましい。言い換えれば、トレンチ２２の深さは、電界緩和領域２８の深さよりも浅いことが好ましい。電界緩和領域２８によるゲート絶縁層１８の電界強度の低減効果が大きくなる。
第２の面Ｐ２からトレンチ２２の第１の部分２２ｘまでの距離（図１中のｄ４）は、第２の面Ｐ２からボディ領域３０までの距離（図１中のｄ２）よりも長いことが好ましい。言い換えれば、第１の部分２２ｘの深さは、ボディ領域３０の深さよりも浅いことが好ましい。ボディ領域３０のチャネル形成領域と第１のｎ型領域３４との間の抵抗が低減し、ＭＯＳＦＥＴ１００のオン抵抗が低減される。
第２の面Ｐ２からトレンチ２２の第１の部分２２ｘまでの距離（図１中のｄ４）は、第２の面Ｐ２からソース領域３２までの距離（図１中のｄ５）よりも短いことが好ましい。言い換えれば、第１の部分２２ｘの深さは、ソース領域３２の深さよりも深いことが好ましい。ボディ領域３０中にチャネル形成領域が形成できる。
第１のｎ型領域３４のｎ型不純物濃度は、２×１０１７ｃｍ－３以上２×１０２０ｃｍ－３以下であることが好ましく、４×１０１７ｃｍ－３以上２×１０１８ｃｍ－３以下であることがより好ましい。上記下限を上回ることで、第１のｎ型領域３４の抵抗が低減し、ＭＯＳＦＥＴ１００のオン抵抗が低減される。上記上限を下回ることで、第１のｎ型領域３４の形成が容易となる。また、電界緩和領域２８によるゲート絶縁層１８の電界強度の低減効果が大きくなる。
第１のｎ型領域３４の第２の方向の厚さ（図１中のｔ）は、０．０１μｍ以上０．２μｍ以下であることが好ましく、０．０５μｍ以上０．１μｍ以下であることがより好ましい。上記下限を上回ることで、第１のｎ型領域３４の抵抗が低減し、ＭＯＳＦＥＴ１００のオン抵抗が低減される。上記上限を下回ることで、電界緩和領域２８によるゲート絶縁層１８の電界強度の低減効果が大きくなる。
第１のｎ型領域３４の第２の方向の幅（図１中のｗ３）は、トレンチ２２の第１の部分２２ｘの第２の方向の幅（図１中のｗ１）の０．８倍以上１．５倍以下であることが好ましい。上記下限を上回ることで、第１のｎ型領域３４の抵抗が低減し、ＭＯＳＦＥＴ１００のオン抵抗が低減される。上記上限を下回ることで、電界緩和領域２８によるゲート絶縁層１８の電界強度の低減効果が大きくなる。
第１の面Ｐ１から第１のｎ型領域３４までの距離（図１中のｄ６）は、第１の面Ｐ１から電界緩和領域２８までの距離（図１中のｄ７）よりも短いことが好ましい。ボディ領域３０のチャネル形成領域と第１のｎ型領域３４との間の抵抗が低減し、ＭＯＳＦＥＴ１００のオン抵抗が低減される。
また、第２の面Ｐ２から第１のｎ型領域３４までの距離（図１中のｄ８）は、第２の面Ｐ２から電界緩和領域２８までの距離（図１中のｄ３）よりも短いことが好ましい。第１のｎ型領域３４とドリフト領域２６との間の抵抗が低減でき、ＭＯＳＦＥＴ１００のオン抵抗が低減される。
コンタクト領域３６は第１の面Ｐ１において、ソース領域３２を間に挟んで第１の方向に繰り返し配置されことが好ましい。ＭＯＳＦＥＴ１００の１ユニットに占めるソース領域３２の割合が大きくなり、ＭＯＳＦＥＴ１００のオン抵抗が低減される。
以上、第１の実施形態によれば、ゲート絶縁層の信頼性が向上し、オン抵抗の低減が可能なＭＯＳＦＥＴが実現できる。
（第２の実施形態）
第２の実施形態の半導体装置は、炭化珪素層が、トレンチと第１の炭化珪素領域との間に位置し、第５の炭化珪素領域のｎ型不純物濃度よりもｎ型不純物濃度の高い第６の炭化珪素領域を、更に備える点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
第２の実施形態の半導体装置は、炭化珪素を用いた縦型ＭＯＳＦＥＴ２００である。ＭＯＳＦＥＴ２００は、トレンチの中にゲート電極を設けるトレンチゲート構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ２００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
図１０は、第２の実施形態の半導体装置の模式断面図である。図１０は、第２の実施形態の半導体装置の図１に対応する断面図である。
ＭＯＳＦＥＴ２００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート電極１６、ゲート絶縁層１８、層間絶縁層２０を備える。
炭化珪素層１０は、トレンチ２２、ｎ＋型のドレイン領域２４、ｎ－型のドリフト領域２６（第１の炭化珪素領域）、ｐ＋型の電界緩和領域２８（第２の炭化珪素領域）、ｐ型のボディ領域３０（第３の炭化珪素領域）、ｎ＋型のソース領域３２（第４の炭化珪素領域）、ｎ型の第１のｎ型領域３４（第５の炭化珪素領域）、ｐ＋型のコンタクト領域３６（第７の炭化珪素領域）、ｎ＋型の第２のｎ型領域３８（第６の炭化珪素領域）を有する。
トレンチ２２は、第１の部分２２ｘと第２の部分２２ｙを有する。
ｎ＋型の第２のｎ型領域３８は、トレンチ２２とドリフト領域２６との間に位置する。第２のｎ型領域３８は、トレンチ２２の第２の部分２２ｙとドリフト領域２６との間に位置する。第２のｎ型領域３８は、第２の部分２２ｙの底面に接する。第２のｎ型領域３８は、ゲート絶縁層１８に接する。
第２のｎ型領域３８は、ＭＯＳＦＥＴ２００のオン動作時に、ボディ領域３０に形成されるチャネルから電子をドリフト領域２６に流す経路として機能する。
第２のｎ型領域３８は、例えば、窒素（Ｎ）をｎ型不純物として含む。第２のｎ型領域３８のｎ型不純物濃度は、ドリフト領域２６のｎ型不純物濃度よりも高い。第２のｎ型領域３８のｎ型不純物濃度は、第１のｎ型領域３４のｎ型不純物濃度よりも高い。第２のｎ型領域３８のｎ型不純物濃度は、例えば、５×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下である。
第２のｎ型領域３８の第２の方向の幅（図１０中のｗ４）は、第１のｎ型領域３４の第２の方向の幅（図１０中のｗ３）よりも小さい。
第２の面Ｐ２から第２のｎ型領域３８までの距離（図１０中のｄ９）は、例えば、第２の面Ｐ２から第１のｎ型領域３４までの距離（図１０中のｄ８）よりも短い。言い換えれば、第２のｎ型領域３８の深さは、例えば、第１のｎ型領域３４の深さよりも浅い。
次に、第２の実施形態の半導体装置の製造方法の一例について説明する。
図１１、図１２、図１３は、第２の実施形態の半導体装置の製造方法の一例を示す模式断面図である。図１１、図１２、図１３は、図１０に相当する断面を示す。
マスク材５０及び側壁絶縁膜５２をマスクに、斜めイオン注入法を用いてｎ型不純物を注入し、第１のｎ型領域３４を形成する（図１１）までは、第１の実施形態の半導体装置の製造方法と同様である。
次に、マスク材５０及び側壁絶縁膜５２をマスクに、イオン注入法を用いてｎ型不純物を注入し、第２のｎ型領域３８を形成する（図１２）。ｎ型不純物は、第１の面Ｐ１に対して垂直に近いイオン注入条件で注入される。ｎ型不純物は、例えば、窒素（Ｎ）である。
第２のｎ型領域３８は、トレンチ２２の第２の部分２２ｙの底面に形成される。
次に、例えば、公知のウェットエッチング法により、マスク材５０及び側壁絶縁膜５２を剥離する。
次に、公知のプロセス技術を用いて、トレンチ２２の中に、ゲート絶縁層１８及びゲート電極１６を形成する。さらに、公知のプロセス技術を用いて、ゲート電極１６の上に層間絶縁層２０を形成する（図１３）。
その後、公知のプロセス技術を用いて、ソース電極１２、及び、ドレイン電極１４を形成する。以上の製造方法により、図１０に示すＭＯＳＦＥＴ２００が製造される。
ＭＯＳＦＥＴ２００は、第１のｎ型領域３４よりもｎ型不純物濃度の高い第２のｎ型領域３８を有することで、ボディ領域３０に形成されるチャネルからドリフト領域２６に至る経路の抵抗が低減する。よって、ＭＯＳＦＥＴ２００のオン抵抗が低減する。
以上、第２の実施形態によれば、ゲート絶縁層の信頼性が向上し、更にオン抵抗の低減が可能なＭＯＳＦＥＴが実現できる。
（第３の実施形態）
第３の実施形態のインバータ回路及び駆動装置は、第１の実施形態の半導体装置を備える駆動装置である。
図１４は、第３の実施形態の駆動装置の模式図である。駆動装置１０００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃで構成される。３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。
第３の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、インバータ回路１５０及び駆動装置１０００の特性が向上する。
（第４の実施形態）
第４の実施形態の車両は、第１の実施形態の半導体装置を備える車両である。
図１５は、第４の実施形態の車両の模式図である。第４の実施形態の車両１１００は、鉄道車両である。車両１１００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両１１００の車輪９０が回転する。
第４の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、車両１１００の特性が向上する。
（第５の実施形態）
第５の実施形態の車両は、第１の実施形態の半導体装置を備える車両である。
図１６は、第５の実施形態の車両の模式図である。第５の実施形態の車両１２００は、自動車である。車両１２００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両１２００の車輪９０が回転する。
第５の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、車両１２００の特性が向上する。
（第６の実施形態）
第６の実施形態の昇降機は、第１の実施形態の半導体装置を備える昇降機である。
図１７は、第６の実施形態の昇降機（エレベータ）の模式図である。第６の実施形態の昇降機１３００は、かご６１０、カウンターウエイト６１２、ワイヤロープ６１４、巻上機６１６、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により巻上機６１６が回転し、かご６１０が昇降する。
第６の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、昇降機１３００の特性が向上する。
以上、第１又は第２の実施形態では、炭化珪素の結晶構造として４Ｈ－ＳｉＣの場合を例に説明したが、本発明は６Ｈ－ＳｉＣ、３Ｃ－ＳｉＣ等、その他の結晶構造の炭化珪素に適用することも可能である。
また、第３ないし第６の実施形態においては、第１の実施形態の半導体装置を備える場合を例に説明したが、第２の実施形態の半導体装置を適用することも可能である。
また、第３ないし第６の実施形態において、本発明の半導体装置を車両やエレベータに適用する場合を例に説明したが、本発明の半導体装置を例えば、太陽光発電システムのパワーコンディショナー等に適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 炭化珪素層
１２ ソース電極（第１の電極）
１４ ドレイン電極（第２の電極）
１６ ゲート電極
１８ ゲート絶縁層
２２ トレンチ
２２ｘ 第１の部分
２２ｙ 第２の部分
２６ ドリフト領域（第１の炭化珪素領域）
２８ 電界緩和領域（第２の炭化珪素領域）
３０ ボディ領域（第３の炭化珪素領域）
３２ ソース領域（第４の炭化珪素領域）
３４ 第１のｎ型領域（第５の炭化珪素領域）
３６ コンタクト領域（第７の炭化珪素領域）
３８ 第２のｎ型領域（第６の炭化珪素領域）
１００ ＭＯＳＦＥＴ（半導体装置）
１５０ インバータ回路
２００ ＭＯＳＦＥＴ（半導体装置）
１０００ 駆動装置
１１００ 車両
１２００ 車両
１３００ 昇降機
Ｐ１ 第１の面
Ｐ２ 第２の面

Claims (15)

  1. 第１の電極と、
    第２の電極と、
    前記第１の電極と前記第２の電極との間に位置し、第１の方向及び前記第１の方向に交差する第２の方向に平行な第１の面と、前記第１の方向及び前記第２の方向に平行で前記第１の面に対向する第２の面と、を有する炭化珪素層であって、
    前記第１の面の側に位置し、前記第１の面において前記第１の方向に延び、第１の部分と、前記第１の部分よりも前記第２の面に近く前記第１の部分の前記第２の方向の幅よりも前記第２の方向の幅が小さい第２の部分と、を有するトレンチと、
    ｎ型の第１の炭化珪素領域と、
    前記第１の炭化珪素領域と前記第１の面との間に位置するｐ型の第２の炭化珪素領域と、
    前記第２の炭化珪素領域と前記第１の面との間に位置し、前記第２の炭化珪素領域のｐ型不純物濃度よりもｐ型不純物濃度が低いｐ型の第３の炭化珪素領域と、
    前記第３の炭化珪素領域と前記第１の面との間に位置するｎ型の第４の炭化珪素領域と、
    前記第２の部分と前記第２の炭化珪素領域との間に位置し、前記第１の炭化珪素領域のｎ型不純物濃度よりもｎ型不純物濃度の高いｎ型の第５の炭化珪素領域と、
    を有する炭化珪素層と、
    前記トレンチの中に位置するゲート電極と、
    前記ゲート電極と前記炭化珪素層との間に位置するゲート絶縁層と、
    を備え、
    前記第１の面から前記第５の炭化珪素領域までの距離は、前記第１の面から前記第２の炭化珪素領域までの距離よりも短い、半導体装置。
  2. 前記第５の炭化珪素領域の前記第２の方向の厚さは、０．０１μｍ以上０．２μｍ以下である請求項１記載の半導体装置。
  3. 前記第２の炭化珪素領域のｐ型不純物濃度は、前記第３の炭化珪素領域のｐ型不純物濃度の１０倍以上である請求項１又は請求項２記載の半導体装置。
  4. 前記第２の面から前記トレンチまでの距離は、前記第２の面から前記第３の炭化珪素領域までの距離よりも短い請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記第２の面から前記トレンチまでの距離は、前記第２の面から前記第２の炭化珪素領域までの距離よりも長い請求項１ないし請求項４いずれか一項記載の半導体装置。
  6. 前記第２の面から前記第１の部分までの距離は、前記第２の面から前記第３の炭化珪素領域までの距離よりも長く、前記第２の面から前記第４の炭化珪素領域までの距離よりも短い請求項１ないし請求項５いずれか一項記載の半導体装置。
  7. 前記第２の面から前記第５の炭化珪素領域までの距離は、前記第２の面から前記第２の炭化珪素領域までの距離よりも短い請求項１ないし請求項６いずれか一項記載の半導体装置。
  8. 第１の電極と、
    第２の電極と、
    前記第１の電極と前記第２の電極との間に位置し、第１の方向及び前記第１の方向に交差する第２の方向に平行な第１の面と、前記第１の方向及び前記第２の方向に平行で前記第１の面に対向する第２の面と、を有する炭化珪素層であって、
    前記第１の面の側に位置し、前記第１の面において前記第１の方向に延び、第１の部分と、前記第１の部分よりも前記第２の面に近く前記第１の部分の前記第２の方向の幅よりも前記第２の方向の幅が小さい第２の部分と、を有するトレンチと、
    ｎ型の第１の炭化珪素領域と、
    前記第１の炭化珪素領域と前記第１の面との間に位置するｐ型の第２の炭化珪素領域と、
    前記第２の炭化珪素領域と前記第１の面との間に位置し、前記第２の炭化珪素領域のｐ型不純物濃度よりもｐ型不純物濃度が低いｐ型の第３の炭化珪素領域と、
    前記第３の炭化珪素領域と前記第１の面との間に位置するｎ型の第４の炭化珪素領域と、
    前記第２の部分と前記第２の炭化珪素領域との間に位置し、前記第１の炭化珪素領域のｎ型不純物濃度よりもｎ型不純物濃度の高いｎ型の第５の炭化珪素領域と、
    を有する炭化珪素層と、
    前記トレンチの中に位置するゲート電極と、
    前記ゲート電極と前記炭化珪素層との間に位置するゲート絶縁層と、
    を備え、
    前記炭化珪素層は、前記トレンチと前記第１の炭化珪素領域との間に位置し、前記第５の炭化珪素領域のｎ型不純物濃度よりもｎ型不純物濃度の高い第６の炭化珪素領域を、更に有する、半導体装置。
  9. 前記第２の面から前記第６の炭化珪素領域までの距離は、前記第２の面から前記第５の炭化珪素領域までの距離よりも短い請求項８記載の半導体装置。
  10. 前記炭化珪素層は、前記第３の炭化珪素領域と前記第１の面との間に位置し、前記第３の炭化珪素領域のｐ型不純物濃度よりもｐ型不純物濃度の高い第７の炭化珪素領域を、更に備える請求項１ないし請求項９いずれか一項記載の半導体装置。
  11. 前記第７の炭化珪素領域は、前記第１の面において、前記第４の炭化珪素領域を間に挟んで前記第１の方向に繰り返し配置される請求項１０記載の半導体装置。
  12. 請求項１ないし請求項１１いずれか一項記載の半導体装置を備えるインバータ回路。
  13. 請求項１ないし請求項１１いずれか一項記載の半導体装置を備える駆動装置。
  14. 請求項１ないし請求項１１いずれか一項記載の半導体装置を備える車両。
  15. 請求項１ないし請求項１１いずれか一項記載の半導体装置を備える昇降機。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220336602A1 (en) * 2019-09-10 2022-10-20 Korea Electrotechnology Research Institute Trench-gate sic mosfet device and manufacturing method therefor
JP7547262B2 (ja) 2021-03-18 2024-09-09 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP2023136403A (ja) * 2022-03-17 2023-09-29 株式会社東芝 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007027266A (ja) 2005-07-13 2007-02-01 Toshiba Corp 半導体素子及びその製造方法
JP2018014455A (ja) 2016-07-22 2018-01-25 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP2018060924A (ja) 2016-10-05 2018-04-12 富士電機株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8314471B2 (en) 2009-11-17 2012-11-20 Diodes Incorporated Trench devices having improved breakdown voltages and method for manufacturing same
JP5413331B2 (ja) 2010-08-19 2014-02-12 株式会社デンソー 半導体装置の製造方法
JP2016100466A (ja) 2014-11-21 2016-05-30 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
JP6032337B1 (ja) 2015-09-28 2016-11-24 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6759563B2 (ja) 2015-11-16 2020-09-23 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6848316B2 (ja) 2016-10-05 2021-03-24 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6702556B2 (ja) 2016-10-31 2020-06-03 株式会社東芝 半導体装置及びその製造方法
JP7052330B2 (ja) * 2017-12-13 2022-04-12 富士電機株式会社 絶縁ゲート型半導体装置及びその製造方法
WO2020004153A1 (ja) * 2018-06-27 2020-01-02 三菱電機株式会社 パワーモジュール及びその製造方法並びに電力変換装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007027266A (ja) 2005-07-13 2007-02-01 Toshiba Corp 半導体素子及びその製造方法
JP2018014455A (ja) 2016-07-22 2018-01-25 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP2018060924A (ja) 2016-10-05 2018-04-12 富士電機株式会社 半導体装置および半導体装置の製造方法

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