[go: up one dir, main page]

JP7247902B2 - エピタキシャルウェーハの製造方法 - Google Patents

エピタキシャルウェーハの製造方法 Download PDF

Info

Publication number
JP7247902B2
JP7247902B2 JP2020002741A JP2020002741A JP7247902B2 JP 7247902 B2 JP7247902 B2 JP 7247902B2 JP 2020002741 A JP2020002741 A JP 2020002741A JP 2020002741 A JP2020002741 A JP 2020002741A JP 7247902 B2 JP7247902 B2 JP 7247902B2
Authority
JP
Japan
Prior art keywords
wafer
oxygen
oxide film
epitaxial
atomic layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020002741A
Other languages
English (en)
Other versions
JP2021111696A (ja
Inventor
克佳 鈴木
温 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shin Etsu Handotai Co Ltd
Original Assignee
Shin Etsu Handotai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2020002741A priority Critical patent/JP7247902B2/ja
Application filed by Shin Etsu Handotai Co Ltd filed Critical Shin Etsu Handotai Co Ltd
Priority to KR1020227022164A priority patent/KR20220124696A/ko
Priority to US17/788,373 priority patent/US20230028127A1/en
Priority to EP20911506.2A priority patent/EP4089720A4/en
Priority to PCT/JP2020/043540 priority patent/WO2021140763A1/ja
Priority to CN202080092094.3A priority patent/CN114930500A/zh
Priority to TW109143646A priority patent/TW202130845A/zh
Publication of JP2021111696A publication Critical patent/JP2021111696A/ja
Application granted granted Critical
Publication of JP7247902B2 publication Critical patent/JP7247902B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements
    • C30B29/06—Silicon
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02—Pretreatment of the material to be coated
    • C23C16/0209—Pretreatment of the material to be coated by heating
    • C23C16/0218—Pretreatment of the material to be coated by heating in a reactive atmosphere
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02—Pretreatment of the material to be coated
    • C23C16/0227—Pretreatment of the material to be coated by cleaning or etching
    • C23C16/0245—Pretreatment of the material to be coated by cleaning or etching by etching with a plasma
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/24—Deposition of silicon only
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/186—Epitaxial-layer growth characterised by the substrate being specially pre-treated by, e.g. chemical or physical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02499—Monolayers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02598—Microstructure monocrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02634—Homoepitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2015—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate the substrate being of crystalline semiconductor material, e.g. lattice adaptation, heteroepitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H01L21/3225—Thermally inducing defects using oxygen present in the silicon body for intrinsic gettering

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Mechanical Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Vapour Deposition (AREA)
  • Recrystallisation Techniques (AREA)

Description

本発明は、エピタキシャルウェーハの製造方法とエピタキシャルウェーハに関する技術である。
固体撮像素子やその他のトランジスタをはじめとした半導体素子を形成するシリコン基板には、重金属をはじめとした素子特性を損なわせたり、劣化させたりする元素をゲッタリングする機能を持つことが求められる。ゲッタリングには、シリコン基板裏面に多結晶シリコン（Ｐｏｌｙ－Ｓｉ）層を持たせたり、ブラスト加工によりダメージを持たせた層を形成したり、高濃度ボロンのシリコン基板を利用したり、析出物を形成させたりとさまざまな手法が提案、実用化されている。酸素析出によるゲッタリングは電気陰性度が大きい酸素に対して、イオン化傾向が大きい（電気陰性度が小さい）金属を取り込むことでゲッタリングする。
また、素子の活性領域近傍にゲッタリング層を形成する、いわゆる近接ゲッタリングも提案されている。例えば、炭素をイオン注入した基板の上にシリコンをエピタキシャル成長させた基板などがある。ゲッタリングは、ゲッタリングサイト（金属が単元素で存在するよりもサイトで結合やクラスタリングすることで系全体のエネルギーが低下する）まで元素が拡散する必要があり、シリコン中に含まれる金属元素の拡散係数は元素により異なる。また、近年のプロセス低温化によりゲッタリングサイトまで金属が拡散することができなくなることを考慮して、近接ゲッタリングの手法が提案されている。
近接ゲッタリングに酸素を用いることができれば、非常に有力なゲッタリング層をもったシリコン基板になると考えられる。特に、エピタキシャル層の途中に酸素原子層を有するエピタキシャルウェーハであれば、近年の低温プロセスにおいても確実に金属不純物をゲッタリングすることができる。
以上、近接ゲッタリングに酸素を用いることについて、金属不純物をゲッタリングすることを中心に述べてきた。その他の酸素の効果としては、例えば、ＣＶＤ酸化膜を裏面に形成することでエピタキシャル成長時のオートドープを防ぐ効果が知られている。
次に、先行技術について言及する。特許文献１に記載されているのは、構造としてはシリコンの上に酸素の薄い層を形成し、さらにシリコンを成長させる方法である。この方法は、ＡＬＤ（「Ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ」、「原子層堆積法」）をベースとした技術である。ＡＬＤは対象原子を含む分子を吸着させ、その後分子中の不要な原子（分子）を乖離・脱離させる方法であり、表面結合を利用し、非常に精度よく、また、反応制御性が良好であり、幅広く用いられている。
特許文献２には、真空加熱などにより形成したシリコン清浄表面上に、自然酸化膜を形成してから酸化膜もしくは別の物質を吸着、堆積させる方法が記載されている。
特許文献３、４は、シリコン基板に酸素原子層を複数導入することで、デバイス特性の改善（移動度向上）が可能になることを示している。
特許文献５は、厚さが５ｎｍ以下である原子層の上にＳｉＨ４ガスを用いてエピタキシャル層を形成する方法を示している。また、酸素原子層を酸素ガスにより形成する方法を示している。
特許文献６、７は、半導体基板の表面を酸化性気体や酸化性溶液に接触させて酸化膜を形成した後に単結晶シリコンをエピタキシャル成長させる方法が記載されている。
特許文献６の実施例中には、希フッ酸洗浄により自然酸化膜を除去することが記載されている。また、特許文献６の方法では、酸化性ガスを流した後にシリコンの成膜ガスを流す方法が記載されている。
非特許文献１は、ＨＦによる自然酸化膜除去後に大気中で酸化してから、減圧ＣＶＤによりアモルファスシリコンを成膜し、その後結晶化熱処理により単結晶シリコンのエピタキシャル層を形成する方法を示している。
特開２０１４－１６５４９４号公報 特開平０５－２４３２６６号公報 米国特許第７，１５３，７６３号明細書 米国特許第７，２６５，００２号明細書 特開２０１９－００４０５０号公報 特開２００８－２６３０２５号公報 特開２００９－０１６６３７号公報
Ｉ．Ｍｉｚｕｓｈｉｍａ ｅｔ ａｌ．， Ｊｐｎ． Ｊ． Ａｐｐｌ． Ｐｈｙｓ． ３９（２０００）２１４７．
上記のように、ウェーハ内に酸素の層を形成することで金属不純物をゲッタリングする方法は従来から用いられてきた。しかし、従来の技術では、精度よく酸素の薄い層を得られる一方で装置の構成が複雑であったり、工程数が多くなったりという問題があった。
例えば、特許文献１に記載の技術では、ＡＬＤでは単結晶シリコンをエピタキシャル成長させることができないため、ＡＬＤとＣＶＤの少なくとも２つのチャンバーが必要になり、装置の構成が複雑になるという問題があった。また、酸化をオゾンで行うため、オゾンを生成するための特殊な生成器が必要であるという問題があった。
また、特許文献５に記載の技術では、ＳｉＨ４と酸素が反応して爆発するのを防ぐため、排気系統を分けた２つのチャンバーを用意する必要があるという問題があった。
また、特許文献６に記載の技術では、本発明者らの検討によれば、希フッ酸洗浄では自然酸化膜の除去が十分でないか、自然酸化膜除去後にすぐに酸化するため、安定的に単結晶シリコンをエピタキシャル成長させることが難しいという問題があった。また、酸化性のガスとシリコンの成膜ガスが反応して爆発するのを防ぐため、安全性に配慮した特別な装置が必要であるという問題があった。
非特許文献１に記載の方法では、結晶化する時に熱処理を行う必要があり、プロセスの工程数が多くなるという問題があった。また、アモルファスシリコン中には一般的に多量の水素が含まれるため、結晶化熱処理時に水素起因の欠陥が形成される可能性がある。
また、従来の技術では、酸素の層を安定的に導入するための記載や、良質な単結晶シリコンのエピタキシャル層を形成するための具体的な記載がないという問題があった。
例えば、特許文献２では、転位および積層欠陥を発生させることなくウェーハ表面に単結晶シリコンのエピタキシャル層を形成する方法については何ら記載されていない。
また、特許文献３、４では、酸素原子層を複数導入したシリコンウェーハの具体的な成長方法については言及していない。
また、特許文献６、７では、酸化性気体や酸化性溶液に接触させる前の自然酸化膜の除去法は記載されていない。
上述のように、従来の技術では、精度よく酸素の薄い層を得られる一方で、装置の構成が複雑であったり、酸素の層の導入が安定的ではなかったり、良質な単結晶シリコンのエピタキシャル層を得られなかったりといった問題があった。そのため、酸素原子層をエピタキシャル層に安定的かつ簡便に導入することができるエピタキシャルウェーハの製造方法が必要である。
本発明は、上記従来技術の問題点に鑑みてなされたものであって、酸素原子層をエピタキシャル層に安定的かつ簡便に導入することができるとともに、良質な単結晶シリコンのエピタキシャル層を有するエピタキシャルウェーハの製造方法及びエピタキシャルウェーハを提供することを目的とする。
本発明は、上記目的を達成するためになされたものであり、シリコンを含むＩＶ族の元素からなるウェーハ上に単結晶シリコン層を形成するエピタキシャルウェーハの製造方法であって、水素を含む雰囲気で前記シリコンを含むＩＶ族の元素からなるウェーハ表面の自然酸化膜を除去する工程、前記自然酸化膜を除去した後に前記ウェーハを酸化して酸素原子層を形成する工程、及び、前記酸素原子層を形成した後に前記ウェーハ表面に単結晶シリコンをエピタキシャル成長させる工程を含み、前記酸素原子層の酸素の平面濃度を４×１０１４ａｔｏｍｓ／ｃｍ２以下とするエピタキシャルウェーハの製造方法を提供する。
このようなエピタキシャルウェーハの製造方法によれば、酸素原子層上に転位および積層欠陥を形成することなく、かつ簡便にウェーハ上に単結晶シリコンを成長させることができる。
このとき、前記シリコンを含むＩＶ族の元素からなるウェーハとして、単結晶シリコンウェーハを用いることが好ましい。
このようなエピタキシャルウェーハの製造方法によれば、汎用性が高くなる。
このとき、前記自然酸化膜を除去する工程では、前記ウェーハを水素を含む雰囲気で加熱することにより自然酸化膜を除去することが好ましい。
このようにして自然酸化膜を除去すれば、より効果的に自然酸化膜を除去することができる。
このとき、前記自然酸化膜を除去する工程では、前記ウェーハを８００℃以上１２５０℃以下の温度に加熱し、この範囲の温度を１秒以上５分以下の間保持することにより自然酸化膜を除去することが好ましい。
自然酸化膜を除去する工程において、このような温度範囲と時間にすることで、より安定的に自然酸化膜を除去することができる。
このとき、前記自然酸化膜を除去する工程では、水素を含むプラズマを用いることにより自然酸化膜を除去することが好ましい。
このようにして自然酸化膜を除去すれば、より効果的に自然酸化膜を除去することができる。
このとき、前記酸素原子層を形成する工程では、酸素を含む雰囲気で前記ウェーハを酸化することが好ましい。
酸素原子層を形成する工程において、このような環境にすることで、特殊な設備を準備することなくより簡単にウェーハを酸化することができる。
このとき、前記酸素原子層を形成する工程では、大気中で前記ウェーハを酸化することが好ましい。
酸素原子層を形成する工程において、このような環境とすることで、特殊な設備を準備することなく、より簡単にウェーハを酸化することができる。
このとき、前記単結晶シリコンをエピタキシャル成長させる工程では、４５０℃以上８００℃以下の温度でエピタキシャル成長を行うことが好ましい。
単結晶シリコンをエピタキシャル成長させる工程において、このような温度範囲とすることで、より安定して欠陥を発生させることなくエピタキシャル成長させることができる。
このとき、前記ウェーハを酸化して酸素原子層を形成する工程と前記単結晶シリコンをエピタキシャル成長させる工程とを交互に複数回行うことが好ましい。
このように酸素原子層を複数層設けることで、酸素原子層が一つである場合よりもゲッタリング効果をさらに高めることができる。
また、本発明は、シリコンを含むＩＶ族の元素からなるウェーハ上に単結晶シリコン層を有するエピタキシャルウェーハであって、前記単結晶シリコン層と前記シリコンを含むＩＶ族の元素からなるウェーハとの間に酸素原子層を有し、前記酸素原子層の酸素の平面濃度が４×１０１４ａｔｏｍｓ／ｃｍ２以下であるエピタキシャルウェーハを提供する。
このようなウェーハであれば、デバイス領域の近傍に非常に有力なゲッタリング層を有することができるので、近年の低温プロセスにおいても確実に金属不純物をゲッタリングすることができるものとなる。さらに、良質な単結晶シリコンのエピタキシャル層を有するエピタキシャルウェーハとなる。
以上のように、本発明のエピタキシャルウェーハの製造方法によれば、酸素原子層をエピタキシャル層に近接して安定的かつ簡便に導入することが可能となる。また、酸素原子層による近接ゲッタリング効果を有し、良質な単結晶シリコンのエピタキシャル層を有する近接ゲッタリング基板を提供することが可能となる。
本発明のエピタキシャルウェーハを示した図である。 ウェーハ上に酸素原子層と単結晶シリコン層を交互に複数積層させた本発明のエピタキシャルウェーハを示した図である。 本発明のエピタキシャルウェーハの製造方法のフローを示した図である。 実施例１と比較例１におけるシリコン基板の断面の透過電子顕微鏡像を示した図である。 比較例２におけるシリコン基板の断面の透過電子顕微鏡像を示した図である。
以下、本発明を詳細に説明するが、本発明はこれらに限定されるものではない。
上述のように、特殊な装置や、複雑なプロセスが必要なく、また、酸素原子層をエピタキシャル層に安定的に導入するとともに、良質な単結晶シリコンのエピタキシャル層を有するエピタキシャルウェーハの製造方法及びエピタキシャルウェーハが求められていた。
本発明者らは、上記課題について鋭意検討を重ねた結果、シリコンを含むＩＶ族の元素からなるウェーハ上に単結晶シリコン層を形成するエピタキシャルウェーハの製造方法であって、水素を含む雰囲気で前記シリコンを含むＩＶ族の元素からなるウェーハ表面の自然酸化膜を除去する工程、前記自然酸化膜を除去した後に前記ウェーハを酸化して酸素原子層を形成する工程、及び、前記酸素原子層を形成した後に前記ウェーハ表面に単結晶シリコンをエピタキシャル成長させる工程を含み、前記酸素原子層の酸素の平面濃度を４×１０１４ａｔｏｍｓ／ｃｍ２以下とするエピタキシャルウェーハの製造方法により、酸素原子層上に転位および積層欠陥を形成することなく、酸素原子層をエピタキシャル層に安定的かつ簡便に導入することが可能となることを見出し、本発明を完成した。
また、本発明者らは、シリコンを含むＩＶ族の元素からなるウェーハ上に単結晶シリコン層を有するエピタキシャルウェーハであって、前記単結晶シリコン層と前記シリコンを含むＩＶ族の元素からなるウェーハとの間に酸素原子層を有し、前記酸素原子層の酸素の平面濃度が４×１０１４ａｔｏｍｓ／ｃｍ２以下であるエピタキシャルウェーハにより、デバイス領域の近傍に非常に有力なゲッタリング層を有することで、近年の低温プロセスにおいても確実に金属不純物をゲッタリングすることができるとともに、良質な単結晶シリコンのエピタキシャル層を有するものとなることを見出し、本発明を完成した。
以下、図面を参照して説明する。
図１－Ａは、本発明のエピタキシャルウェーハを示した図である。本発明のエピタキシャルウェーハ１０は、シリコンを含むＩＶ族の元素からなるウェーハ１上に単結晶シリコン層３を有し、単結晶シリコン層３とシリコンを含むＩＶ族の元素からなるウェーハ１との間に酸素原子層２を有しているエピタキシャルウェーハである。
ここで、本発明のエピタキシャルウェーハ１０が有している酸素原子層２の酸素の平面濃度は４×１０１４ａｔｏｍｓ／ｃｍ２以下である。このような範囲のエピタキシャルウェーハであれば、単結晶シリコンのエピタキシャル層の積層欠陥が少ないものとなる。なお、酸素の平面濃度の下限値はなく、０よりも大きければよい。
本発明では、シリコンを含むＩＶ族の元素からなるウェーハ１であれば特に限定はされないが、例えば、単結晶シリコン、ＳｉＧｅ、ＳｉＧｅＣを用いることができる。
ここで、ウェーハ１がどのように製造されたものであってもよい。例えば、チョクラルスキー法（Ｃｚｏｃｈｒａｌｓｋｉ Ｍｅｔｈｏｄ：以下ＣＺ法という）により製造されたウェーハを用いても良いし、フローティングゾーン法（Ｆｌｏａｔｉｎｇ Ｚｏｎｅ Ｍｅｔｈｏｄ：以下ＦＺ法という）により製造されたウェーハを用いても良い。また、ＣＺ法又はＦＺ法により製造された単結晶シリコンウェーハ上にシリコンを含むＩＶ族の元素をエピタキシャル成長させたウェーハを用いても良い。
また、図１－Ｂは、ウェーハ上に酸素原子層と単結晶シリコン層を交互に複数積層させた本発明のエピタキシャルウェーハを示した図である。図１－Ｂに示すように、本発明は、シリコンを含むＩＶ族の元素からなるウェーハ１上に酸素原子層２と単結晶シリコン層３を交互に繰り返し積層させたものであってもよい。このとき最上面は単結晶シリコン層である。
ここで、酸素原子層における酸素の平面濃度はＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定することができる。酸化層を含むＳｉをＳＩＭＳで測定すると、Ｓｉの酸化層が形成されている深さにピークが形成される。ピーク付近において１回のスパッタリングによる体積濃度と深さの積を積算することで酸素の平面濃度を求めることができる。
図２は、本発明のエピタキシャルウェーハの製造方法のフローを示した図である。Ｓ１１はシリコンを含むＩＶ族の元素からなるウェーハを準備する工程、Ｓ１２は水素を含む雰囲気で自然酸化膜を除去する工程、Ｓ１３は酸素原子層を形成する工程、Ｓ１４は単結晶シリコンをエピタキシャル成長させる工程をそれぞれ示している。
本発明では、シリコンを含むＩＶ族の元素からなるウェーハとして、例えば、単結晶シリコン、ＳｉＧｅ、ＳｉＧｅＣを用いることができる。
ここで、ウェーハの製造方法は特に限定されない。ＣＺ法により製造されたウェーハを用いても良いし、ＦＺ法により製造されたウェーハを用いても良い。また、ＣＺ法又はＦＺ法により製造された単結晶シリコンウェーハ上にシリコンを含むＩＶ族の元素をエピタキシャル成長させたウェーハを用いても良い。
特に、前記シリコンを含むＩＶ族の元素からなるウェーハとして、単結晶シリコンウェーハを用いることが好ましい。
このように、シリコンを含むＩＶ族の元素からなるウェーハとして、単結晶シリコンウェーハを用いることで汎用性が高くなる。このとき、シリコンウェーハとしては、イオン注入及び熱処理が施されたウェーハを用いてもよい。
本発明に係る水素を含む雰囲気で自然酸化膜を除去する工程Ｓ１２は、水素を含む還元性のドライプロセスで自然酸化膜を除去する工程である。本発明者らの検討によれば、従来のＨＦ及びＢＨＦなどのウェットプロセスでは、自然酸化膜の除去が十分でないか、もしくは自然酸化膜の除去後にすぐに酸化するため、安定的に単結晶シリコンをエピタキシャル成長させることができない。
前記自然酸化膜を除去する工程では、前記ウェーハを水素を含む雰囲気で加熱することにより自然酸化膜を除去することが好ましく、さらに、前記ウェーハを８００℃以上１２５０℃以下の温度に加熱し、この範囲の温度を１秒以上５分以下の間保持することにより自然酸化膜を除去することがより好ましい。
これにより、より安定的に自然酸化膜を除去することができる。
前記自然酸化膜を除去する工程では、さらに水素を含むプラズマを用いることにより自然酸化膜を除去することも好ましい。
このように、水素を含むプラズマを用いることにより自然酸化膜を除去する場合には、水素を含む雰囲気で加熱することにより自然酸化膜を除去する場合と比べて低温で自然酸化膜を除去することができる。そのため、特に耐熱性が低いＧｅ及びＳｎがウェーハに含まれる場合に有効である。例えば、ＳｉＧｅの場合にはＧｅの比率が高くなるほど耐熱温度が低下する。
なお、水素を含むプラズマを用いることにより自然酸化膜を除去する場合には、ウェーハは室温で自然酸化膜を除去しても良いし、加熱して自然酸化膜を除去しても良い。
酸素原子層を形成する工程Ｓ１３において、酸素原子層の酸素の平面濃度は４×１０１４ａｔｏｍｓ／ｃｍ２以下とする。このような範囲にすることで、エピタキシャル層中に欠陥が形成されない。これは、酸化量（酸素原子層の酸素の平面濃度）が少ない場合には基板の結晶性が保たれるためである。したがって、酸素の平面濃度の下限値はなく、０よりも大きければよい。酸化量が多い場合には、エピタキシャル層は多結晶シリコンまたはアモルファスシリコンになる。本発明者らの検討によれば、酸素原子層の酸素の平面濃度が４×１０１４ａｔｏｍｓ／ｃｍ２を超えると欠陥が形成されたり、アモルファスシリコンが形成されたりする。
ウェーハを酸化する方法はいくつかあるが、本発明では、例えば、ウェーハを酸素に暴露する時間を調節することで、所望の酸素の平面濃度を有する酸素原子層を形成することができる。
前記酸素原子層を形成する工程では、酸素を含む雰囲気で前記ウェーハを酸化することが好ましい。
このような環境でウェーハを酸化させれば、特殊な設備を準備する必要がなく、簡単にウェーハを酸化させることができる。また、酸素濃度が１００％の雰囲気で酸化を行っても良いし、窒素、アルゴン、ヘリウム、ネオン、クリプトン、キセノンなどの不活性ガスと酸素を混ぜた雰囲気で酸化を行っても良い。不活性ガスと酸素を混ぜることで、安全に取り扱うことができるようになる。また、ウェーハの酸化は室温で行っても良いし、加熱して行っても良い。
この場合、大気中で前記ウェーハを酸化することが好ましい。
酸素原子層を形成する工程を、このような環境とすることで、特殊な設備を準備することなく簡単に酸化することができる。
単結晶シリコンをエピタキシャル成長させる工程Ｓ１４において、単結晶シリコンのエピタキシャル成長に使うガスとして、例えば、モノシラン及びジシランを使うことができる。キャリアガスとして窒素及び水素を使用しても良い。また、チャンバーの圧力は気相反応が生じない圧力であればよい。
前記単結晶シリコンをエピタキシャル成長させる工程では、４５０℃以上８００℃以下の温度でエピタキシャル成長を行うことが好ましい。
単結晶シリコンをエピタキシャル成長させる工程において、このような温度範囲とすることで、エピタキシャル層に転位及び積層欠陥が形成されるのをより有効に防止できる。温度が高いほどエピタキシャル成長レートは高くなるため、高温で成膜することで厚いエピタキシャル層を短時間で形成することができる。一方で、薄いエピタキシャル層を形成したい場合には低温で成膜すればよい。このように、成長温度を変えることで目的とする厚さのエピタキシャル層を容易に得ることができる。また、ウェーハに耐熱性が低いＧｅ及びＳｎを含む場合には、結晶性が低下するのを防ぐために低温で成膜することが望ましい。
また、エピタキシャル成長装置として、バッチ式を使用しても良いし、枚葉式を使用しても良い。
また、ウェーハを酸化して酸素原子層を形成する工程と単結晶シリコンをエピタキシャル成長させる工程とを交互に複数回行うこともできる。
このように酸素原子層を複数層設けることで、酸素原子層が一つである場合よりもゲッタリング効果を高めることができる。
以上のように、本発明のエピタキシャルウェーハの製造方法によれば、酸素原子層をエピタキシャル層に近接して安定的かつ簡便に導入することが可能となる。さらに、良質な単結晶シリコンのエピタキシャル層を有するエピタキシャルウェーハとなる。
以下、実施例を挙げて本発明について詳細に説明するが、これは本発明を限定するものではない。
（実施例１）
以下のような導電型、直径、結晶面方位である単結晶シリコンウェーハを準備した。
基板の導電型 ：ｐ型
直径 ：３００ｍｍ
結晶面方位 ：（１００）
準備した単結晶シリコンウェーハの自然酸化膜を除去するために水素ベークを行った。温度は１０００℃とし、時間は１分とした。その後、大気中に４時間から６時間放置して、酸素原子層を形成した。
次に、大気中で酸素原子層を形成した単結晶シリコンウェーハ表面に、単結晶シリコンを５８０℃の温度でエピタキシャル成長を行った。
エピタキシャル成長を行ったウェーハの酸素原子層における酸素の平面濃度をＳＩＭＳにより測定し、結晶性を評価するために断面ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）観察を行った。図３に観察結果を示す。図３に示すように、酸素原子層の酸素の平面濃度が１．４×１０１４ａｔｏｍｓ／ｃｍ２、２．８×１０１４ａｔｏｍｓ／ｃｍ２、４．０×１０１４ａｔｏｍｓ／ｃｍ２の場合、即ち４×１０１４ａｔｏｍｓ／ｃｍ２以下の場合では、エピタキシャル層に転位及び積層欠陥が形成されることなく単結晶シリコン層が形成できている。
（比較例１）
酸素原子層の形成において、大気中に放置した時間を７時間としたこと以外は実施例１と同じ条件でエピタキシャルウェーハの製造及び評価を行った。
図３に示すように、酸素原子層の酸素の平面濃度が４．８×１０１４ａｔｏｍｓ／ｃｍ２の場合、即ち４×１０１４ａｔｏｍｓ／ｃｍ２を超える場合では欠陥が形成されている。
（比較例２）
実施例１及び比較例１と同じ単結晶シリコンウェーハを準備し、ＨＦ洗浄によるウェットプロセスでの自然酸化膜の除去を行った後、大気中に５時間放置して酸素原子層の形成を行った。次に、５８０℃の温度で単結晶シリコンウェーハ表面へのエピタキシャル成長を行った。
エピタキシャル成長を行ったウェーハの酸素原子層における酸素の平面濃度をＳＩＭＳにより測定し、結晶性を評価するために断面ＴＥＭ観察を行った。図４に観察結果を示す。酸素原子層の酸素の平面濃度が１．８×１０１５ａｔｏｍｓ／ｃｍ２となっており、図４に示したように、酸素原子層の上には単結晶シリコンではなくアモルファスシリコンが成膜されており、単結晶シリコンは形成できなかった。なお、このようなウェーハについて成膜後に熱処理を行うとポリシリコンとなる。
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
１…シリコンを含むＩＶ族の元素からなるウェーハ、
２…酸素原子層、
３…単結晶シリコン層、
１０、１０’…エピタキシャルウェーハ。

Claims (9)

  1. シリコンを含むＩＶ族の元素からなるウェーハ上に単結晶シリコン層を形成するエピタキシャルウェーハの製造方法であって、
    水素を含む雰囲気で前記シリコンを含むＩＶ族の元素からなるウェーハ表面の自然酸化膜を除去する工程、
    前記自然酸化膜を除去した後に前記ウェーハを酸化して酸素原子層を形成する工程、及び、
    前記酸素原子層を形成した後に前記ウェーハ表面に気相成長法により単結晶シリコンをエピタキシャル成長させる工程を含み、
    前記酸素原子層の酸素の平面濃度を４×１０１４ａｔｏｍｓ／ｃｍ２以下とすることを特徴とするエピタキシャルウェーハの製造方法。
  2. 前記シリコンを含むＩＶ族の元素からなるウェーハとして、単結晶シリコンウェーハを用いることを特徴とする請求項１に記載のエピタキシャルウェーハの製造方法。
  3. 前記自然酸化膜を除去する工程では、前記ウェーハを水素を含む雰囲気で加熱することにより自然酸化膜を除去することを特徴とする請求項１又は請求項２に記載のエピタキシャルウェーハの製造方法。
  4. 前記自然酸化膜を除去する工程では、前記ウェーハを８００℃以上１２５０℃以下の温度に加熱し、この範囲の温度を１秒以上５分以下の間保持することにより自然酸化膜を除去することを特徴とする請求項３に記載のエピタキシャルウェーハの製造方法。
  5. 前記自然酸化膜を除去する工程では、水素を含むプラズマを用いることにより自然酸化膜を除去することを特徴とする請求項１又は請求項２に記載のエピタキシャルウェーハの製造方法。
  6. 前記酸素原子層を形成する工程では、酸素を含む雰囲気で前記ウェーハを酸化することを特徴とする請求項１から請求項５のいずれか一項に記載のエピタキシャルウェーハの製造方法。
  7. 前記酸素原子層を形成する工程では、大気中で前記ウェーハを酸化することを特徴とする請求項１から請求項６のいずれか一項に記載のエピタキシャルウェーハの製造方法。
  8. 前記単結晶シリコンをエピタキシャル成長させる工程では、４５０℃以上８００℃以下の温度でエピタキシャル成長を行うことを特徴とする請求項１から請求項７のいずれか一項に記載のエピタキシャルウェーハの製造方法。
  9. 前記ウェーハを酸化して酸素原子層を形成する工程と前記単結晶シリコンをエピタキシャル成長させる工程とを交互に複数回行うことを特徴とする請求項１から請求項８のいずれか一項に記載のエピタキシャルウェーハの製造方法。
JP2020002741A 2020-01-10 2020-01-10 エピタキシャルウェーハの製造方法 Active JP7247902B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2020002741A JP7247902B2 (ja) 2020-01-10 2020-01-10 エピタキシャルウェーハの製造方法
US17/788,373 US20230028127A1 (en) 2020-01-10 2020-11-24 Method for manufacturing epitaxial wafer and epitaxial wafer
EP20911506.2A EP4089720A4 (en) 2020-01-10 2020-11-24 METHOD FOR PRODUCING AN EPITACTIC WAFER AND EPITACTIC WAFER
PCT/JP2020/043540 WO2021140763A1 (ja) 2020-01-10 2020-11-24 エピタキシャルウェーハの製造方法及びエピタキシャルウェーハ
KR1020227022164A KR20220124696A (ko) 2020-01-10 2020-11-24 에피택셜 웨이퍼의 제조방법 및 에피택셜 웨이퍼
CN202080092094.3A CN114930500A (zh) 2020-01-10 2020-11-24 外延片的制造方法及外延片
TW109143646A TW202130845A (zh) 2020-01-10 2020-12-10 磊晶晶圓之製造方法及磊晶晶圓

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020002741A JP7247902B2 (ja) 2020-01-10 2020-01-10 エピタキシャルウェーハの製造方法

Publications (2)

Publication Number Publication Date
JP2021111696A JP2021111696A (ja) 2021-08-02
JP7247902B2 true JP7247902B2 (ja) 2023-03-29

Family

ID=76787840

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020002741A Active JP7247902B2 (ja) 2020-01-10 2020-01-10 エピタキシャルウェーハの製造方法

Country Status (7)

Country Link
US (1) US20230028127A1 (ja)
EP (1) EP4089720A4 (ja)
JP (1) JP7247902B2 (ja)
KR (1) KR20220124696A (ja)
CN (1) CN114930500A (ja)
TW (1) TW202130845A (ja)
WO (1) WO2021140763A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116685723A (zh) * 2021-01-25 2023-09-01 信越半导体株式会社 外延晶圆的制造方法
JP2024007890A (ja) * 2022-07-06 2024-01-19 信越半導体株式会社 エピタキシャルウェーハの製造方法
WO2024034433A1 (ja) 2022-08-08 2024-02-15 信越半導体株式会社 量子コンピュータ用シリコン基板の製造方法、量子コンピュータ用シリコン基板及び半導体装置
JP2024168899A (ja) * 2023-05-25 2024-12-05 信越半導体株式会社 δドープ層を有する高移動度基板及び高移動度基板の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000323689A (ja) 1999-05-14 2000-11-24 Toshiba Corp 半導体エピタキシャル基板及びその製造方法
JP2005109521A (ja) 2004-12-20 2005-04-21 Sumitomo Mitsubishi Silicon Corp 表面処理方法およびシリコンウェーハ
JP2019004050A (ja) 2017-06-15 2019-01-10 信越半導体株式会社 エピタキシャルウェーハの製造方法
JP2019117890A (ja) 2017-12-27 2019-07-18 株式会社Sumco エピタキシャルウェーハの製造方法およびエピタキシャルウェーハ

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5422306A (en) 1991-12-17 1995-06-06 Matsushita Electric Industrial Co., Ltd. Method of forming semiconductor hetero interfaces
US6136684A (en) * 1995-07-21 2000-10-24 Canon Kabushiki Kaisha Semiconductor substrate and process for production thereof
JP3478141B2 (ja) * 1998-09-14 2003-12-15 信越半導体株式会社 シリコンウエーハの熱処理方法及びシリコンウエーハ
US6346732B1 (en) * 1999-05-14 2002-02-12 Kabushiki Kaisha Toshiba Semiconductor device with oxide mediated epitaxial layer
JP2003086569A (ja) * 2001-09-12 2003-03-20 Tokyo Electron Ltd プラズマ処理方法
US7153763B2 (en) 2003-06-26 2006-12-26 Rj Mears, Llc Method for making a semiconductor device including band-engineered superlattice using intermediate annealing
WO2005018005A1 (en) 2003-06-26 2005-02-24 Rj Mears, Llc Semiconductor device including mosfet having band-engineered superlattice
JP5168990B2 (ja) 2007-04-11 2013-03-27 信越半導体株式会社 半導体基板の製造方法
JP5205840B2 (ja) 2007-07-06 2013-06-05 信越半導体株式会社 半導体基板の製造方法
WO2009057223A1 (ja) * 2007-11-02 2009-05-07 Canon Anelva Corporation 表面処理装置およびその基板処理方法
JP2012114210A (ja) * 2010-11-24 2012-06-14 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法および炭化珪素半導体装置の製造装置
EP2770526B1 (en) 2013-02-22 2018-10-03 IMEC vzw Oxygen monolayer on a semiconductor
JP6861471B2 (ja) * 2015-06-12 2021-04-21 キヤノン株式会社 撮像装置およびその製造方法ならびにカメラ
CN109509704B (zh) * 2017-09-15 2024-08-09 胜高股份有限公司 外延硅晶片的制备方法
JP6794977B2 (ja) * 2017-12-20 2020-12-02 株式会社Sumco エピタキシャルシリコンウェーハの製造方法およびエピタキシャルシリコンウェーハ

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000323689A (ja) 1999-05-14 2000-11-24 Toshiba Corp 半導体エピタキシャル基板及びその製造方法
JP2005109521A (ja) 2004-12-20 2005-04-21 Sumitomo Mitsubishi Silicon Corp 表面処理方法およびシリコンウェーハ
JP2019004050A (ja) 2017-06-15 2019-01-10 信越半導体株式会社 エピタキシャルウェーハの製造方法
JP2019117890A (ja) 2017-12-27 2019-07-18 株式会社Sumco エピタキシャルウェーハの製造方法およびエピタキシャルウェーハ

Also Published As

Publication number Publication date
JP2021111696A (ja) 2021-08-02
TW202130845A (zh) 2021-08-16
EP4089720A4 (en) 2024-01-17
CN114930500A (zh) 2022-08-19
EP4089720A1 (en) 2022-11-16
US20230028127A1 (en) 2023-01-26
KR20220124696A (ko) 2022-09-14
WO2021140763A1 (ja) 2021-07-15

Similar Documents

Publication Publication Date Title
JP7247902B2 (ja) エピタキシャルウェーハの製造方法
US7528424B2 (en) Integrated circuitry
KR100382023B1 (ko) 반도체 장치 및 그의 제조 방법
TWI382456B (zh) 鬆弛矽化鍺層的磊晶成長
US20050026400A1 (en) Methods for depositing amorphous materials and using them as templates for epitaxial films by solid phase epitaxy
JP7231120B2 (ja) エピタキシャルウェーハの製造方法
JP7435516B2 (ja) エピタキシャルウェーハの製造方法
JP2022125625A (ja) エピタキシャルウェーハの製造方法
JP5097332B2 (ja) 単結晶シリコンウェーハの製造方法、この種のシリコンウェーハおよびその使用
US7947552B2 (en) Process for the simultaneous deposition of crystalline and amorphous layers with doping
EP0772230A1 (en) Method of epitaxial growth of a film for semiconductor devices
JP7347350B2 (ja) エピタキシャル成長条件の設定方法及びエピタキシャルウェーハの製造方法
JP4120163B2 (ja) Ｓｉエピタキシャルウェーハの製造方法及びＳｉエピタキシャルウェーハ
JP2025029308A (ja) エピタキシャルウェーハの製造方法
WO2024009705A1 (ja) エピタキシャルウェーハの製造方法
JP2003188107A (ja) 半導体エピタキシャルウエーハの製造方法および半導体エピタキシャルウエーハ
JP3922674B2 (ja) シリコンウエハの製造方法
TW202344699A (zh) 單晶半導體膜之製造方法、單晶半導體膜之積層膜之製造方法以及半導體元件
JP2025029932A (ja) エピタキシャルウェーハの製造方法
JP2006253605A (ja) 半導体基板及び半導体装置並びにそれらの製造方法
JPH07183217A (ja) アモルファスシリコン膜の形成方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20211221

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220830

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221018

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230214

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230227

R150 Certificate of patent or registration of utility model

Ref document number: 7247902

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150