JP7073913B2

JP7073913B2 - 半導体装置

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Publication number: JP7073913B2
Application number: JP2018103812A
Authority: JP
Inventors: 裕二宮崎
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2018-05-30
Filing date: 2018-05-30
Publication date: 2022-05-24
Anticipated expiration: 2038-05-30
Also published as: US10483965B1; US20190372570A1; DE102019202801A1; JP2019208177A; CN110557110B; CN110557110A

Description

本発明は半導体装置に関する。

特許文献１には、並列接続されたＩＧＢＴのエミッタとゲート電源回路の０Ｖ端子間にそれぞれインピーダンス手段を接続した回路での過電圧発生を抑制するゲート駆動回路が開示されている。このゲート駆動回路は、各ＩＧＢＴが導通状態となったときにＩＧＢＴの主回路に生成される寄生インダクタンスにより生じる電流を抑制するために、各ＩＧＢＴのエミッタとゲート電源回路の０Ｖ端子間にそれぞれインピーダンス手段を設ける。このインピーダンス手段と並列に、同極性同士が接続されたツェナーダイオードの直列回路をそれぞれ並列に接続する。

特開2018-11096号公報

特許文献１に開示のゲート駆動回路では、並列接続された素子のソース間に挿入されたツェナーダイオードが導通作動するまでの間、ゲート過電圧および並列接続された素子間の電流アンバランスが生じる。

複数のスイッチング素子を並列接続した半導体装置において、電流アンバランスを抑制するために、スイッチング素子毎の主回路配線インダクタンスを統一することが考えられる。しかしながら、そうするとトータルのインダクタンスが大きくなる問題があった。また並列数が増えると対処に限界がある。

本発明は、上述のような課題を解決するためになされたもので、複数のスイッチング素子を並列接続した半導体装置の電流アンバランスを抑制できる半導体装置を提供することを目的とする。

本願の発明に係る半導体装置は、第１ゲートと、第１接続ラインを介して共通端子に接続された第１ソースと、第１ドレインを有する第１スイッチング素子と、第２ゲートと、第２接続ラインを介して該第１ソースに接続され、該第１接続ラインと該第２接続ラインを介して該共通端子に接続された第２ソースと、該第１ドレインと接続された第２ドレインとを有する第２スイッチング素子と、該第１ソースと電源の高電圧側とを接続する第１キャパシタと、該電源の高電圧側と該第１キャパシタの間に一端が接続された第１回路素子と、第１接続ラインを介さずに該第２ソースと該第１回路素子の他端とを接続する第２キャパシタと、を備えたことを特徴とする。

本発明のその他の特徴は以下に明らかにする。

本発明によれば、複数のスイッチング素子のソース電位を均一に近づけることで、電流アンバランスを抑制できる。

実施の形態１の半導体装置の回路図である。実施の形態２に係る半導体装置の回路図である。第１検出回路をスイッチと抵抗素子で構成した例を示す図である。実施の形態３に係る半導体装置の回路図である。第２検出回路をスイッチと抵抗素子で構成した例を示す図である。実施の形態４に係る第１スイッチング素子の構成例を示す図である。第１スイッチング素子の別の構成例を示す図である。実施の形態５に係る半導体装置の回路図である。実施の形態６に係る半導体装置の回路図である。

本発明の実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。

実施の形態１．
図１は、実施の形態１の半導体装置の回路図である。この半導体装置は、第１スイッチング素子１０と第２スイッチング素子１２を備えている。第１スイッチング素子１０は、第１ゲートＧ１と、第１ソースＳ１と、第１ドレインＤ１とを有している。第１ソースＳ１は第１接続ライン１１を介して共通端子Ｔ１に接続されている。共通端子Ｔ１は例えば電源１４の中点とすることができる。

第２スイッチング素子１２は、第２ゲートＧ２と、第２ソースＳ２と、第１ドレインＤ１と接続された第２ドレインＤ２とを備えている。第２ソースＳ２は第２接続ライン１３を介して第１ソースＳ１に接続されている。第２ソースＳ２は第１接続ライン１１と第２接続ライン１３を介して共通端子Ｔ１に接続されている。共通端子Ｔ１は電力端子ということもできる。このように、第１スイッチング素子１０と第２スイッチング素子１２は並列接続されている。第１スイッチング素子１０と第２スイッチング素子１２は、例えばＩＧＢＴ(Insulated Gate Bipolar Transistor)又はパワーＭＯＳＦＥＴとすることができる。第１スイッチング素子１０と第２スイッチング素子１２は、大電流をスイッチングするパワーチップとすることができる。

第１ソースＳ１と電源１４の高電圧側は、第１キャパシタＣ１によって接続されている。そして、電源１４の高電圧側と第１キャパシタＣ１の間に第１回路素子２０の一端が接続されている。第１回路素子２０は、過渡的なインピーダンスの大きい任意の素子が該当する。例えば、第１回路素子２０を抵抗素子、インダクタンス素子又はダイオードとすることができる。第２ソースＳ２と第１回路素子２０の他端は、第２キャパシタＣ２によって接続されている。

このように、第１ソースＳ１と第２ソースＳ２に電源用のコンデンサを設ける。すなわち、第１ソースＳ１は電源１４の高電圧側に素子を介在せずに接続される。第２ソースＳ２は第１回路素子２０を介して電源１４の高電圧側に接続される。

第１スイッチング素子１０と第２スイッチング素子１２がターンオンすると主回路に電流変化が発生する。共通の主電極端子である共通端子Ｔ１から２つのスイッチング素子までの距離は異なる。この例では、第１ソースＳ１が第１接続ライン１１で共通端子Ｔ１に接続されているのに対し、第２ソースＳ２は第１第２接続ライン１１、１３で共通端子Ｔ１に接続されている。したがって、共通端子Ｔ１からみて第１スイッチング素子１０よりも第２スイッチング素子１２の方が遠い。そのため、２つのスイッチング素子に電流変化が発生している間、第２スイッチング素子１２のソース電位は第１スイッチング素子１０のソース電位よりも大きい。この電位差は第２接続ライン１３の寄生インダクタンスＬ１と電流変化率の積で与えられ、数ボルトに達する。２つのソース電位の差をΔＶとする。

第１キャパシタＣ１と第２キャパシタＣ２と第１回路素子２０がない場合、第２スイッチング素子１２に印加される実効的なゲート電源電圧は、ゲート駆動正電圧からΔＶを差し引いた値となる。このため、第２スイッチング素子１２のゲート立ち上がりの電圧変化が抑えられ、ΔＶの影響を受けない第１スイッチング素子１０との間で素子に流れる電流変化率ｄｉ／ｄｔに差が生じる。具体的には、第１スイッチング素子１０より第２スイッチング素子１２のスイッチングスピードが遅くなりスイッチング時の過渡的な電流アンバランスが生じ得る。

この問題は、複数のスイッチング素子を並列接続する構成において共通して起こり得る。具体的には、駆動用の複数のソースを配線に接続すると主回路配線インダクタンスの誘導起電圧により、並列接続された素子間のスイッチングスピードに差が生じる。例えば、ＳｉＣ－ＭＯＳＦＥＴでは小さなチップを複数並列接続することが多いので、この問題が顕著である。

しかしながら、実施の形態１に係る半導体装置によれば、第１キャパシタＣ１と第２キャパシタＣ２と第１回路素子２０を設けることで、電流アンバランスを抑制できる。第２接続ラインＬ２の誘導起電圧は、第１回路素子２０の両端電圧に反映される。第２接続ラインＬ２に誘導起電圧が発生した時に、第１キャパシタＣ１の両端電圧と第２キャパシタＣ２の両端電圧を実質的に一致させることができる。これにより、第２スイッチング素子１２のスイッチングスピードが補正され、第１スイッチング素子１０のスイッチングスピードと同等にすることができる。したがって、第１第２スイッチング素子１０、１２のスイッチングスピードのバランスを改善し、電流アンバランスを抑制することができる。しかも、この作用は、各スイッチング素子に電流変化率ｄｉ/ｄｔが発生している期間に限定して働くため、ゲート動作開始から電流変化率ｄｉ/ｄｔが発生するまでの遅れ時間には影響を及ぼさない。また、第１接続ライン１１と第２接続ライン１３へのインダクタンスの追加はないので、主回路インダクタンスを犠牲にすることなく、スイッチングバランスを補正することができる。

電源１４から第１ゲートＧ１と第２ゲートＧ２に電圧が印加される。第１キャパシタＣ１と第２キャパシタＣ２は、ゲート電荷供給を担っている。そのため、これらの容量はスイッチング素子のゲートソース間容量Ｃｇｓ以上とする必要がある。具体的には、第１キャパシタＣ１の容量は第１ゲートＧ１と第１ソースＳ１の間の容量以上であり、第２キャパシタＣ２の容量は第２ゲートＧ２と第２ソースＳ２の間の容量以上とすることができる。

第１スイッチング素子１０又は第２スイッチング素子１２は、珪素によって形成してもよいし、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成してもよい。ワイドバンドギャップ半導体としては、例えば、炭化珪素、窒化ガリウム系材料又はダイヤモンドがある。例えば、ＳｉＣ－ＭＯＳＦＥＴは現時点で大面積チップの歩留まりが悪く、小面積チップを複数並列接続することが多い。よって、複数並列接続したＳｉＣ－ＭＯＳＦＥＴの駆動回路において、上述の構成を適用することができる。また、この例では、２つのスイッチング素子を並列接続したが、並列接続するスイッチング素子の数を２より大きくしてもよい。

実施の形態１で説明した変形例は以下の実施の形態にかかる半導体装置に応用することができる。以下に実施の形態にかかる半導体装置は実施の形態１との共通点が多いので実施の形態１との相違点を中心に説明する。

実施の形態２．
図２は、実施の形態２に係る半導体装置の回路図である。この半導体装置は第１検出回路３０を備えている。第１検出回路３０は、第１回路素子２０の両端電圧を検出し、過渡的な電圧が発生したときに、第２ゲートＧ２に電流を供給する。例えば、第１検出回路３０は、第１回路素子２０の両端電圧が予め定められた電圧に達すると、第２キャパシタＣ２の正極から第２ゲートＧ２に電流を流すスイッチとすることができる。

図３は、第１検出回路３０をスイッチＱ１と抵抗素子Ｒ１で構成した例を示す図である。第１回路素子２０は抵抗素子とした。この例において、第１第２スイッチング素子１０、１２がターンオンして寄生インダクタンスＬ１による誘導起電圧が増加すると、第１回路素子２０の両端電圧が発生することでスイッチＱ１がオン状態となり、抵抗素子Ｒ１を介して第２ゲートＧ２に向けて充電が行われる。第２ゲートＧ２の充電のための電荷は、第２キャパシタＣ２から供給される。第２ゲートＧ２には、抵抗素子Ｒ１を経由する電流と、抵抗素子Ｒ２を経由する電流が提供される。そのため、抵抗素子Ｒ１を経由する電流がない場合に比べて、電流変化率ｄｉ/ｄｔが生じている期間中の第２スイッチング素子１２の駆動スピードは大きくなる。抵抗素子Ｒ１の抵抗値を適正に調節することにより、第１第２スイッチング素子１０、１２の駆動スピードを同等にすることが可能となる。つまり、スイッチングバランスを改善することができる。そして、電流変化率ｄｉ/ｄｔが生じている期間が過ぎると、スイッチＱ１はオフとなり第２スイッチング素子１２の駆動スピードに影響を与えない状態となる。

実施の形態３．
実施の形態１、２ではターンオン側の電流アンバランスの抑制について説明したが、これと同じ方法で、ターンオフ側の電流アンバランスを抑制することができる。図４は、実施の形態３に係る半導体装置の回路図である。この回路には第３キャパシタＣ３、第４キャパシタＣ４及び第２回路素子４０が提供されている。第３キャパシタＣ３は第１ソースＳ１と電源１４の低電圧側とを接続する。第２回路素子４０の一端は、電源１４の低電圧側と第３キャパシタＣ３との間に接続されている。第２回路素子４０は第１回路素子２０と同じ素子とすることができる。第４キャパシタＣ４は第２ソースＳ２と第２回路素子４０の他端とを接続する。

第１第２スイッチング素子１０、１２のターンオフ時に、第２接続ライン１３の誘導起電圧は、第２回路素子４０の両端電圧に反映される。これにより、第２スイッチング素子１２のスイッチングスピードが補正され、第１スイッチング素子１０のスイッチングスピードと同等にすることができる。

この半導体装置に第２検出回路５０を設けてもよい。第２検出回路５０は第２回路素子４０の両端電圧が予め定められた電圧に達すると、第４キャパシタＣ４の正極から第２ゲートＧ２に電流を流す回路である。

図５は、第２検出回路５０をスイッチＱ２と抵抗素子Ｒ３で構成した例を示す図である。第１第２スイッチング素子１０、１２がターンオフして寄生インダクタンスＬ１による誘導起電圧が増加すると、第２回路素子４０の両端電圧が発生することでスイッチＱ２がオン状態となり、抵抗素子Ｒ３を介して第２ゲートＧ２に向けて充電が行われる。第２ゲートＧ２の充電のための電荷は、第４キャパシタＣ４から供給される。第２スイッチング素子１２には、抵抗素子Ｒ３を経由する電流と、抵抗素子Ｒ２を経由する電流が提供される。そのため、抵抗素子Ｒ３を経由する電流がない場合に比べて、電流変化率ｄｉ/ｄｔが生じている期間中の第２スイッチング素子１２の駆動スピードは大きくなる。抵抗素子Ｒ３の抵抗値を適正に調節することにより、第１第２スイッチング素子１０、１２の駆動スピードを同等とすることが可能となり、スイッチングバランスを改善することができる。そして、電流変化率ｄｉ/ｄｔが生じている期間が過ぎると、スイッチＱ２はオフとなり第２スイッチング素子１２の駆動スピードに影響を与えない状態となる。

第１回路素子２０が抵抗素子である場合について考察する。スイッチング時に、第１第２キャパシタＣ１、Ｃ２それぞれの正極側に電位差が生じると、抵抗素子である第１回路素子２０の両端に電位差が過渡的に発生する。上述の効果を十分享受するためには、少なくともスイッチングの電流遷移時間の間、電位差を維持させておく必要がある。そこで、第２キャパシタＣ２の容量と第１回路素子２０の抵抗値の積は、第２スイッチング素子１２の電流遷移時間以上とすることができる。第２キャパシタＣ２の容量と第１回路素子２０の抵抗値の積は過渡時定数である。この過渡時定数をスイッチングの電流遷移時間以上とする。例として、スイッチングの遷移時間を100nsec、第１第２キャパシタＣ１、Ｃ２の容量を10nFとすると、10Ω以上の抵抗値が必要となる。第２回路素子４０が抵抗素子である場合についても同様に考えることができる。

実施の形態４．
図６は第１スイッチング素子１０の構成例を示す図である。第１スイッチング素子１０は、島状の複数のチップ１０ａを備えている。複数のチップ１０ａの裏面がコレクタパターン６０に接続され、ソースがワイヤでソースパターン６２に接続されている。図７には、第１スイッチング素子１０が備える島状の複数のチップ１０ａの別の例が図示されている。図６、７は、１つのスイッチング素子が島状の複数のチップを備えることを示す。第２スイッチング素子１２についても第１スイッチング素子１０と同様の構成とすることができる。島状の複数のチップ間の電流アンバランスは、上述したキャパシタと回路素子の提供によって抑制される。

例えば第１スイッチング素子１０などの１つのスイッチング素子を、複数のチップを有するモジュールとすることもできる。第１スイッチング素子１０と第２スイッチング素子１２の少なくとも一方をモジュールとする場合、モジュール間の電流アンバランスは上述したキャパシタと回路素子の提供によって抑制される。

実施の形態５．
図８は、実施の形態５に係る半導体装置の回路図である。この半導体装置は、第１回路素子２０と第２回路素子４０をインダクタンス素子としたものである。上述の効果を十分享受するために、インダクタンス素子のインダクタンスを、第１ソースＳ１と第２ソースＳ２の間に生じる寄生インダクタンスＬ１の１０倍以上にすることができる。

このとき、第１キャパシタＣ１と第２キャパシタＣ２とインダクタンス素子によりゲート電圧が振動することによるスイッチングバランスへの影響を抑制するため、第１第２キャパシタＣ１、Ｃ２の容量はできるだけ小さくすることが必要である。例えば、第１キャパシタＣ１の容量をＣ［Ｆ］、第２キャパシタＣ２の容量をＣ［Ｆ］、インダクタンス素子のインダクタンスをＬａ［Ｈ］、第２スイッチング素子１２の電流遷移時間をｔｒ［ｓ］としたときに、以下の式を満たすように、各素子の特性を調整する。
２π√（Ｌａ×Ｃ）＜ｔｒ
この条件に加えて、Ｃをゲートソース間容量と同等以上とすることができる。第３キャパシタＣ３と第４キャパシタＣ４についても同じ議論が成り立つ。

実施の形態６．
図９は、実施の形態６に係る半導体装置の回路図である。この半導体装置は、第１回路素子２０と第２回路素子４０をダイオードとしたものである。第１第２スイッチング素子１０、１２にかかるゲートへの電圧降下をできるだけ少なくするためには、順方向電圧の小さいダイオードを用いることができる。例えば、ショットキバリアダイオードを用いることができる。

１０第１スイッチング素子、１１第１接続ライン、１２第２スイッチング素子、１３第２接続ライン、１４電源、２０第１回路素子、Ｃ１第１キャパシタ、Ｃ２第２キャパシタ

Claims

第１ゲートと、第１接続ラインを介して共通端子に接続された第１ソースと、第１ドレインを有する第１スイッチング素子と、
第２ゲートと、第２接続ラインを介して前記第１ソースに接続され、前記第１接続ラインと前記第２接続ラインを介して前記共通端子に接続された第２ソースと、前記第１ドレインと接続された第２ドレインとを有する第２スイッチング素子と、
前記第１ソースと電源の高電圧側とを接続する第１キャパシタと、
前記電源の高電圧側と前記第１キャパシタの間に一端が接続された第１回路素子と、
前記第１接続ラインを介さずに前記第２ソースと前記第１回路素子の他端とを接続する第２キャパシタと、を備えたことを特徴とする半導体装置。
前記電源から前記第１ゲートと前記第２ゲートに電圧が印加され、
前記第１キャパシタの容量は前記第１ゲートと前記第１ソースの間の容量以上であり、前記第２キャパシタの容量は前記第２ゲートと前記第２ソースの間の容量以上であることを特徴とする請求項１に記載の半導体装置。
前記第１回路素子の両端電圧が予め定められた電圧に達すると、前記第２キャパシタの正極から前記第２ゲートに電流を流す第１検出回路を備えたことを特徴とする請求項１又は２に記載の半導体装置。
前記第１ソースと前記電源の低電圧側とを接続する第３キャパシタと、
前記電源の低電圧側と前記第３キャパシタとの間に一端が接続された第２回路素子と、
前記第２ソースと前記第２回路素子の他端とを接続する第４キャパシタと、を備えたことを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
前記第２回路素子の両端電圧が予め定められた電圧に達すると、前記第４キャパシタの正極から前記第２ゲートに電流を流す第２検出回路を備えたことを特徴とする請求項４に記載の半導体装置。
前記第１スイッチング素子と前記第２スイッチング素子の少なくとも一方は、共通のコレクタパターン及びソースパターンに接続されることによって並列に接続された複数のチップによって構成されることを特徴とする請求項１から５のいずれか１項に記載の半導体装置。
前記第１スイッチング素子と前記第２スイッチング素子の少なくとも一方は、複数のチップを有するモジュールであることを特徴とする請求項１から５のいずれか１項に記載の半導体装置。
前記第１回路素子は抵抗素子であることを特徴とする請求項１から７のいずれか１項に記載の半導体装置。
前記第２キャパシタの容量と前記抵抗素子の抵抗値の積は、前記第２スイッチング素子の電流遷移時間以上であることを特徴とする請求項８に記載の半導体装置。
前記第１回路素子と前記第２回路素子はインダクタンス素子であることを特徴とする請求項４に記載の半導体装置。
前記インダクタンス素子のインダクタンスは、前記第１ソースと前記第２ソースの間に生じるインダクタンスの１０倍以上であることを特徴とする請求項１０に記載の半導体装置。
前記第１キャパシタの容量をＣ［Ｆ］、前記第２キャパシタの容量をＣ［Ｆ］、前記インダクタンス素子のインダクタンスをＬａ［Ｈ］、前記第２スイッチング素子の電流遷移時間をｔｒ［ｓ］としたときに、
２π√（Ｌａ×Ｃ）＜ｔｒ
を満たすことを特徴とする請求項１０に記載の半導体装置。
前記第１回路素子と前記第２回路素子はダイオードであることを特徴とする請求項４に記載の半導体装置。
前記ダイオードはショットキバリアダイオードであることを特徴とする請求項１３に記載の半導体装置。
前記第１スイッチング素子又は前記第２スイッチング素子は、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されていることを特徴とする請求項１から１４のいずれか１項に記載の半導体装置。
前記ワイドバンドギャップ半導体は炭化珪素、窒化ガリウム系材料又はダイヤモンドであることを特徴とする請求項１５に記載の半導体装置。