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JP7037649B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置の構造に係り、特に、高信頼性が要求される車載用の電子制御装置（車載制御装置）に適用して有効な技術に関する。
自動車分野では、エンジン制御（パワートレイン）や車載情報システム（コックピット）、電気自動車用のモータ制御（EV・HEV）など多岐にわたり車載用半導体装置が使われており、非常に高い品質管理が求められている。
ASIC（Application Specific Integrated Circuit）やFPGA（Field-Programmable Gate Array）等の車載用半導体装置のアナログ回路には、安定した電流出力を得るためのカレントミラー回路や微小信号を増幅する差動増幅回路が組み込まれており、それらの回路を構成する複数のトランジスタの特性が高い精度で一致することが要求される。
本技術分野の背景技術として、例えば、特許文献１のような技術がある。特許文献１には「相対的な精度が要求される複数個の回路素子のそれぞれの特性が高い整合性を持つようにすることが可能な半導体装置を提供するために、あるMOSトランジスタ素子と、そのMOSトランジスタと相対的な精度が要求される別のMOSトランジスタ素子があり、それらが１つの活性領域内に形成されている場合に、ＭＯＳトランジスタ素子のゲート電極が、前記活性領域と前記素子分離領域との境界から前記ＭＯＳトランジスタ素子のチャネル方向に１０μｍ以上離すことで、高い相対精度が得られる」ことが開示されている。
特開２０１０－０２７８４２号公報
上述したように、高い相対精度が要求されるカレントミラー回路や差動増幅回路におけるトランジスタ素子において、製造直後に高い相対精度が得られたとしても、その回路を長期間使用することにより精度が変動し、回路の性能が経時的に変動するという課題がある。
例えば、カレントミラー回路で安定な電流を生成する場合、初期特性として所望の電流値が得られたとしても、使用時の温度的または機械的ストレス等により、トランジスタの特性が変動することで相対精度が変動し、結果として電流値が変動する場合がある。
そこで、本発明の目的は、高い相対精度が要求されるカレントミラー回路や差動増幅回路を構成する複数のトランジスタ素子を有する半導体装置において、経時的な特性変動が少なく信頼性の高い半導体装置およびそれを用いた車載制御装置を提供することにある。
上記課題を解決するために、本発明は、第１MOSトランジスタと、前記第１MOSトランジスタと対をなす第２MOSトランジスタと、素子間の絶縁分離を行う絶縁分離壁と、を備え、前記第１MOSトランジスタと前記第２MOSトランジスタは相対的な特性が所定の範囲内であり、前記第１MOSトランジスタと前記第２MOSトランジスタは互いにゲート幅方向またはゲート長方向に配列され、前記ゲート幅方向または前記ゲート長方向に垂直な方向において、前記第１MOSトランジスタと前記第２MOSトランジスタのそれぞれのゲート酸化膜と対向する前記絶縁分離壁との間の距離が等しく、前記第１MOSトランジスタのゲート酸化膜と前記絶縁分離壁との距離、前記第２MOSトランジスタのゲート酸化膜と前記絶縁分離壁との距離の少なくともいずれか一方が２５μｍ以下であることを特徴とする。
本発明によれば、高い相対精度が要求されるカレントミラー回路や差動増幅回路を構成する複数のトランジスタ素子を有する半導体装置において、経時的な特性変動が少なく信頼性の高い半導体装置およびそれを用いた車載制御装置を実現することができる。
上記した以外の課題、構成および効果は、以下の実施形態の説明によって明らかにされる。
本発明の第１の実施形態に係る半導体装置の平面図である。 MOSトランジスタと絶縁分離壁の関係を模式的に示す断面図である。（図１のＡ－Ａ’部の断面図に相当） 第１MOSトランジスタと第２MOSトランジスタと絶縁分離壁との関係を模式的に示す断面図である。 絶縁分離壁の応力をシミュレーションするための構造図である。 シミュレーションから得た絶縁分離壁からの応力依存性分布図である。 本発明の第２の実施形態に係る半導体装置の平面図である。 本発明の第３の実施形態に係る半導体装置の平面図である。 本発明の第４の実施形態に係る半導体装置の平面図である。 本発明の第５の実施形態に係る半導体装置の平面図である。 本発明の第６の実施形態に係る半導体装置の平面図である。 本発明の第７の実施形態に係る半導体装置の平面図である。 本発明の第８の実施形態に係る半導体装置の平面図である。 本発明の第９の実施形態に係る半導体装置の平面図である。
以下、図面を用いて本発明の実施例を説明する。なお、各図面において、同一の構成については同一の符号を付し、重複する部分についてはその詳細な説明は省略する。
図１から図５を参照して、本発明の第１の実施形態に係る半導体装置および車載制御装置について説明する。
図１は、カレントミラー回路を構成するミラー元とミラー先の関係にある第１MOSトランジスタ５０１と第２MOSトランジスタ５０２のレイアウトを例示したものである。第１MOSトランジスタ５０１と第２MOSトランジスタ５０２は相対的な特性（トランジスタ性能）が所定の範囲内に収まるように設計されている。第１および第２のMOSトランジスタ５０１，５０２は、それぞれにおいてアクティブ領域２，６とゲート電極１，５が重なった部分にゲート酸化膜領域３，７を有しており、ゲート酸化膜領域３，７の両側のアクティブ領域２，６の一方がドレイン、別の一方がソースとなる。アクティブ領域２，６の外側の領域を素子分離領域１３という。
それらのMOSトランジスタ５０１，５０２の周辺には素子間の絶縁分離を行う絶縁分離壁９，１０，１１，１２を備えている。
絶縁分離壁９は、第１MOSトランジスタ５０１のゲート長方向１１０に垂直な方向において第１MOSトランジスタ５０１のゲート酸化膜領域３に対向して延在する第１の絶縁分離壁である。
絶縁分離壁１０は、第１MOSトランジスタ５０１のゲート長方向１１０に垂直な方向において第１MOSトランジスタ５０１のゲート酸化膜領域３に対向して延在する第２の絶縁分離壁である。
絶縁分離壁１１は、第２MOSトランジスタ５０２のゲート長方向１１０に垂直な方向において第２MOSトランジスタ５０２のゲート酸化膜領域７に対向して延在する第３の絶縁分離壁である。
絶縁分離壁１２は、第２MOSトランジスタ５０２のゲート長方向１１０に垂直な方向において第２MOSトランジスタ５０２のゲート酸化膜領域７に対向して延在する第４の絶縁分離壁である。
なお、図１では絶縁分離壁９，１０，１１，１２は互いに独立して配置されているが、絶縁分離壁９，１０，１１，１２が全て、或いは、いずれかの組み合わせで互いに接続されていてもよい。
本実施例の半導体装置は、図１に示すように、第１と第２のMOSトランジスタ５０１，５０２はゲート幅方向１０９に配列されており、ゲート長方向１１０におけるゲート酸化膜領域３，７と一方の絶縁分離壁９，１１との距離１０１，１０３は等しく、また、もう一方の絶縁分離壁１０，１２との距離１０２，１０４が等しい。
一般的なMOSトランジスタでは、ドレインとソース間に流れる電流を制御する。電流が流れる方向のゲート絶縁膜（酸化膜）３，７の長さをゲート長１１１，１１３といい、それと垂直な方向のゲート絶縁膜（酸化膜）３，７の長さをゲート幅１１２，１１４という。つまり、アクティブ領域２，６の大きさとゲート電極１，５の幅でMOSトランジスタの能力の決める指標であるゲート幅とゲート長が決まる。
図２は、MOSトランジスタの断面を模式的に示しており、例えば図１のＡ－Ａ’部の断面に相当する。
MOSトランジスタ５０３はシリコン層２３０上に形成され、ゲート酸化膜２２２とゲート電極層２２０、ソースまたはドレイン領域２２４を有しており、ゲート電極２２０に所定の電圧を印加することで、MOSトランジスタの導通領域（チャネル領域）２３１に流れる電流を制御する。一つのMOSトランジスタと他のトランジスタは素子分離層２２６で分離されている。絶縁分離壁２２７ａ，２２７ｂは、回路に使われている素子間や特定の回路領域と他の回路領域の間の電気的な絶縁性を高くする目的で主に使われる。MOSトランジスタの上層部は配線層領域２２８である。
一般に、ゲート電極としてはポリシリコン（Poly-Si）などの伝導性の高い材料が使用され、ゲート酸化膜２２２、素子分離層２２６、絶縁分離壁２２７ａ，２２７ｂとしてはシリコン酸化膜（SiO2）など絶縁性の高い材料が使用される。また、配線層領域２２８は配線の主材料としてアルミニウム（Al）や銅（Cu）が使用され、配線間の絶縁膜としては、SiO2，SiOF，SiN，SiCなどの材料が使用される。
図３は、第１MOSトランジスタ５０３と第２MOSトランジスタ５０４と絶縁分離壁２２７ａとの関係を模式的に示している。図３に示すように、第１MOSトランジスタ５０３と対をなす第２MOSトランジスタ５０４が互いに隣接して配置されていた場合、絶縁分離壁２２７ａとシリコン層２３０との間で、熱膨張係数の差異等により機械的応力が発生した場合、その応力により第１MOSトランジスタ５０３と第２MOSトランジスタ５０４のそれぞれの導通領域（チャネル領域）２３１，２３２の電子や正孔の移動度またはゲート酸化膜２２２，２２３と導通領域（チャネル領域）２３１，２３２界面の界面準位が増減し、MOSトランジスタの電気的特性（電流量や閾値電圧など）が変化する。
この機械的応力は、絶縁分離壁２２７ａからの距離に依存して変化するため、絶縁分離壁２２７ａから第１MOSトランジスタ５０３のゲート酸化膜２２２および第２MOSトランジスタ５０４のゲート酸化膜２２３までのそれぞれの距離１１７，１１８が異なる場合、第１MOSトランジスタ５０３および第２MOSトランジスタ５０４の特性に差が生じ場合がある。
図４は、絶縁分離壁の応力をシミュレーションするための構造例である。図４に示すように、シリコン酸化膜（SiO2）で充填された絶縁分離壁)２３３がシリコン（Si）２３５中に配置され、その上部にシリコン酸化膜（SiO2）の層間絶縁膜２３４が形成された構造において、温度が変化した時に、シリコン酸化膜（SiO2）とシリコン（Si）の線膨張係数差で、SiO2／Si界面２３７付近で歪が生じる。
シリコン２３５と層間絶縁膜２３４の界面２３７の歪量をシミュレーションにより解析すると、図５に示すように、絶縁分離壁２３３からの距離ｘが小さいほど歪が大きく、20μｍ以上離れた位置でも歪が伝わることがわかる。
一般に、応力は歪量に比例するため、絶縁分離壁２３３に近いほど応力が大きく、MOSトランジスタの特性が変化する可能性が高くなる。また、熱ストレス等によりSiO2／Si界面２３７付近の応力が緩和される場合がある。その場合も絶縁分離壁２３３からの距離の違いによって、MOSトランジスタの特性の変動の仕方が異なってくることがある。従って、図５に示すように、絶縁分離壁２３３と近傍に配置（形成）されるMOSトランジスタのゲート酸化膜との距離を、２５μｍ以上離間させることで、より確実に絶縁分離壁２３３からMOSトランジスタへの影響を抑制することができる。
一方、例えば図１において、第１MOSトランジスタ５０１と絶縁分離壁９，１０との距離、第２MOSトランジスタ５０２と絶縁分離壁１１，１２との距離の少なくともいずれか一方が２５μｍ以下である場合、第１MOSトランジスタ５０１と絶縁分離壁９，１０との距離および第２MOSトランジスタ５０２と絶縁分離壁１１，１２との距離が等しくなるように第１MOSトランジスタ５０１、第２MOSトランジスタ５０２、絶縁分離壁９，１０，１１，１２をレイアウトする。
以上説明したように、本実施例によれば、高い相対精度が要求されるカレントミラー回路や差動増幅回路を構成する複数のトランジスタ素子の経時的な特性変動を低減することができる。これにより、カレントミラー回路や差動増幅回路を有する半導体装置およびそれを用いた車載制御装置の信頼性向上を図ることができる。
図６を参照して、本発明の第２の実施形態に係る半導体装置について説明する。
図６は、カレントミラー回路を構成するミラー元とミラー先の関係にある第１MOSトランジスタ５０１と第２MOSトランジスタ５０２のレイアウトを例示したものである。第１および第２のMOSトランジスタ５０１，５０２は、それぞれにおいてアクティブ領域２，６と、ゲート電極１，５が重なった部分にゲート酸化膜領域３，７を有しており、ゲート酸化膜領域３，７の両側のアクティブ領域２，６の一方がドレイン、別の一方がソースとなる。アクティブ領域２，６の外側の領域を素子分離領域１３という。
それらのMOSトランジスタ５０１，５０２の周辺には素子間の絶縁分離を行う絶縁分離壁１６，１７，１８，１９を備えている。
絶縁分離壁１６は、第１MOSトランジスタ５０１のゲート幅方向１０９に垂直な方向において第１MOSトランジスタ５０１のゲート酸化膜領域３に対向して延在する第１の絶縁分離壁である。
絶縁分離壁１７は、第１MOSトランジスタ５０１のゲート幅方向１０９に垂直な方向において第１MOSトランジスタ５０１のゲート酸化膜領域３に対向して延在する第２の絶縁分離壁である。
絶縁分離壁１８は、第２MOSトランジスタ５０２のゲート幅方向１０９に垂直な方向において第２MOSトランジスタ５０２のゲート酸化膜領域７に対向して延在する第３の絶縁分離壁である。
絶縁分離壁１９は、第２MOSトランジスタ５０２のゲート幅方向１０９に垂直な方向において第２MOSトランジスタ５０２のゲート酸化膜領域７に対向して延在する第４の絶縁分離壁である。
なお、図６では絶縁分離壁１６，１７，１８，１９は互いに独立して配置されているが、絶縁分離壁１６，１７，１８，１９が全て、或いは、いずれかの組み合わせで互いに接続されていてもよい。
本実施例の半導体装置は、図６に示すように、第１と第２のMOSトランジスタ５０１，５０２はゲート長方向１１０に配列されており、ゲート幅方向１０９におけるゲート酸化膜領域３，７と一方の絶縁分離壁１６，１８との距離１０５，１０７は等しく、また、もう一方の絶縁分離壁１７，１９との距離１０６，１０８が等しい。
図６のように、カレントミラー回路や差動増幅回路を構成する複数のトランジスタ素子（ここでは、第１MOSトランジスタ５０１および第２MOSトランジスタ５０２の２つのトランジスタ）をゲート長方向１１０に配列した場合であっても、実施例１のようにゲート幅方向１０９に配列した場合と同様に、それぞれのMOSトランジスタのゲート酸化膜領域から対向する絶縁分離壁までの距離を同じにすることで、複数のトランジスタ素子の経時的な特性変動を低減することができる。
図７を参照して、本発明の第３の実施形態に係る半導体装置について説明する。
図７は、カレントミラー回路を使って第１MOSトランジスタ５０１の電流よりも大きな電流を第２MOSトランジスタ５０２から出力させる実施例である。第２MOSトランジスタ５０２は、複数のMOSトランジスタが並列に接続されたトランジスタ群で構成されている。
図７のように、第２MOSトランジスタ５０２は、同じアクティブ領域６に形成された複数のトランジスタ（ここでは、３つのトランジスタ）のゲート、ドレイン、ソースが並列に接続され１組のゲート端子３０、ドレイン端子３１、ソース端子３２を有し、１つのMOSトランジスタとして機能させる。第１MOSトランジスタ５０１のゲート酸化膜領域３と、第２MOSトランジスタ５０２が有する複数のゲート酸化膜領域７のゲート幅方向１０９における一方の絶縁分離壁１６との距離１０５，１０７は等しく、また、もう一方の絶縁分離壁１７との距離１０６，１０８が等しい。
本実施例においても、実施例２と同様に、複数のトランジスタ素子の経時的な特性変動を低減することができる。また、第２MOSトランジスタ５０２を複数のトランジスタで構成することで、第１MOSトランジスタ５０１よりも大きな電流を第２MOSトランジスタ５０２から出力することができる。
図８を参照して、本発明の第４の実施形態に係る半導体装置について説明する。
図８は、カレントミラー回路を使って第１MOSトランジスタ５０１と同量の電流を、第２MOSトランジスタ５０２と第３MOSトランジスタ５０２ｂから出力させる実施例である。第１MOSトランジスタ５０１、第２MOSトランジスタ５０２、第３MOSトランジスタ５０２ｂの各々は、複数のMOSトランジスタが並列に接続されたトランジスタ群で構成されている。
図８のように、第１MOSトランジスタ５０１と第２MOSトランジスタ５０２と第３MOSトランジスタ５０３は、同じアクティブ領域２に形成され、それぞれ複数のトランジスタ（ここでは、それぞれ２つのトランジスタ）のゲート、ドレイン、ソースが並列に接続され１組のゲート端子３３，３０，３０ｂ、ドレイン端子３４，３１，３１ｂ、ソース端子３５，３２，３２ｂを有し、それぞれが１つのMOSトランジスタとして機能する。
図８のように、第１MOSトランジスタ５０１が有する複数のゲート酸化膜３と、第２MOSトランジスタ５０２が有する複数のゲート酸化膜７と、第３MOSトランジスタ５０２ｂが有する複数のゲート酸化膜７ｂのゲート幅方向１０９における一方の絶縁分離壁１６との距離１０５，１０７，１０７ｂは等しく、また、もう一方の絶縁分離壁１７との距離１０６，１０８，１０８ｂが等しい。
本実施例においても、実施例３と同様に、複数のトランジスタ素子の経時的な特性変動を低減することができる。また、第１MOSトランジスタ５０１，第２MOSトランジスタ５０２，第３MOSトランジスタ５０２ｂのそれぞれを複数のトランジスタで構成することで、各トランジスタ群を１つのMOSトランジスタで構成するよりも大きな電流を各トランジスタ群から出力することができる。
図９を参照して、本発明の第５の実施形態に係る半導体装置について説明する。
図９は、カレントミラー回路を構成するミラー元とミラー先の関係にある第１MOSトランジスタ５０１と第２トランジスタ５０２のレイアウトを例示したものであり、実施例１（図１）の変形例である。
第１および第２のMOSトランジスタ５０１，５０２は、それぞれがアクティブ領域２，６と、ゲート電極１，５で構成されており、それらのMOSトランジスタの周辺には素子間の絶縁分離を行う絶縁分離壁９，１０，１１，１２を備えている。
第１と第２のMOSトランジスタ５０１，５０２は、ゲート幅方向１０９に配列されており、ゲート幅方向１０９に垂直なゲート長方向１１０におけるゲート酸化膜３，７と一方の絶縁分離壁９，１１との距離１０１，１０３は２５μｍ以下であり、同じ長さとしている。
もう一方の絶縁分離壁１０，１２との距離１０２，１０４は、いずれも２５μｍを超えており、異なる長さで配置しても問題ない。
この方法が有効なのは、図５に示したように、絶縁分離壁から２５μｍ以上離れると、絶縁分離壁からMOSトランジスタ特性への応力の影響が十分小さくなるためである。
図１０を参照して、本発明の第６の実施形態に係る半導体装置について説明する。
図１０は、カレントミラー回路を構成するミラー元とミラー先の関係にある第１MOSトランジスタ５０１と第２MOSトランジスタ５０２のレイアウトを例示したものであり、実施例２（図６）の変形例である。
第１および第２のMOSトランジスタ５０１，５０２は、それぞれがアクティブ領域２，６と、ゲート電極１，５で構成されており、それらのMOSトランジスタの周辺には素子間の絶縁分離を行う絶縁分離壁１６，１７，１８，１９を備えている。
第１と第２のMOSトランジスタ５０１，５０２はゲート長方向１１０に配列されており、ゲート長方向１１０に垂直なゲート幅方向１０９におけるゲート酸化膜３，７と一方の絶縁分離壁１６，１８との距離１０５，１０７は２５μｍ以下であり、同じ長さとしている。
もう一方の絶縁分離壁１７，１９との距離１０６，１０８は、いずれも２５μｍを超えており、異なる長さで配置しても問題ない。
この方法が有効なのは、図５に示したように、絶縁分離壁から２５μｍ以上離れると、絶縁分離壁からMOSトランジスタ特性への応力の影響が十分小さくなるためである。
図１１を参照して、本発明の第７の実施形態に係る半導体装置について説明する。
図１１は、カレントミラー回路を構成するミラー元とミラー先の関係にある第１MOSトランジスタ５０１と第２MOSトランジスタ５０２の他のレイアウトを例示したものである。
第１および第２のMOSトランジスタ５０１，５０２は、それぞれがアクティブ領域２，６と、ゲート電極１，５で構成されており、それぞれ個別の絶縁分離壁２０，２１で囲まれている。
第１MOSトランジスタ５０１を囲む絶縁分離壁２０と、第１MOSトランジスタ５０１のゲート酸化膜領域３の４辺に相対するそれぞれの距離１２０，１２１，１２２，１２３は、第２MOSトランジスタ５０２を囲む絶縁分離壁２１と、第２MOSトランジスタ５０２のゲート酸化膜領域７の４辺に相対するそれぞれの距離１２４，１２５，１２６，１２７とが等しい。
本実施例によれば、絶縁分離壁２０，２１によりそれぞれ囲まれる第１MOSトランジスタ５０１と第２MOSトランジスタ５０２間の経時的な特性変動を低減することができる。
図１２を参照して、本発明の第８の実施形態に係る半導体装置について説明する。
図１２は、カレントミラー回路を構成するミラー元とミラー先の関係にある第１MOSトランジスタ５０１と第２MOSトランジスタ５０２のレイアウトを例示したものであり、実施例７（図１１）の変形例である。
本実施例の第１および第２のMOSトランジスタ５０１，５０２は、実施例７（図１１）と同様に、それぞれがアクティブ領域２，６と、ゲート電極１，５で構成されており、それぞれ個別の絶縁分離壁２０，２１で囲まれている。
一方、本実施例では、絶縁分離壁２０と第１MOSトランジスタ５０１のゲート酸化膜領域３の４辺に相対するそれぞれの距離１２０，１２１，１２２，１２３と、絶縁分離壁２１と第２MOSトランジスタ５０２のゲート酸化膜領域７の４辺に相対するそれぞれの距離１２４，１２５，１２６，１２７は、それぞれの距離が２５μｍ以下の場合に等しく配置する。
この方法が有効なのは、図５に示したように、絶縁分離壁から２５μｍ以上離れると、絶縁分離壁からMOSトランジスタ特性への応力の影響が十分小さくなるためである。
図１３を参照して、本発明の第９の実施形態に係る半導体装置について説明する。
実施例７（図１１）や実施例８（図１２）のように、MOSトランジスタが絶縁分離壁に個別に囲まれており、それぞれのMOSトランジスタの形状、およびそれぞれのMOSトランジスタのゲート酸化膜と絶縁分離壁と距離が同じ場合、例えば図１３のように、第１MOSトランジスタ５０１と第２MOSトランジスタ５０２のゲート長方向１１０を９０度回転して配置することができる。
本実施例では、第１MOSトランジスタ５０１のゲート長方向１１０と第２MOSトランジスタ５０２のゲート長方向１１０は互いに直交するように配列されている。
従って、アナログ回路における、カレントミラー回路や差動増幅回路のレイアウト設計の自由度が向上する。
なお、上記の各実施例において、各MOSトランジスタと絶縁分離壁が形成される半導体基板はバルクシリコンからなる半導体基板（バルクウエハ）を想定して説明したが、半導体基板の内部に埋め込み酸化膜（SiO2）を設けたSOI基板（Silicon on Insulator）を用いることで、素子間の浮遊容量やリーク電流を低減することができ、半導体装置の信頼性をさらに向上することができる。
また、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
１…第１MOSトランジスタのゲート電極（領域）
２…第１MOSトランジスタのアクティブ領域
３…第１MOSトランジスタのゲート酸化膜領域
５…第２MOSトランジスタのゲート電極（領域）
５ｂ…第３MOSトランジスタのゲート電極領域
６…第２MOSトランジスタのアクティブ領域
７…第２MOSトランジスタのゲート酸化膜領域
７ｂ…第３MOSトランジスタのゲート酸化膜領域
９…（第１の）絶縁分離壁
１０…（第２の）絶縁分離壁
１１…（第３の）絶縁分離壁
１２…（第４の）絶縁分離壁
１３…素子分離領域
１６…（第１の）絶縁分離壁
１７…（第２の）絶縁分離壁
１８…（第３の）絶縁分離壁
１９…（第４の）絶縁分離壁
２０…第１MOSトランジスタを囲む絶縁分離壁
２１…第２MOSトランジスタを囲む絶縁分離壁
３０…第２MOSトランジスタのゲート端子
３１…第２MOSトランジスタのドレイン端子
３２…第２MOSトランジスタのソース端子
３０ｂ…第３MOSトランジスタのゲート端子
３１ｂ…第３MOSトランジスタのドレイン端子
３２ｂ…第３MOSトランジスタのソース端子
３３…第１MOSトランジスタのゲート端子
３４…第１MOSトランジスタのドレイン端子
３５…第１MOSトランジスタのソース端子
１０１…第１のMOSトランジスタのゲート酸化膜領域３と第１の絶縁分離壁９との間の距離
１０２…第１のMOSトランジスタのゲート酸化膜領域３と第２の絶縁分離壁１０との間の距離
１０３…第２のMOSトランジスタのゲート酸化膜領域７と第３の絶縁分離壁１１との間の距離
１０４…第２のMOSトランジスタのゲート酸化膜領域７と第４の絶縁分離壁１２との間の距離
１０５…第１のMOSトランジスタのゲート酸化膜領域３と第１の絶縁分離壁１６との間の距離
１０６…第１のMOSトランジスタのゲート酸化膜領域３と第２の絶縁分離壁１７との間の距離
１０７…第２のMOSトランジスタのゲート酸化膜領域７と第３の絶縁分離壁１８との間の距離
１０７ｂ…第３のMOSトランジスタと絶縁分離壁との間の距離
１０８…第２のMOSトランジスタのゲート酸化膜領域７と第４の絶縁分離壁１９との間の距離
１０８ｂ…第３のMOSトランジスタと絶縁分離壁との間の距離
１０９…ゲート幅方向
１１０…ゲート長方向
１１１…第１MOSトランジスタのゲート長
１１２…第１MOSトランジスタのゲート幅
１１３…第２MOSトランジスタのゲート長
１１４…第２MOSトランジスタのゲート幅
１１５…MOSトランジスタのゲート酸化膜と絶縁分離壁１との距離
１１６…MOSトランジスタのゲート酸化膜と絶縁分離壁２との距離
１１７…第１MOSトランジスタのゲート酸化膜と絶縁分離壁との距離
１１８…第２MOSトランジスタのゲート酸化膜と絶縁分離壁との距離
１１９…絶縁分離壁深さ
１２０…第１MOSトランジスタのゲート酸化膜領域と第１MOSトランジスタを囲む絶縁分離壁との距離１
１２１…第１MOSトランジスタのゲート酸化膜領域と第１MOSトランジスタを囲む絶縁分離壁との距離２
１２２…第１MOSトランジスタのゲート酸化膜領域と第１MOSトランジスタを囲む絶縁分離壁との距離３
１２３…第１MOSトランジスタのゲート酸化膜領域と第１MOSトランジスタを囲む絶縁分離壁との距離４
１２４…第２MOSトランジスタのゲート酸化膜領域と第２MOSトランジスタを囲む絶縁分離壁との距離１
１２５…第２MOSトランジスタのゲート酸化膜領域と第２MOSトランジスタを囲む絶縁分離壁との距離２
１２６…第２MOSトランジスタのゲート酸化膜領域と第２MOSトランジスタを囲む絶縁分離壁との距離３
１２７…第２MOSトランジスタのゲート酸化膜領域と第２MOSトランジスタを囲む絶縁分離壁との距離４
２２０…MOSトランジスタのゲート電極（層）
２２１…第２MOSトランジスタのゲート電極
２２２…（第１）MOSトランジスタのゲート酸化膜
２２３…第２MOSトランジスタのゲート酸化膜
２２４…MOSトランジスタのソースまたはドレイン領域
２２５…第２MOSトランジスタのソースまたはドレイン領域
２２６…素子分離層
２２７ａ…第１のMOSトランジスタの絶縁分離壁１
２２７ｂ…第１のMOSトランジスタの絶縁分離壁２
２２８…配線層領域
２３０…シリコン層
２３１…（第１）MOSトランジスタの導通領域（チャネル領域）
２３２…第２MOSトランジスタの導通領域（チャネル領域）
２３３…絶縁分離壁（SiO2）
２３４…層間絶縁膜（SiO2）
２３５…シリコン（Si）
２３６…絶縁分離壁幅
２３７…シリコン（Si）と層間絶縁膜（SiO2）界面
５０１…第１MOSトランジスタ
５０２…第２MOSトランジスタ
５０２ｂ…第３MOSトランジスタ
５０３…（第１）MOSトランジスタ
５０４…第２MOSトランジスタ

Claims (9)

  1. 第１MOSトランジスタと、
    前記第１MOSトランジスタと対をなす第２MOSトランジスタと、
    素子間の絶縁分離を行う絶縁分離壁と、を備え、
    前記第１MOSトランジスタと前記第２MOSトランジスタは相対的な特性が所定の範囲内であり、
    前記第１MOSトランジスタと前記第２MOSトランジスタは互いにゲート幅方向またはゲート長方向に配列され、
    前記ゲート幅方向または前記ゲート長方向に垂直な方向において、前記第１MOSトランジスタと前記第２MOSトランジスタのそれぞれのゲート酸化膜と対向する前記絶縁分離壁との間の距離が等しく、
    前記第１MOSトランジスタのゲート酸化膜と前記絶縁分離壁との距離、前記第２MOSトランジスタのゲート酸化膜と前記絶縁分離壁との距離の少なくともいずれか一方が２５μｍ以下であることを特徴とする半導体装置。
  2. 第１MOSトランジスタと、
    前記第１MOSトランジスタと対をなす第２MOSトランジスタと、
    素子間の絶縁分離を行う絶縁分離壁と、を備え、
    前記第１MOSトランジスタと前記第２MOSトランジスタは相対的な特性が所定の範囲内であり、
    前記第１MOSトランジスタと前記第２MOSトランジスタは互いにゲート幅方向またはゲート長方向に配列され、
    前記ゲート幅方向または前記ゲート長方向に垂直な方向において、前記第１MOSトランジスタと前記第２MOSトランジスタのそれぞれのゲート酸化膜と対向する前記絶縁分離壁との間の距離が等しく、
    前記絶縁分離壁は、前記第１MOSトランジスタを囲む第１絶縁分離壁と、
    前記第２MOSトランジスタを囲む第２絶縁分離壁と、を有し、
    前記第１MOSトランジスタのゲート酸化膜と対向する前記第１絶縁分離壁との間の距離と、前記第２MOSトランジスタのゲート酸化膜と対向する前記第２絶縁分離壁との間の距離が等しく、
    前記第１MOSトランジスタのゲート酸化膜と前記第１絶縁分離壁との距離、前記第２MOSトランジスタのゲート酸化膜と前記第２絶縁分離壁との距離の少なくともいずれか一方が２５μｍ以下であることを特徴とする半導体装置。
  3. 請求項１に記載の半導体装置であって、
    前記第２MOSトランジスタは、複数のMOSトランジスタが並列に接続されたトランジスタ群からなることを特徴とする半導体装置。
  4. 請求項１に記載の半導体装置であって、
    前記第１MOSトランジスタおよび前記第２MOSトランジスタの各々は、複数のMOSトランジスタが並列に接続されたトランジスタ群からなることを特徴とする半導体装置。
  5. 請求項１に記載の半導体装置であって、
    前記絶縁分離壁は、前記第１MOSトランジスタを囲む第１絶縁分離壁と、
    前記第２MOSトランジスタを囲む第２絶縁分離壁と、を有し、
    前記第１MOSトランジスタのゲート酸化膜と対向する前記第１絶縁分離壁との間の距離と、前記第２MOSトランジスタのゲート酸化膜と対向する前記第２絶縁分離壁との間の距離が等しいことを特徴とする半導体装置。
  6. 請求項５に記載の半導体装置であって、
    前記第１MOSトランジスタのゲート酸化膜と前記第１絶縁分離壁との距離、前記第２MOSトランジスタのゲート酸化膜と前記第２絶縁分離壁との距離の少なくともいずれか一方が２５μｍ以下であることを特徴とする半導体装置。
  7. 請求項５に記載の半導体装置であって、
    前記第１MOSトランジスタのゲート長方向と前記第２MOSトランジスタのゲート長方向が互いに直交するように前記第１MOSトランジスタおよび前記第２MOSトランジスタが配列されていることを特徴とする半導体装置。
  8. 請求項１から７のいずれか１項に記載の半導体装置であって、
    前記第１MOSトランジスタ、前記第２MOSトランジスタ、前記絶縁分離壁が、SOI基板上に配置されていることを特徴とする半導体装置。
  9. 請求項１から８のいずれか１項に記載の半導体装置であって、
    前記半導体装置は、車載制御装置に搭載される車載用半導体装置であることを特徴とする半導体装置。
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