[go: up one dir, main page]

JP7034031B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP7034031B2
JP7034031B2 JP2018144797A JP2018144797A JP7034031B2 JP 7034031 B2 JP7034031 B2 JP 7034031B2 JP 2018144797 A JP2018144797 A JP 2018144797A JP 2018144797 A JP2018144797 A JP 2018144797A JP 7034031 B2 JP7034031 B2 JP 7034031B2
Authority
JP
Japan
Prior art keywords
inductor
insulating film
interlayer insulating
semiconductor substrate
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018144797A
Other languages
English (en)
Other versions
JP2020021835A (ja
Inventor
愼一 桑原
康▲隆▼ 中柴
照弘 桑島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2018144797A priority Critical patent/JP7034031B2/ja
Priority to US16/505,228 priority patent/US11145597B2/en
Publication of JP2020021835A publication Critical patent/JP2020021835A/ja
Application granted granted Critical
Publication of JP7034031B2 publication Critical patent/JP7034031B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0186—Manufacturing their interconnections or electrodes, e.g. source or drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0188—Manufacturing their isolation regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H01L2224/49176—Wire connectors having the same loop shape and height
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/859—Complementary IGFETs, e.g. CMOS comprising both N-type and P-type wells, e.g. twin-tub
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D88/00—Three-dimensional [3D] integrated devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は、半導体装置およびその製造方法に関し、たとえば、アイソレータを備えた半導体装置に好適に利用できるものである。
環境保全のために、たとえば、自動車の分野では、動力としてガソリンエンジンからモータへの転換が図られている。モータの回転数は、電力用のパワー半導体素子を搭載したパワー半導体装置によって制御される。そのパワー半導体装置はマイクロコンピュータを備えた半導体装置によって制御される。
電力用のパワー半導体素子を搭載した半導体装置では、数百Ｖ程度の電圧が扱われる。一方、マイクロコンピュータを備えた半導体装置は、数Ｖ程度の電圧によって駆動する。電力用のパワー半導体素子を搭載した半導体装置を、マイクロコンピュータによって制御するには、パワー半導体素子を含む回路と、マイクロコンピュータを含む回路との間で、信号のやり取り（送受信）を行う必要がある。
基準とされる電圧が互いに異なる半導体装置の信号の送受信を仲介する半導体装置として、アイソレータと呼ばれる半導体装置が使用されている。アイソレータでは、パワー半導体素子を含む回路に接続されたインダクタと、マイクロコンピュータを含む回路に接続されたインダクタとの間で電気信号を伝達させる。一方のインダクタと他方のインダクタとは、一方のインダクタと他方のインダクタとの間に、絶縁膜を介在させて配置されている。このようなアイソレータを開示した特許文献の一例として、特許文献１がある。
特開２０１０－２１９１２２号公報
電力用のパワー半導体素子を搭載した半導体装置で扱う電圧と、マイクロコンピュータを備えた半導体装置で扱う電圧との電圧差が大きくなると、耐圧を確保するために、一方のインダクタと他方のインダクタとの距離をより拡げる必要がある。そのために、一方のインダクタと他方のインダクタとの間に介在する絶縁膜（層間絶縁膜）の膜厚を厚くする必要がある。
しかしながら、絶縁膜の厚さが厚くなると、絶縁膜が有する膜応力によって、半導体基板が反ってしまうことが想定される。半導体基板が反ってしまうと、半導体製造装置において、たとえば、半導体基板の搬送に支障をきたし、半導体基板に処理を良好に行うことが阻害されることになる。
その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。
一実施の形態に係る半導体装置は、半導体基板と多層配線構造と第１回路と第２回路と第１インダクタと第２インダクタとを備えている。多層配線構造は、半導体基板を覆うように形成されている。第１回路は、第１電圧で駆動する。第２回路は、第１電圧よりも高い第２電圧で駆動する。第１インダクタは、第１回路に電気的に接続されている。第２インダクタは、第２回路に電気的に接続されている。多層配線構造は、複数の配線と、複数の配線を互いに電気的に絶縁する複数の層間絶縁膜とを含む。第１インダクタは、複数の層間絶縁膜のうち、第１層間絶縁膜内に形成されている。第２インダクタは、複数の層間絶縁膜のうち、第１層間絶縁膜とは異なる第２層間絶縁膜内に形成されている。平面視において、第１インダクタと第２インダクタとは、互いに重ならないように配置されているとともに、互いに沿うように配置されている。
他の実施の形態に係る半導体装置の製造方法は、以下の工程を備えている。半導体基板を用意する。半導体基板の主面に、第１素子領域および第２素子領域をそれぞれ規定する。第１素子領域に第１電圧で駆動する第１回路を形成し、第２素子領域に第１電圧よりも高い第２電圧で駆動する第２回路を形成する。第１回路および第２回路を覆うように、半導体基板上に複数の配線および複数の配線のそれぞれを電気的に絶縁する複数の層間絶縁膜を順次形成して多層配線構造を形成することにより、第１回路を含む第１半導体チップと、第２回路を含む第２半導体チップとを形成する。多層配線構造を形成する工程は、以下の工程を含む。第１半導体チップとなる領域に、第１回路に電気的に接続される第１インダクタを形成する。第１半導体チップとなる領域に、第２回路に電気的に接続される第２インダクタを形成する。第１インダクタを形成する工程および第２インダクタを形成する工程では、平面視において、第１インダクタと前記第２インダクタとは、互いに重ならないように形成されるとともに、互いに沿うように形成される。多層配線構造を形成する工程は、半導体基板を覆うように、複数の層間絶縁膜のうち一の層間絶縁膜を形成する工程と、一の層間絶縁膜の表面に、第１インダクタおよび第２インダクタの少なくともいずれか一方を形成する工程とを含む。さらに、多層配線構造を形成する工程は、一の層間絶縁膜を形成する前に、半導体基板を覆うように、複数の層間絶縁膜のうち他の層間絶縁膜を形成する工程と、他の層間絶縁膜の表面に接するように第１インダクタを形成する工程とを含む。
一実施の形態に係る半導体装置によれば、絶縁膜を厚くすることなく第１インダクタと第２インダクタとの間の耐圧を確保することができる。
他の実施の形態に係る半導体装置の製造方法によれば、絶縁膜を厚くすることなく第１インダクタと第２インダクタとの間の耐圧を確保することができる半導体装置を製造することができる。
実施の形態１に係る半導体装置の断面図である。 同実施の形態において、半導体装置の構造を説明するための斜視図である。 同実施の形態において、第１半導体チップおよび第２半導体チップの断面図である。 同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。 同実施の形態において、図４に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図５に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図６に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図７に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図８に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図９に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１０に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１１に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１２に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１３に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１４に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１５に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１６に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１７に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１８に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１９に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、インダクタの配線長比と結合係数比との関係を示すグラフである。 実施の形態２に係る半導体装置における第１半導体チップおよび第２半導体チップの断面図である。 同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。 同実施の形態において、図２３に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図２４に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図２５に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図２６に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図２７に示す工程の後に行われる工程を示す断面図である。 実施の形態３に係る半導体装置における第１半導体チップおよび第２半導体チップの断面図である。 同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。 同実施の形態において、図３０に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図３１に示す工程の後に行われる工程を示す断面図である。 実施の形態４に係る半導体装置における第１半導体チップおよび第２半導体チップの断面図である。 同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。 同実施の形態において、図３４に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図３５に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図３６に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図３７に示す工程の後に行われる工程を示す断面図である。 実施の形態５に係る半導体装置における第１半導体チップおよび第２半導体チップの断面図である。 同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。 同実施の形態において、図４０に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図４１に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図４２に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図４３に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図４４に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図４５に示す工程の後に行われる工程を示す断面図である。 実施の形態６に係る半導体装置における第１半導体チップおよび第２半導体チップの断面図である。 同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。 同実施の形態において、図４８に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図４９に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図５０に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図５１に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図５２に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図５３に示す工程の後に行われる工程を示す断面図である。 各実施の形態において、変形例に係る半導体装置における第１半導体チップおよび第２半導体チップの断面図である。
実施の形態１
実施の形態１に係る半導体装置について説明する。図１および図２に示すように、半導体装置ＳＤＶは、第１半導体チップＳＣＰ１および第２半導体チップＳＣＰ２を備えている。第１半導体チップＳＣＰ１および第２半導体チップＳＣＰ２のそれぞれは、リードフレームＬＦＭに搭載されて、封止樹脂ＲＥＮによって封止されている。
第１半導体チップＳＣＰ１には、たとえば、変調処理部および送信側ドライバ回路を含む第１回路ＦＣＴが形成されている。第１半導体チップＳＣＰ１では、たとえば、数Ｖ程度の電圧が扱われる。第２半導体チップＳＣＰ２には、たとえば、受信回路および受信側ドライバ回路を含む第２回路ＳＣＴが形成されている。第２半導体チップＳＣＰ２では、たとえば、数百Ｖ程度の電圧が扱われる。
第１半導体チップＳＣＰ１には、送信側の第１インダクタＦＩＤと受信側の第２インダクタＳＩＤとが形成されている。第１インダクタＦＩＤは、第１回路ＦＣＴに電気的に接続されている。第２インダクタＳＩＤは、ボンディングワイヤＢＷを介して第２回路ＳＣＴに電気的に接続されている。第１インダクタＦＩＤと第２インダクタＳＩＤとは、相互に誘導結合することによって信号が伝達される。
半導体装置ＳＤＶ（第１半導体チップＳＣＰ１）の平面視において、第１インダクタＦＩＤと第２インダクタＳＩＤとは、互いに重ならないように配置されているとともに、互いに沿うように環状に配置されている。第１インダクタＦＩＤと第２インダクタＳＩＤとは、第１半導体チップＳＣＰ１の外周部分に沿って環状に配置されている。ここでは、第２インダクタＳＩＤは、第１インダクタＦＩＤよりも外側に配置されている。なお、「環状」とは、第１半導体チップＳＣＰ１の外周部分に沿うように形成されていることをいい、第１インダクタＦＩＤおよび第２インダクタＳＩＤは、閉じていなくてもよい。
次に、第１半導体チップＳＣＰ１と第２半導体チップＳＣＰ２とについて、詳しく説明する。図３に示すように、第１半導体チップＳＣＰ１では、第１半導体基板ＦＳＵＢ（半導体基板ＳＵＢ）に形成された第１素子分離絶縁膜ＦＳＴＩによって、第１素子領域ＦＥＲが規定されている。第１素子分離絶縁膜ＦＳＴＩは、第１半導体基板ＦＳＵＢの表面から所定の深さにわたり形成されている。第１素子領域ＦＥＲには、第１回路ＦＣＴの一部を構成する、たとえば、ｎチャネル型の第１トランジスタＦＮＴとｐチャネル型の第１トランジスタＦＰＴとが形成されている。
ｎチャネル型の第１トランジスタＦＮＴは、ｐ型第１ウェルＦＰＷに形成されている。ｐ型第１ウェルＦＰＷには、ソース・ドレインとしての一対のｎ型第１不純物領域ＦＮＲが形成されている。一対のｎ型第１不純物領域ＦＮＲによって挟まれたｐ型第１ウェルＦＰＷの部分の表面上に、ゲート絶縁膜を介在させてゲート電極ＦＮＧが形成されている。
ｐチャネル型の第１トランジスタＦＰＴは、ｎ型第１ウェルＦＮＷに形成されている。ｎ型第１ウェルＦＮＷには、ソース・ドレインとしての一対のｐ型第１不純物領域ＦＰＲが形成されている。一対のｐ型第１不純物領域ＦＰＲによって挟まれたｎ型第１ウェルＦＮＷの部分の表面上に、ゲート絶縁膜を介在させてゲート電極ＦＰＧが形成されている。
ｎチャネル型の第１トランジスタＦＮＴおよびｐチャネル型の第１トランジスタＦＰＴを覆うように、第１半導体基板ＦＳＵＢ（半導体基板ＳＵＢ）上に層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１を覆うように層間絶縁膜ＩＬ２が形成され、その層間絶縁膜ＩＬ２の配線溝に配線ＦＭ１が形成されている。配線ＦＭ１を覆うように、層間絶縁膜ＩＬ２上に層間絶縁膜ＩＬ３が形成されている。
層間絶縁膜ＩＬ３を覆うように層間絶縁膜ＩＬ４が形成され、その層間絶縁膜ＩＬ４の配線溝に配線ＦＭ２が形成されている。配線ＦＭ２を覆うように、層間絶縁膜ＩＬ４上に層間絶縁膜ＩＬ５が形成されている。層間絶縁膜ＩＬ５を覆うように層間絶縁膜ＩＬ６が形成され、その層間絶縁膜ＩＬ６の配線溝に配線ＦＭ３が形成されている。配線ＦＭ３を覆うように、層間絶縁膜ＩＬ６上に層間絶縁膜ＩＬ７が形成されている。
層間絶縁膜ＩＬ７の表面に接するように、配線ＦＭ４、第１インダクタＦＩＤおよび第２インダクタＳＩＤが形成されている。平面視的に、第１インダクタＦＩＤおよび第２インダクタＳＩＤは、第１素子領域ＦＥＲを取り囲むように配置されている（図２参照）。配線ＦＭ４、第１インダクタＦＩＤおよび第２インダクタＳＩＤのそれぞれの側方を充填するように、層間絶縁膜ＩＬ８が形成されている。
第１インダクタＦＩＤ、第２インダクタＳＩＤおよび配線ＦＭ４を覆うように、層間絶縁膜ＩＬ８上にカバー膜ＣＶＦが形成されている。配線ＦＭ１～ＦＭ４および層間絶縁膜ＩＬＬ（ＩＬ１～ＩＬ８）により、多層配線構造ＦＭＬが形成されている。配線ＦＭ１～ＦＭ４は、対応する層間絶縁膜ＩＬＬを貫通するヴィアによって、互いに電気的に接続されている。
第１インダクタＦＩＤの直下に位置する第１半導体基板ＦＳＵＢの部分には、第１絶縁体ＤＴＩ１が形成されている。第１絶縁体ＤＴＩ１は、第１半導体基板ＦＳＵＢの表面から第１素子分離絶縁膜ＦＳＴＩ１の底よりも深い位置にわたり形成されている。なお、第１半導体基板ＦＳＵＢと第１インダクタＦＩＤとが、互いに同電位の場合には、第１絶縁体ＤＴＩ１は、形成されていなくてもよい。第２インダクタＳＩＤの直下に位置する第１半導体基板ＦＳＵＢの部分には、第２絶縁体ＤＴＩ２が形成されている。第２絶縁体ＤＴＩ２は、第１半導体基板ＦＳＵＢの表面から第１素子分離絶縁膜ＦＳＴＩ１の底よりも深い位置にわたり形成されている。
第２半導体チップＳＣＰ２では、第２半導体基板ＳＳＵＢ（半導体基板ＳＵＢ）に形成された第２素子分離絶縁膜ＳＳＴＩによって、第２素子領域ＳＥＲが規定されている。第２素子分離絶縁膜ＳＳＴＩは、第２半導体基板ＳＳＵＢの表面から所定の深さにわたり形成されている。第２素子領域ＳＥＲには、第２回路の一部を構成する、たとえば、ｎチャネル型の第２トランジスタＳＮＴとｐチャネル型の第２トランジスタＳＰＴとが形成されている。
ｎチャネル型の第２トランジスタＳＮＴは、ｐ型第２ウェルＳＰＷに形成されている。ｐ型第２ウェルＳＰＷには、ソース・ドレインとしての一対のｎ型第２不純物領域ＳＮＲが形成されている。一対のｎ型第２不純物領域ＳＮＲによって挟まれたｐ型第２ウェルＳＰＷの部分の表面上に、ゲート絶縁膜を介在させてゲート電極ＳＮＧが形成されている。
ｐチャネル型の第２トランジスタＳＰＴは、ｎ型第２ウェルＳＮＷに形成されている。ｎ型第２ウェルＳＮＷには、ソース・ドレインとしての一対のｐ型第２不純物領域ＳＰＲが形成されている。一対のｐ型第２不純物領域ＳＰＲによって挟まれたｎ型第２ウェルＳＮＷの部分の表面上に、ゲート絶縁膜を介在させてゲート電極ＳＰＧが形成されている。
ｎチャネル型の第２トランジスタＳＮＴおよびｐチャネル型の第２トランジスタＳＰＴを覆うように、第２半導体基板ＳＳＵＢ（半導体基板ＳＵＢ）上に層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１を覆うように層間絶縁膜ＩＬ２が形成され、その層間絶縁膜ＩＬ２の配線溝に配線ＳＭ１が形成されている。配線ＳＭ１を覆うように、層間絶縁膜ＩＬ２上に層間絶縁膜ＩＬ３が形成されている。層間絶縁膜ＩＬ３を覆うように層間絶縁膜ＩＬ４が形成され、その層間絶縁膜ＩＬ４の配線溝に配線ＳＭ２が形成されている。
配線ＳＭ２を覆うように層間絶縁膜ＩＬ５が形成されている。層間絶縁膜ＩＬ５を覆うように層間絶縁膜ＩＬ６が形成され、その層間絶縁膜ＩＬ６の配線溝に配線ＳＭ３が形成されている。配線ＳＭ３を覆うように層間絶縁膜ＩＬ７が形成されている。層間絶縁膜ＩＬ７の表面に接するように、配線ＳＭ４が形成されている。配線ＳＭ４の側方を充填するように、層間絶縁膜ＩＬ８が形成されている。
配線ＳＭ４を覆うように、層間絶縁膜ＩＬ８上にカバー膜ＣＶＦが形成されている。配線ＳＭ１～ＳＭ４および層間絶縁膜ＩＬＬ（ＩＬ１～ＩＬ８）により、多層配線構造ＳＭＬが形成されている。配線ＳＭ４と第２インダクタＳＩＤとが、ボンディングワイヤＢＷによって電気的に接続されている。配線ＳＭ１～ＳＭ４は、対応する層間絶縁膜ＩＬＬを貫通するヴィアによって、互いに電気的に接続されている。第１半導体チップＳＣＰ１と第２半導体チップＳＣＰ２とは、上記のように構成される。
上述した半導体装置ＳＤＶでは、第１回路ＦＣＴに電気的に接続された第１インダクタＦＩＤと第２回路に電気的に接続された第２インダクタＳＩＤとが相互に誘導結合することによって、扱う電圧が互いに異なる第１半導体チップＳＣＰ１と第２半導体チップＳＣＰ２との間で信号が伝達される。
次に、上述した半導体装置ＳＤＶの製造方法の一例について説明する。ここでは、第１半導体チップＳＣＰ１の製造工程と第２半導体チップＳＣＰ２の製造工程とは、共通する製造工程が多いため、説明の便宜上、並行して説明する。
図４に示すように、まず、第１インダクタＦＩＤの直下に位置することになる第１半導体基板ＦＳＵＢ（半導体基板ＳＵＢ）の部分に、比較的深いトレンチを形成し、そのトレンチに絶縁膜を充填することによって、第１絶縁体ＤＴＩ１が形成される。また、第２インダクタＳＩＤの直下に位置することになる第１半導体基板ＦＳＵＢ（半導体基板ＳＵＢ）の部分に、比較的深いトレンチを形成し、そのトレンチに絶縁膜を充填することによって、第２絶縁体ＤＴＩ２が形成される。第１絶縁体ＤＴＩ１と第２絶縁体ＤＴＩ２とは、同時に形成される。
第１絶縁体ＤＴＩ１および第２絶縁体ＤＴＩ２のそれぞれの幅Ｗ１は、第１インダクタＦＩＤおよび第２インダクタＳＩＤのそれぞれの幅Ｗ２よりも広く設定される。また、第１絶縁体ＤＴＩ１および第２絶縁体ＤＴＩ２のそれぞれは、半導体基板ＳＵＢの表面から、後述する第１素子分離絶縁膜ＦＳＴＩおよび第２素子分離絶縁膜ＳＳＴＩの底よりも深い位置にわたり形成される（図５参照）。
次に、図５に示すように、第１半導体基板ＦＳＵＢ（半導体基板ＳＵＢ）に、比較的浅いトレンチを形成し、そのトレンチに絶縁膜を充填することによって、第１素子分離絶縁膜ＦＳＴＩが形成される。第２半導体基板ＳＳＵＢ（半導体基板ＳＵＢ）に、比較的浅いトレンチを形成し、そのトレンチに絶縁膜を充填することによって、第２素子分離絶縁膜ＳＳＴＩが形成される。第１素子分離絶縁膜ＦＳＴＩによって第１素子領域ＦＥＲが規定される（図３参照）。第２素子分離絶縁膜ＳＳＴＩによって第２素子領域ＳＥＲが規定される（図３参照）。
次に、所定の写真製版処理および所定の導電型の不純物の注入処理がそれぞれ行われる。これにより、図６に示すように、第１素子領域ＦＥＲには、ｐ型第１ウェルＦＰＷとｎ型第１ウェルＦＮＷとがそれぞれ形成される。第２素子領域ＳＥＲには、ｐ型第２ウェルＳＰＷとｎ型第２ウェルＳＮＷとがそれぞれ形成される。
次に、所定の写真製版処理および所定の導電型の不純物の注入処理がそれぞれ行われる。これにより、図７に示すように、第１素子領域ＦＥＲには、ｎ型第１不純物領域ＦＮＲとｐ型第１不純物領域ＦＰＲとがそれぞれ形成される。第２素子領域ＳＥＲには、ｎ型第２不純物領域ＳＮＲとｐ型第２不純物領域ＳＰＲとがそれぞれ形成される。
次に、熱酸化法によってシリコン酸化膜（図示せず）が形成される。そのシリコン酸化膜を覆うように、たとえば、ポリシリコン膜（図示せず）等が形成される。次に、所定の写真製版処理および所定のエッチング処理が行われる。これにより、図８に示すように、第１素子領域ＦＥＲでは、ｐ型第１ウェルＦＰＷの表面上に、ゲート絶縁膜を介在させてゲート電極ＦＮＧが形成される。ｎ型第１ウェルＦＮＲの表面上に、ゲート絶縁膜を介在させてゲート電極ＦＰＧが形成される。第２素子領域ＳＥＲでは、ｐ型第２ウェルＳＰＷの表面上に、ゲート絶縁膜を介在させてゲート電極ＳＮＧが形成される。ｎ型第２ウェルＳＮＷの表面上に、ゲート絶縁膜を介在させてゲート電極ＳＰＧが形成される。
次に、図９に示すように、ゲート電極ＦＮＧ、ＦＰＧを覆うように、たとえば、ＣＶＤ（Chemical Vapor Deposition）法によって、層間絶縁膜ＩＬ１が形成される。ゲート電極ＳＮＧ、ＳＰＧを覆うように、層間絶縁膜ＩＬ１が形成される。次に、所定の写真製版処理およびエッチング処理が行われる。これにより、図１０に示すように、第１素子領域ＦＥＲでは、コンタクトホールＦＣＨが形成される。第２素子領域ＳＥＲでは、コンタクトホールＳＣＨが形成される。
次に、コンタクトホールＦＣＨを埋め込むように、層間絶縁膜ＩＬ１上に導電性膜（図示せず）が形成される。コンタクトホールＳＣＨを埋め込むように、層間絶縁膜ＩＬ１上に導電性膜（図示せず）が形成される。次に、導電性膜に化学的機械研磨処理が行われる。これにより、図１１に示すように、コンタクトホールＦＣＨ内に、コンタクトプラグＦＰＧ１が形成される。コンタクトホールＳＣＨ内に、コンタクトプラグＳＰＧ１が形成される。
次に、層間絶縁膜ＩＬ１を覆うように、層間絶縁膜ＩＬ２が形成される。次に、ダマシン法により、層間絶縁膜ＩＬ２に配線溝が形成される。次に、図１２に示すように、第１半導体基板ＦＳＵＢの層間絶縁膜ＩＬ２の配線溝内に配線ＦＭ１が形成される。第２半導体基板ＳＳＵＢの層間絶縁膜ＩＬ２の配線溝内に配線ＳＭ１が形成される。
次に、図１３に示すように、配線ＦＭ１を覆うように層間絶縁膜ＩＬ２上に層間絶縁膜ＩＬ３が形成される。配線ＳＭ１を覆うように層間絶縁膜ＩＬ２上に層間絶縁膜ＩＬ３が形成される。次に、層間絶縁膜ＩＬ３を貫通するプラグが形成される。次に、層間絶縁膜ＩＬ３を覆うように層間絶縁膜ＩＬ４が形成される。次に、ダマシン法により、層間絶縁膜ＩＬ４に配線溝が形成される。第１半導体基板ＦＳＵＢの層間絶縁膜ＩＬ４の配線溝内に配線ＦＭ２が形成される。第２半導体基板ＳＳＵＢの層間絶縁膜ＩＬ４の配線溝内に配線ＳＭ２が形成される。
次に、配線ＦＭ２を覆うように層間絶縁膜ＩＬ４上に層間絶縁膜ＩＬ５が形成される。配線ＳＭ２を覆うように層間絶縁膜ＩＬ４上に層間絶縁膜ＩＬ５が形成される。次に、その層間絶縁膜ＩＬ５を貫通するプラグが形成される。次に、層間絶縁膜ＩＬ５を覆うように層間絶縁膜ＩＬ６が形成される。
次に、ダマシン法により、層間絶縁膜ＩＬ６に配線溝が形成される。第１半導体基板ＦＳＵＢの層間絶縁膜ＩＬ６の配線溝内に配線ＦＭ３が形成される。第２半導体基板ＳＳＵＢの層間絶縁膜ＩＬ６の配線溝内に配線ＳＭ３が形成される。次に、配線ＦＭ３を覆うように層間絶縁膜ＩＬ６上に層間絶縁膜ＩＬ７が形成される。配線ＳＭ３を覆うように層間絶縁膜ＩＬ６上に層間絶縁膜ＩＬ７が形成される。次に、その層間絶縁膜ＩＬ７を貫通するプラグが形成される。
次に、層間絶縁膜ＩＬ７を覆うように、たとえば、スパッタ法により導電性膜（図示せず）が形成される。次に、所定の写真製版処理およびエッチング処理が行われる。これにより、図１４に示すように、第１半導体基板ＦＳＵＢの層間絶縁膜ＩＬ７の表面に接するように、配線ＦＭ４、第１インダクタＦＩＤおよび第２インダクタＳＩＤが形成される。第２半導体基板ＳＳＵＢの層間絶縁膜ＩＬ７の表面に接するように、配線ＳＭ４が形成される。第１インダクタＦＩＤは、第１半導体基板ＦＳＵＢに形成された第１絶縁体ＤＴＩ１の直上に配置される。第２インダクタＳＩＤは、第１半導体基板ＦＳＵＢに形成された第２絶縁体ＤＴＩ２の直上に配置される。
次に、配線ＦＭ４、第１インダクタＦＩＤおよび第２インダクタＳＩＤを覆うように、層間絶縁膜ＩＬ７上に層間絶縁膜（図示せず）が形成される。配線ＳＭ４を覆うように、層間絶縁膜ＩＬ７上に層間絶縁膜（図示せず）が形成される。次に、層間絶縁膜に化学的機械研磨処理が行われる。
これにより、図１５に示すように、第１半導体基板ＦＳＵＢの層間絶縁膜ＩＬ８の表面に、配線ＦＭ４、第１インダクタＦＩＤおよび第２インダクタＳＩＤのそれぞれの表面が露出する。第２半導体基板ＳＳＵＢの層間絶縁膜ＩＬ８の表面に、配線ＳＭ４の表面が露出する。
配線ＦＭ４、第１インダクタＦＩＤおよび第２インダクタＳＩＤのそれぞれの側方に、層間絶縁膜ＩＬ８が充填されることになる。配線ＳＭ４の側方に、層間絶縁膜ＩＬ８が充填されることになる。こうして、第１半導体基板ＦＳＵＢを覆うように、多層配線構造ＦＭＬが形成される。第２半導体基板ＳＳＵＢを覆うように、多層配線構造ＳＭＬが形成される。
次に、図１６に示すように、たとえば、ＣＶＤ法によって、配線ＦＭ４、第１インダクタＦＩＤおよび第２インダクタＳＩＤを覆うように、層間絶縁膜ＩＬ８上にカバー膜ＣＶＦが形成される。配線ＳＭ４を覆うように、層間絶縁膜ＩＬ８上にカバー膜ＣＶＦが形成される。次に、所定の写真製版処理およびエッチング処理がそれぞれ行われる。
これにより、図１７に示すように、第１半導体基板ＦＳＵＢのカバー膜ＣＶＦには、第２インダクタＳＩＤの表面を露出する開口部ＶＨ１が形成される。第２半導体基板ＳＳＵＢのカバー膜ＣＶＦには、配線ＳＭ４の表面を露出する開口部ＶＨ２が形成される。こうして、第１半導体チップＳＣＰ１の主要部分が完成する。第２半導体チップＳＣＰ２の主要部分が完成する。
次に、図１８に示すように、第１半導体チップＳＣＰ１と第２半導体チップＳＣＰ２とが、リードフレームＬＦＭにおける所定の位置にそれぞれ搭載される。次に、図１９に示すように、第１半導体チップＳＣＰに露出している第２インダクタＳＩＤ（図１７参照）と、第２半導体チップＳＣＰ２に露出している配線ＳＭ４（図１７参照）とが、ボンディングワイヤＢＷによって電気的に接続される。
次に、図２０に示すように、たとえば、モールド法によって、第１半導体チップＳＣＰ１、第２半導体チップＳＣＰ２およびリードフレームＬＦＭが、封止樹脂ＲＥＮによって封止される。その後、封止樹脂ＲＥＮから突出しているリードフレームＬＦＭの部分を屈曲させることによって、図１等に示す半導体装置ＳＤＶが完成する。
上述した半導体装置ＳＤＶでは、図３に示すように、第１インダクタＦＩＤと第２インダクタＳＩＤとが横方向に距離ＬＬを隔てて配置されており、平面視的に、第１インダクタＦＩＤと第２インダクタＳＩＤとは互いに重ならないように、しかも、互いに沿うように配置されている（図２参照）。距離ＬＬは、耐圧に応じて、たとえば、数μｍ～数十μｍとされる。
これにより、第１インダクタＦＩＤと第２インダクタＳＩＤとを上下方向に配置し、その間に層間絶縁膜を介在せた比較例に係る半導体装置と比べると、層間絶縁膜の厚さを厚くすることなく、第１インダクタＦＩＤと第２インダクタＳＩＤとの電気的な絶縁性を確保しながら、誘導結合によって信号を伝達させることができる。
発明者らは、上述した半導体装置ＳＤＶと比較例に係る半導体装置とについて、第１インダクタＦＩＤと第２インダクタＳＩＤとによる誘導結合の機能として、シミュレーションによって結合係数を算出した。その結果をグラフとして図２１に示す。横軸は、内側に配置されている第１インダクタの配線長比であり、比較例に係る半導体装置の第１インダクタの配線長を１としている。縦軸は結合係数比であり、比較例に係る半導体装置の結合係数を１としている。
図２１に示すように、配線長比が１の場合では、実施の形態に係る半導体装置ＳＤＶの結合係数は、比較例に係る半導体装置の結合係数よりも少し下がっていることがわかるが、基本的には問題のないレベルあることが確認された。
また、第１インダクタＦＩＤと第２インダクタＳＩＤとを横方向に配置させた実施の形態１に係る半導体装置ＳＤＶでは、第１インダクタＦＩＤおよび第２インダクタＳＩＤの長さを十分に長く設定することができる。これにより、実施の形態１に係る半導体装置ＳＤＶでは、第１インダクタＦＩＤの配線長が、比較例の場合の配線長の２倍程度の長さで、結合係数は比較例の場合の結合係数と同等になっていることが確認された。
そして、第１インダクタＦＩＤの配線長をさらに長く設定すると、結合係数は、比較例の場合の結合係数よりも高くなることが確認された。この評価結果から、上述した半導体装置ＳＤＶでは、アイソレータとしての特性を確保できることが確認された。
また、上述した半導体装置ＳＤＶでは、第１インダクタＦＩＤの直下に位置する半導体基板ＳＵＢの部分に、第１絶縁体ＤＴＩ１が形成されている。第２インダクタＳＩＤの直下に位置する半導体基板ＳＵＢの部分に、第２絶縁体ＤＴＩ２が形成されている。これにより、第１インダクタＦＩＤと半導体基板ＳＵＢとの間の絶縁耐性を向上させることができるとともに、第２インダクタＳＩＤと半導体基板ＳＵＢとの間の絶縁耐性を向上させることができる。
実施の形態２
ここでは、第２インダクタＳＩＤに対する第１インダクタＦＩＤの配置のバリエーションの一例について説明する。
図２２に示すように、第１半導体チップＳＣＰ１では、第２インダクタＳＩＤは、層間絶縁膜ＩＬ７の表面に接するように形成されている。第１インダクタＦＩＤは、層間絶縁膜ＩＬ５の表面に接するように形成されている。第２インダクタＳＩＤと第１インダクタＦＩＤとの横方向の距離は、たとえば、距離ＬＬに設定されている。
なお、これ以外の構成については、図３に示す半導体装置と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。また、半導体装置ＳＤＶとしては、図１に示されるのと同様に、第１半導体チップＳＣＰ１および第２半導体チップＳＣＰ２は、封止樹脂ＲＥＮによって封止されている。
次に、上述した半導体装置の製造方法の一例について説明する。実施の形態に１において説明した図４～図１２に示す工程と同様の工程を経た後、図１３に示す工程において、配線ＦＭ３とともに、第１インダクタＦＩＤが形成される。図２３に示すように、ダマシン法により、層間絶縁膜ＩＬ５を覆う層間絶縁膜ＩＬ６に配線溝が形成される。第１半導体基板ＦＳＵＢの層間絶縁膜ＩＬ６の配線溝内に、配線ＦＭ３と第１インダクタＦＩＤとが形成される。第２半導体基板ＳＳＵＢの層間絶縁膜ＩＬ６の配線溝内に配線ＳＭ３が形成される。
次に、図２４に示すように、第１インダクタＦＩＤおよび配線ＦＭ３を覆うように、層間絶縁膜ＩＬ６上に層間絶縁膜ＩＬ７が形成される。配線ＳＭ３を覆うように層間絶縁膜ＩＬ６上に層間絶縁膜ＩＬ７が形成される。次に、その層間絶縁膜ＩＬ７を貫通するプラグが形成される。次に、図１４に示す工程と同様の工程を経て、図２５に示すように、第１半導体基板ＦＳＵＢの層間絶縁膜ＩＬ７の表面に接するように、配線ＦＭ４および第２インダクタＳＩＤが形成される。第２半導体基板ＳＳＵＢの層間絶縁膜ＩＬ７の表面に接するように、配線ＳＭ４が形成される。
次に、図１５に示す工程と同様の工程を経て、図２６に示すように、第１半導体基板ＦＳＵＢの層間絶縁膜ＩＬ８の表面に、配線ＦＭ４および第２インダクタＳＩＤのそれぞれの表面が露出する。第２半導体基板ＳＳＵＢの層間絶縁膜ＩＬ８の表面に、配線ＳＭ４の表面が露出する。次に、図１６に示す工程と同様の工程を経て、図２７に示すように、配線ＦＭ４および第２インダクタＳＩＤを覆うように、層間絶縁膜ＩＬ８上にカバー膜ＣＶＦが形成される。配線ＳＭ４を覆うように、層間絶縁膜ＩＬ８上にカバー膜ＣＶＦが形成される。
次に、所定の写真製版処理およびエッチング処理がそれぞれ行われる。これにより、図２８に示すように、第１半導体基板ＦＳＵＢのカバー膜ＣＶＦには、第２インダクタＳＩＤの表面を露出する開口部ＶＨ１が形成される。第２半導体基板ＳＳＵＢのカバー膜ＣＶＦには、配線ＳＭ４の表面を露出する開口部ＶＨ２が形成される。こうして、第１半導体チップＳＣＰ１の主要部分が完成する。第２半導体チップＳＣＰ２の主要部分が完成する。その後、図１８～図２０に示す工程と同様の工程を経て、図２２に示す半導体装置ＳＤＶが完成する。
上述した半導体装置ＳＤＶでは、実施の形態１において説明した効果に加えて、次のような効果が得られる。図２２に示すように、半導体装置ＳＤＶでは、平面視的に、第１インダクタＦＩＤと第２インダクタＳＩＤとは互いに重ならないように、しかも、互いに沿うように配置されている。また、第１インダクタＦＩＤは、第２インダクタＳＩＤに対して、層間絶縁膜ＩＬ７の厚さ分だけ、半導体基板ＳＵＢの側に配置されている。
これにより、第１インダクタＦＩＤと第２インダクタＳＩＤとの横方向の距離を距離ＬＬに設定した場合には、第１インダクタＦＩＤと第２インダクタＳＩＤとの実質的な距離ＬＬＧは、距離ＬＬよりも長くなる。その結果、第１インダクタＦＩＤと第２インダクタＳＩＤとの電気的な絶縁性をより確実に確保しながら、誘導結合によって信号を伝達させることができる。
一方、第１インダクタＦＩＤと第２インダクタＳＩＤとの実質的な距離ＬＬＧを、距離ＬＬと同じ距離に設定した場合には、第１インダクタＦＩＤと第２インダクタＳＩＤとの横方向の距離は、当初の距離ＬＬよりも短くなる。したがって、この場合には、半導体装置の小型化に寄与することができる。
実施の形態３
ここでは、第２インダクタＳＩＤに対する第１インダクタＦＩＤの配置のバリエーションの他の例について説明する。
図２９に示すように、第１半導体チップＳＣＰ１では、第２インダクタＳＩＤは、層間絶縁膜ＩＬ７の表面に接するように形成されている。第１インダクタＦＩＤは、層間絶縁膜ＩＬ４の表面に接するように形成されている。第２インダクタＳＩＤと第１インダクタＦＩＤとの横方向の距離は、たとえば、距離ＬＬに設定されている。
なお、これ以外の構成については、図３に示す半導体装置と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。また、半導体装置ＳＤＶとしては、図１に示されるのと同様に、第１半導体チップＳＣＰ１および第２半導体チップＳＣＰ２は、封止樹脂ＲＥＮによって封止されている。
次に、上述した半導体装置の製造方法の一例について説明する。実施の形態に１において説明した図４～図１２に示す工程と同様の工程を経た後、図１３に示す工程において、配線ＦＭ２とともに、第１インダクタＦＩＤが形成される。図３０に示すように、ダマシン法により、層間絶縁膜ＩＬ３を覆う層間絶縁膜ＩＬ４に配線溝が形成される。第１半導体基板ＦＳＵＢの層間絶縁膜ＩＬ４の配線溝内に、配線ＦＭ２と第１インダクタＦＩＤとが形成される。第２半導体基板ＳＳＵＢの層間絶縁膜ＩＬ４の配線溝内に配線ＳＭ２が形成される。
次に、図１４に示す工程と同様の工程を経て、図３１に示すように、第１半導体基板ＦＳＵＢの層間絶縁膜ＩＬ７の表面に接するように、配線ＦＭ４および第２インダクタＳＩＤが形成される。第２半導体基板ＳＳＵＢの層間絶縁膜ＩＬ７の表面に接するように、配線ＳＭ４が形成される。
次に、図１５～図１７に示す工程と同様の工程を経て、図３２に示すように、第１半導体基板ＦＳＵＢのカバー膜ＣＶＦには、第２インダクタＳＩＤの表面を露出する開口部ＶＨ１が形成される。第２半導体基板ＳＳＵＢのカバー膜ＣＶＦには、配線ＳＭ４の表面を露出する開口部ＶＨ２が形成される。こうして、第１半導体チップＳＣＰ１の主要部分が完成する。第２半導体チップＳＣＰ２の主要部分が完成する。その後、図１８～図２０に示す工程と同様の工程を経て、図２９に示す半導体装置ＳＤＶが完成する。
上述した半導体装置ＳＤＶでは、実施の形態１において説明した効果に加えて、次のような効果が得られる。図２９に示すように、半導体装置ＳＤＶでは、平面視的に、第１インダクタＦＩＤと第２インダクタＳＩＤとは互いに重ならないように、しかも、互いに沿うように配置されている。また、第１インダクタＦＩＤは、第２インダクタＳＩＤに対して、層間絶縁膜ＩＬ５、ＩＬ６、ＩＬ７の厚さ分だけ、半導体基板ＳＵＢの側に配置されている。
これにより、第１インダクタＦＩＤと第２インダクタＳＩＤとの横方向の距離を距離ＬＬに設定した場合には、第１インダクタＦＩＤと第２インダクタＳＩＤとの実質的な距離ＬＬＧは、距離ＬＬよりも長くなる。その結果、第１インダクタＦＩＤと第２インダクタＳＩＤとの電気的な絶縁性をさらに確実に確保しながら、誘導結合によって信号を伝達させることができる。
一方、第１インダクタＦＩＤと第２インダクタＳＩＤとの実質的な距離を、距離ＬＬと同じ距離に設定した場合には、第１インダクタＦＩＤと第２インダクタＳＩＤとの横方向の距離は、当初の距離ＬＬよりもさらに短くなる。したがって、この場合には、半導体装置のさらなる小型化に寄与することができる。
なお、上述した半導体装置ＳＤＶでは、第１インダクタＦＩＤを層間絶縁膜ＩＬ３の表面に接するように配置した場合について説明したが、第１インダクタＦＩＤを層間絶縁膜ＩＬ１に接するように配置してもよい。これの場合には、第１インダクタＦＩＤと第２インダクタＳＩＤとの電気的な絶縁性をさらに向上させることができるか、または、半導体装置のさらなる小型化に寄与することができる。
実施の形態４
ここでは、第１インダクタＦＩＤと第２インダクタＳＩＤとの沿面距離を確保することができる構造の一例について説明する。
図３３に示すように、半導体装置ＳＤＶの第１半導体チップＳＣＰ１では、第１インダクタＦＩＤおよび第２インダクタＳＩＤのそれぞれが位置する層間絶縁膜ＩＬ７の部分の表面Ｈ１の位置に対して、第１インダクタＦＩＤおよび第２インダクタＳＩＤとの間に位置する層間絶縁膜ＩＬ７の部分の表面Ｈ２の位置が、半導体基板ＳＵＢの側に後退している。
つまり、第１インダクタＦＩＤおよび第２インダクタＳＩＤとの間に位置する層間絶縁膜ＩＬ７の部分と層間絶縁膜ＩＬ８との界面（表面Ｈ２）の位置が、第１インダクタＦＩＤまたは第２インダクタＳＩＤと層間絶縁膜ＩＬ７の部分との界面（表面Ｈ１）の位置に対して、半導体基板ＳＵＢの側に後退している。なお、これ以外の構成については、図３に示す半導体装置と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
次に、上述した半導体装置ＳＤＶの製造方法の一例について説明する。図４～図１４に示す工程と同様の工程を経て、図３４に示すように、第１半導体基板ＦＳＵＢの層間絶縁膜ＩＬ７の表面に接するように、配線ＦＭ４、第１インダクタＦＩＤおよび第２インダクタＳＩＤが形成される。第２半導体基板ＳＳＵＢの層間絶縁膜ＩＬ７の表面に接するように、配線ＳＭ４が形成される。このとき、さらに、第１半導体基板ＦＳＵＢの層間絶縁膜ＩＬ７にオーバーエッチング処理が行われる。
これにより、図３５に示すように、第１インダクタＦＩＤおよび第２インダクタＳＩＤとの間に位置する層間絶縁膜ＩＬ７の部分の表面Ｈ２の位置が、第１インダクタＦＩＤおよび第２インダクタＳＩＤのそれぞれが位置する層間絶縁膜ＩＬ７の部分の表面Ｈ１の位置に対して、半導体基板ＳＵＢの側に後退する。
次に、図３６に示すように、第１インダクタＦＩＤと第２インダクタＳＩＤとの間等を充填するように、層間絶縁膜ＩＬ８が形成される。次に、図１６に示す工程と同様の工程を経て、図３７に示すように、配線ＦＭ４、第１インダクタＦＩＤおよび第２インダクタＳＩＤを覆うように、層間絶縁膜ＩＬ８上にカバー膜ＣＶＦが形成される。配線ＳＭ４を覆うように、層間絶縁膜ＩＬ８上にカバー膜ＣＶＦが形成される。次に、所定の写真製版処理およびエッチング処理がそれぞれ行われる。
これにより、図３８に示すように、第１半導体基板ＦＳＵＢのカバー膜ＣＶＦには、第２インダクタＳＩＤの表面を露出する開口部ＶＨ１が形成される。第２半導体基板ＳＳＵＢのカバー膜ＣＶＦには、配線ＳＭ４の表面を露出する開口部ＶＨ２が形成される。その後、図１８～図２０に示す工程と同様の工程を経て、図３３に示す半導体装置ＳＤＶが完成する。
上述した半導体装置ＳＤＶでは、実施の形態１において説明した効果に加えて、次のような効果が得られる。
図３３に示すように、第１インダクタＦＩＤおよび第２インダクタＳＩＤとの間に位置する層間絶縁膜ＩＬ７の部分の表面Ｈ２の位置が、第１インダクタＦＩＤおよび第２インダクタＳＩＤのそれぞれが位置する層間絶縁膜ＩＬ７の部分の表面Ｈ１の位置に対して、半導体基板ＳＵＢの側に後退している。
これにより、第１インダクタＦＩＤおよび第２インダクタＳＩＤとの間の沿面距離が、表面Ｈ２の位置が表面Ｈ１の位置と同じ位置（高さ）にある場合と比較すると、より長くなる。その結果、第１インダクタＦＩＤと第２インダクタＳＩＤとの電気的な絶縁性を向上させることができるとともに、誘導結合によって信号を伝達させることができる。
実施の形態５
ここでは、第１インダクタＦＩＤと第２インダクタＳＩＤとの沿面距離に加えて、第２インダクタＳＩＤと第１半導体チップＳＣＰ１の端との沿面距離を確保することができる構造の一例について説明する。
図３９に示すように、半導体装置ＳＤＶの第１半導体チップＳＣＰ１では、第１インダクタＦＩＤおよび第２インダクタＳＩＤのそれぞれが位置する層間絶縁膜ＩＬ７の部分の表面Ｈ１の位置に対して、第１インダクタＦＩＤと第２インダクタＳＩＤとの間に位置する層間絶縁膜ＩＬ７の部分の表面Ｈ２の位置が、半導体基板ＳＵＢの側に後退している。
さらに、第２インダクタＳＩＤが位置する層間絶縁膜ＩＬ７の部分の表面Ｈ１の位置に対して、第２インダクタＳＩＤと第１半導体チップＳＣＰ１の端との間に位置する層間絶縁膜ＩＬ７の部分の表面Ｈ３の位置が、半導体基板ＳＵＢの側に後退している。
つまり、第１インダクタＦＩＤおよび第２インダクタＳＩＤとの間に位置する層間絶縁膜ＩＬ７の部分と層間絶縁膜ＩＬ８との界面（表面Ｈ２）の位置が、第１インダクタＦＩＤまたは第２インダクタＳＩＤと層間絶縁膜ＩＬ７の部分との界面（表面Ｈ１）の位置に対して、半導体基板ＳＵＢの側に後退している。
また、第２インダクタＳＩＤと第１半導体チップＳＣＰ１の端との間に位置する層間絶縁膜ＩＬ７の部分と層間絶縁膜ＩＬ８との界面（表面Ｈ３）の位置が、第２インダクタＳＩＤと層間絶縁膜ＩＬ７の部分との界面（表面Ｈ１）の位置に対して、半導体基板ＳＵＢの側に後退している。なお、これ以外の構成については、図３に示す半導体装置と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
次に、上述した半導体装置ＳＤＶの製造方法の一例について説明する。図４～図１４に示す工程と同様の工程を経て、図４０に示すように、第１半導体基板ＦＳＵＢの層間絶縁膜ＩＬ７の表面に接するように、配線ＦＭ４、第１インダクタＦＩＤおよび第２インダクタＳＩＤが形成される。第２半導体基板ＳＳＵＢの層間絶縁膜ＩＬ７の表面に接するように、配線ＳＭ４が形成される。
次に、図４１に示すように、所定の写真製版処理を行うことにより、フォトレジストパターンＰＲ１が形成される。次に、図４２に示すように、フォトレジストパターンＰＲ１をエッチングマスクとして、層間絶縁膜ＩＬ７にエッチング処理が行われる。次に、図４３に示すように、フォトレジストパターンＰＲ１が除去される。
こうして、第１インダクタＦＩＤと第２インダクタＳＩＤとの間に位置する層間絶縁膜ＩＬ７の部分の表面Ｈ２の位置が、第１インダクタＦＩＤおよび第２インダクタＳＩＤのそれぞれが位置する層間絶縁膜ＩＬ７の部分の表面Ｈ１の位置に対して、半導体基板ＳＵＢの側に後退する。第２インダクタＳＩＤと第１半導体チップＳＣＰ１の端との間に位置する層間絶縁膜ＩＬ７の部分の表面Ｈ３の位置が、第２インダクタＳＩＤが位置する層間絶縁膜ＩＬ７の部分の表面Ｈ１の位置に対して、半導体基板ＳＵＢの側に後退する。
次に、図４４に示すように、第１インダクタＦＩＤと第２インダクタＳＩＤとの間等を充填するように、層間絶縁膜ＩＬ８が形成される。次に、図１６に示す工程と同様の工程を経て、図４５に示すように、配線ＦＭ４、第１インダクタＦＩＤおよび第２インダクタＳＩＤを覆うように、層間絶縁膜ＩＬ８上にカバー膜ＣＶＦが形成される。配線ＳＭ４を覆うように、層間絶縁膜ＩＬ８上にカバー膜ＣＶＦが形成される。次に、所定の写真製版処理およびエッチング処理がそれぞれ行われる。
これにより、図４６に示すように、第１半導体基板ＦＳＵＢのカバー膜ＣＶＦには、第２インダクタＳＩＤの表面を露出する開口部ＶＨ１が形成される。第２半導体基板ＳＳＵＢのカバー膜ＣＶＦには、配線ＳＭ４の表面を露出する開口部ＶＨ２が形成される。その後、図１８～図２０に示す工程と同様の工程を経て、図３９に示す半導体装置ＳＤＶが完成する。
上述した半導体装置ＳＤＶでは、実施の形態１において説明した効果に加えて、次のような効果が得られる。
図３９に示すように、まず、第１インダクタＦＩＤおよび第２インダクタＳＩＤとの間に位置する層間絶縁膜ＩＬ７の部分の表面Ｈ２の位置が、第１インダクタＦＩＤおよび第２インダクタＳＩＤのそれぞれが位置する層間絶縁膜ＩＬ７の部分の表面Ｈ１の位置に対して、半導体基板ＳＵＢの側に後退している。
これにより、実施の形態４に係る半導体装置ＳＤＶと同様に、第１インダクタＦＩＤおよび第２インダクタＳＩＤとの間の沿面距離が、表面Ｈ２の位置が表面Ｈ１の位置と同じ位置（高さ）にある場合と比較すると、より長くなる。その結果、第１インダクタＦＩＤと第２インダクタＳＩＤとの電気的な絶縁性を向上させることができるとともに、誘導結合によって信号を伝達させることができる。
さらに、第２インダクタＳＩＤと第１半導体チップＳＣＰ１の端との間に位置する層間絶縁膜ＩＬ７の部分の表面Ｈ３の位置が、第２インダクタＳＩＤが位置する層間絶縁膜ＩＬ７の部分の表面Ｈ１の位置に対して、半導体基板ＳＵＢの側に後退している。
ここで、半導体装置ＳＤＶでは、絶縁破壊を起こす場合には、第１半導体チップＳＣＰ１の端と封止樹脂ＲＥＮとの界面を通して破壊される場合が多いことがわかっている。そこで、表面Ｈ３の位置を、表面Ｈ１の位置に対して半導体基板ＳＵＢの側に後退させることで、第２インダクタＳＩＤと第１半導体チップＳＣＰ１の端との沿面距離は、表面Ｈ３の位置が表面Ｈ１の位置と同じ位置（高さ）にある場合と比較すると、より長くなる。その結果、第１半導体チップＳＣＰ１の端と封止樹脂ＲＥＮとの界面を通して絶縁破壊されるのを抑制することができる。
また、フォトレジストパターンＰＲ１をエッチングマスクとして、層間絶縁膜ＩＬ７にエッチング処理を行うことで、表面Ｈ１の位置に対して半導体基板ＳＵＢの側に後退させる表面Ｈ３の領域を選択することができる。
実施の形態６
ここでは、第１インダクタＦＩＤと第２インダクタＳＩＤとの沿面距離に加えて、第２インダクタＳＩＤと第１半導体チップＳＣＰ１の端との沿面距離を確保することができる構造の他の例について説明する。
図４７に示すように、半導体装置ＳＤＶの第１半導体チップＳＣＰ１では、第１インダクタＦＩＤおよび第２インダクタＳＩＤのそれぞれが位置する層間絶縁膜ＩＬ７の部分の表面Ｈ１の位置に対して、第１インダクタＦＩＤと第２インダクタＳＩＤとの間に位置する層間絶縁膜ＩＬ７の部分における少なくとも２ヶ所において、表面Ｈ２の位置が半導体基板ＳＵＢの側に後退している。
さらに、第２インダクタＳＩＤが位置する層間絶縁膜ＩＬ７の部分の表面Ｈ１の位置に対して、第２インダクタＳＩＤと第１半導体チップＳＣＰ１の端との間に位置する層間絶縁膜ＩＬ７の部分における少なくとも２ヶ所において、表面Ｈ３の位置が半導体基板ＳＵＢの側に後退している。
つまり、第１インダクタＦＩＤと第２インダクタＳＩＤとの間に位置する層間絶縁膜ＩＬ７の部分と層間絶縁膜ＩＬ８との界面（表面Ｈ２）の位置が、少なくとも２ヶ所において、第１インダクタＦＩＤまたは第２インダクタＳＩＤと層間絶縁膜ＩＬ７の部分との界面（表面Ｈ１）の位置に対して、半導体基板ＳＵＢの側に後退している。
また、第２インダクタＳＩＤと第１半導体チップＳＣＰ１の端との間に位置する層間絶縁膜ＩＬ７の部分と層間絶縁膜ＩＬ８との界面（表面Ｈ３）の位置が、少なくとも２ヶ所において、第２インダクタＳＩＤと層間絶縁膜ＩＬ７の部分との界面（表面Ｈ１）の位置に対して、半導体基板ＳＵＢの側に後退している。なお、これ以外の構成については、図３に示す半導体装置と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
次に、上述した半導体装置ＳＤＶの製造方法の一例について説明する。図４～図１４に示す工程と同様の工程を経て、図４８に示すように、第１半導体基板ＦＳＵＢの層間絶縁膜ＩＬ７の表面に接するように、配線ＦＭ４、第１インダクタＦＩＤおよび第２インダクタＳＩＤが形成される。第２半導体基板ＳＳＵＢの層間絶縁膜ＩＬ７の表面に接するように、配線ＳＭ４が形成される。
次に、図４９に示すように、所定の写真製版処理を行うことにより、フォトレジストパターンＰＲ２が形成される。次に、図５０に示すように、フォトレジストパターンＰＲ２をエッチングマスクとして、層間絶縁膜ＩＬ７にエッチング処理が行われる。次に、図５１に示すように、フォトレジストパターンＰＲ１が除去される。
こうして、第１インダクタＦＩＤおよび第２インダクタＳＩＤのそれぞれが位置する層間絶縁膜ＩＬ７の部分の表面Ｈ１の位置に対して、第１インダクタＦＩＤと第２インダクタＳＩＤとの間に位置する層間絶縁膜ＩＬ７の部分における少なくとも２ヶ所において、表面Ｈ２の位置が半導体基板ＳＵＢの側に後退する。
さらに、第２インダクタＳＩＤが位置する層間絶縁膜ＩＬ７の部分の表面Ｈ１の位置に対して、第２インダクタＳＩＤと第１半導体チップＳＣＰ１の端との間に位置する層間絶縁膜ＩＬ７の部分における少なくとも２ヶ所において、表面Ｈ３の位置が半導体基板ＳＵＢの側に後退する。
次に、図５２に示すように、第１インダクタＦＩＤと第２インダクタＳＩＤとの間等を充填するように、層間絶縁膜ＩＬ８が形成される。次に、図１６に示す工程と同様の工程を経て、図５３に示すように、配線ＦＭ４、第１インダクタＦＩＤおよび第２インダクタＳＩＤを覆うように、層間絶縁膜ＩＬ８上にカバー膜ＣＶＦが形成される。配線ＳＭ４を覆うように、層間絶縁膜ＩＬ８上にカバー膜ＣＶＦが形成される。次に、所定の写真製版処理およびエッチング処理がそれぞれ行われる。
これにより、図５４に示すように、第１半導体基板ＦＳＵＢのカバー膜ＣＶＦには、第２インダクタＳＩＤの表面を露出する開口部ＶＨ１が形成される。第２半導体基板ＳＳＵＢのカバー膜ＣＶＦには、配線ＳＭ４の表面を露出する開口部ＶＨ２が形成される。その後、図１８～図２０に示す工程と同様の工程を経て、図４７に示す半導体装置ＳＤＶが完成する。
上述した半導体装置ＳＤＶでは、実施の形態１において説明した効果に加えて、次のような効果が得られる。
図４７に示すように、まず、第１インダクタＦＩＤおよび第２インダクタＳＩＤのそれぞれが位置する層間絶縁膜ＩＬ７の部分の表面Ｈ１の位置に対して、第１インダクタＦＩＤと第２インダクタＳＩＤとの間に位置する層間絶縁膜ＩＬ７の部分における少なくとも２ヶ所において、表面Ｈ２の位置が半導体基板ＳＵＢの側に後退している。
これにより、第１インダクタＦＩＤおよび第２インダクタＳＩＤとの間の沿面距離が、実施の形態５において説明した半導体装置ＳＤＶにおける対応する沿面距離よりも長くなる。その結果、第１インダクタＦＩＤと第２インダクタＳＩＤとの電気的な絶縁性をさらに向上させることができるとともに、誘導結合によって信号を伝達させることができる。
さらに、第２インダクタＳＩＤが位置する層間絶縁膜ＩＬ７の部分の表面Ｈ１の位置に対して、第２インダクタＳＩＤと第１半導体チップＳＣＰ１の端との間に位置する層間絶縁膜ＩＬ７の部分における少なくとも２ヶ所において、表面Ｈ３の位置が半導体基板ＳＵＢの側に後退している。
これにより、第２インダクタＳＩＤと第１半導体チップＳＣＰ１の端との沿面距離は、実施の形態５において説明した半導体装置ＳＤＶにおける対応する沿面距離よりも長くなる。その結果、第１半導体チップＳＣＰ１の端と封止樹脂ＲＥＮとの界面を通して絶縁破壊されるのを確実に抑制することができる。
変形例
各実施の形態に係る半導体装置の変形例について説明する。上述した各実施の形態に係る半導体装置ＳＤＶでは、第１絶縁体ＤＴＩ１の幅と第２絶縁体ＤＴＩ２の幅とが同じ幅Ｗ１の場合を例に挙げて説明した。第１絶縁体ＤＴＩ１の幅と第２絶縁体ＤＴＩ２の幅とは、必ずしも同じ幅である必要はなく、異なっていてもよい。
図５５に示すように、たとえば、多層配線構造ＦＭＬの配線の層数が比較的少なく、多層配線構造ＦＭＬ（層間絶縁膜ＩＬＬ）の厚さが薄い場合には、第２インダクタＳＩＤと第２絶縁体ＤＴＩ２との距離ＬＬＳが、第１インダクタＦＩＤと第２インダクタＳＩＤとの距離ＬＬよりも短い場合がある。このような場合には、半導体装置ＳＤＶの絶縁耐圧を高める観点から、第２絶縁体ＤＴＩ２の幅は、第１絶縁体ＤＴＩ１の幅Ｗ１よりも大きい幅Ｗ３を有していることが好ましい。
第２絶縁体ＤＴＩ２の幅を幅Ｗ１よりも大きい幅Ｗ３とすることで、第２絶縁体ＤＴＩ２の幅が幅Ｗ１である場合と比べて、第２インダクタＳＩＤと第２絶縁体ＤＴＩ２との距離ＬＬＳを長くすることができる。その結果、半導体装置ＳＤＶの絶縁耐圧を向上させることができる。距離ＬＬＳを確実に確保するためには、第２絶縁体ＤＴＩ２は、第２インダクタＳＩＤの直下に位置する部分から、平面視的に、第２インダクタＳＩＤが延在する方向と交差する方向に拡がる態様で、幅Ｗ１よりも広い幅Ｗ３を有していることが好ましい。
なお、各実施の形態において説明した半導体装置ＳＤＶでは、第１半導体チップＳＣＰ１と第２半導体チップＳＣＰ２との２チップ型を例に挙げて説明した。半導体装置ＳＤＶとしては、第１回路ＦＣＴ、第２回路ＳＣＴ、第１インダクタＦＩＤおよび第２インダクタＳＩＤが、一つの半導体基板ＳＵＢに形成された１チップ型でもよい。
また、各実施の形態において説明した半導体装置については、必要に応じて種々組み合わせることが可能である。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＳＤＶ 半導体装置、ＳＣＰ１ 第１半導体チップ、ＳＣＰ２ 第２半導体チップ、ＳＵＢ 半導体基板、ＦＳＵＢ 第１半導体基板、ＳＳＵＢ 第２半導体基板、ＬＦＭ リードフレーム、ＢＷ ボンディングワイヤ、ＲＥＮ 封止樹脂、ＦＳＴＩ 第１素子分離絶縁膜、ＦＥＲ 第１素子領域、ＦＣＴ 第１回路、ＤＴＩ１、ＤＴＩ２ 絶縁体、ＦＰＷ ｐ型第１ウェル、ＦＮＴ 第１トランジスタ、ＦＮＧ ゲート電極、ＦＮＲ ｎ型第１不純物領域、ＦＮＷ ｎ型第１ウェル、ＦＰＴ 第１トランジスタ、ＦＰＧ ゲート電極、ＦＰＲ ｐ型第１不純物領域、ＩＬＬ、ＩＬ１、ＩＬ２、ＩＬ３、ＩＬ４、ＩＬ５、ＩＬ６、ＩＬ７、ＩＬ８ 層間絶縁膜、ＣＶＦ カバー膜、ＦＭ１、ＦＭ２、ＦＭ３、ＦＭ４ 配線、ＦＭＬ 多層配線構造、ＦＩＤ 第１インダクタ、ＳＳＴＩ 第２素子分離絶縁膜、ＳＥＲ 第２素子領域、ＳＣＴ 第２回路、ＳＰＷ ｐ型第２ウェル、ＳＮＴ 第２トランジスタ、ＳＮＧ ゲート電極、ＳＮＲ ｎ型第２不純物領域、ＳＮＷ ｎ型第２ウェル、ＳＰＴ 第２トランジスタ、ＳＰＧ ゲート電極、ＳＰＲ ｐ型第２不純物領域、ＳＭ１、ＳＭ２、ＳＭ３、ＳＭ４ 配線、ＳＭＬ 多層配線構造、ＳＩＤ 第２インダクタ、ＩＬ１、ＩＬ２、ＩＬ３、ＩＬ４、ＩＬ５、ＩＬ６、ＩＬ７、ＩＬ８ 絶縁膜、ＦＣＨ、ＳＣＨ コンタクトホール、ＦＰＧ１、ＳＰＧ１ コンタクトプラグ、ＶＨ１、ＶＨ２ 開口部、Ｈ１、Ｈ２、Ｈ３ 表面、ＰＲ１、ＰＲ２ フォトレジストパターン。

Claims (14)

  1. 半導体基板と、
    前記半導体基板を覆うように形成された多層配線構造と、
    第１電圧で駆動する第１回路と、
    前記第１電圧よりも高い第２電圧で駆動する第２回路と、
    前記第１回路に電気的に接続された第１インダクタと、
    前記第２回路に電気的に接続された第２インダクタと
    を備え、
    前記多層配線構造は、
    複数の配線と、
    複数の前記配線を互いに電気的に絶縁する複数の層間絶縁膜と
    を含み、
    前記第１インダクタは、複数の前記層間絶縁膜のうち、第１層間絶縁膜内に形成され、
    前記第２インダクタは、複数の前記層間絶縁膜のうち、前記第１層間絶縁膜とは異なる第２層間絶縁膜内に形成され、
    平面視において、前記第１インダクタと前記第２インダクタとは、互いに重ならないように配置されているとともに、互いに沿うように配置されている、半導体装置。
  2. 前記半導体基板は、前記第１インダクタおよび前記第２インダクタの下方に配置され、
    平面視において、前記第１インダクタと重なるように、前記半導体基板に形成された第１絶縁体と、
    平面視において、前記第２インダクタと重なるように、前記半導体基板に形成された第２絶縁体と
    を備えた、請求項１記載の半導体装置。
  3. 前記半導体基板に形成された、前記第１回路が形成された第１素子領域を規定する素子分離絶縁膜を含み、
    前記第１絶縁体および前記第２絶縁体は、前記半導体基板の表面から、前記素子分離絶縁膜の底よりも深い位置にわたり形成された、請求項２記載の半導体装置。
  4. 前記半導体基板は、前記第１インダクタおよび前記第２インダクタの下方に配置され、
    複数の前記層間絶縁膜のうち一の層間絶縁膜の表面に接するように、前記第１インダクタおよび前記第２インダクタのうちの少なくともいずれか一方が形成された、請求項１記載の半導体装置。
  5. 前記第２インダクタよりも外側に位置する前記一の層間絶縁膜の第３部分の表面は、前記第２インダクタが位置する前記一の層間絶縁膜の第４部分の表面よりも、前記半導体基板の表面に近い、請求項４記載の半導体装置。
  6. 前記多層配線構造では、
    前記一の層間絶縁膜の表面に接するように前記第２インダクタが形成され、
    複数の前記層間絶縁膜のうち、前記一の層間絶縁膜に対して、前記半導体基板側に位置する他の層間絶縁膜の表面に接するように、前記第１インダクタが形成された、請求項４記載の半導体装置。
  7. 前記第１インダクタおよび前記第２インダクタの形状は、平面視において、環形状である、請求項１記載の半導体装置。
  8. 前記半導体基板は、前記第１インダクタおよび前記第２インダクタの下方に配置され、
    前記第１インダクタおよび前記第２インダクタは、平面視において、前記半導体基板の外縁部に沿うように延在している、請求項１記載の半導体装置。
  9. 半導体基板を用意する工程と、
    前記半導体基板の主面に、第１素子領域および第２素子領域をそれぞれ規定する工程と、
    前記第１素子領域に第１電圧で駆動する第１回路を形成し、前記第２素子領域に前記第１電圧よりも高い第２電圧で駆動する第２回路を形成する工程と、
    前記第１回路および前記第２回路を覆うように、前記半導体基板上に複数の配線および複数の前記配線のそれぞれを電気的に絶縁する複数の層間絶縁膜を順次形成して多層配線構造を形成することにより、前記第１回路を含む第１半導体チップと、前記第２回路を含む第２半導体チップとを形成する工程と
    を備え、
    前記多層配線構造を形成する工程は、
    前記第１半導体チップとなる領域に、前記第１回路に電気的に接続される第１インダクタを形成する工程と、
    前記第１半導体チップとなる領域に、前記第２回路に電気的に接続される第２インダクタを形成する工程と
    を含み、
    前記第１インダクタを形成する工程および前記第２インダクタを形成する工程では、平面視において、前記第１インダクタと前記第２インダクタとは、互いに重ならないように形成されるとともに、互いに沿うように形成され、
    前記多層配線構造を形成する工程は、
    前記半導体基板を覆うように、複数の前記層間絶縁膜のうち一の層間絶縁膜を形成する工程と、
    前記一の層間絶縁膜の表面に、前記第１インダクタおよび前記第２インダクタの少なくともいずれか一方を形成する工程と
    を含み、
    前記多層配線構造を形成する工程は、
    前記一の層間絶縁膜を形成する前に、前記半導体基板を覆うように、複数の前記層間絶縁膜のうち他の層間絶縁膜を形成する工程と、
    前記他の層間絶縁膜の表面に接するように前記第１インダクタを形成する工程と
    を含む、半導体装置の製造方法。
  10. 前記第１インダクタの直下に位置することになる前記半導体基板の部分に、第１絶縁体を形成する工程と、
    前記第２インダクタの直下に位置することになる前記半導体基板の部分に、第２絶縁体を形成する工程と
    を含む、請求項９記載の半導体装置の製造方法。
  11. 前記第１素子領域および前記第２素子領域をそれぞれ規定する工程は、前記半導体基板に素子分離絶縁膜を形成する工程を含み、
    前記第１絶縁体および前記第２絶縁体を形成する工程は、前記第１絶縁体および前記第２絶縁体を、前記半導体基板の前記主面から、前記素子分離絶縁膜の底よりも深い位置にわたり形成する工程を含む、請求項１０記載の半導体装置の製造方法。
  12. 前記多層配線構造を形成する工程は、前記第２インダクタよりも外周側に位置する前記一の層間絶縁膜の第３部分に加工を施すことにより、前記一の層間絶縁膜の前記第３部分の表面を、前記第２インダクタが位置する前記一の層間絶縁膜の第４部分の表面に対して、前記半導体基板の側に後退させる部分を形成する工程を含む、請求項９記載の半導体装置の製造方法。
  13. 前記多層配線構造を形成する工程は、複数の前記配線のうち最上層に位置することになる最上層配線を、前記一の層間絶縁膜の表面に接するように形成する工程を含む、請求項９記載の半導体装置の製造方法。
  14. 前記半導体基板を用意する工程では、第１半導体基板と第２半導体基板とが用意され、
    前記第１素子領域および前記第２素子領域をそれぞれ規定する工程では、
    前記第１素子領域は、前記主面として前記第１半導体基板の第１主面に規定され、
    前記第２素子領域は、前記主面として前記第２半導体基板の第２主面に規定され、
    前記第１半導体チップおよび前記第２半導体チップを形成する工程では、
    前記第１半導体チップは前記第１半導体基板に形成され、
    前記第２半導体チップは前記第２半導体基板に形成される、請求項９記載の半導体装置の製造方法。
JP2018144797A 2018-08-01 2018-08-01 半導体装置およびその製造方法 Active JP7034031B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2018144797A JP7034031B2 (ja) 2018-08-01 2018-08-01 半導体装置およびその製造方法
US16/505,228 US11145597B2 (en) 2018-08-01 2019-07-08 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018144797A JP7034031B2 (ja) 2018-08-01 2018-08-01 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2020021835A JP2020021835A (ja) 2020-02-06
JP7034031B2 true JP7034031B2 (ja) 2022-03-11

Family

ID=69229005

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018144797A Active JP7034031B2 (ja) 2018-08-01 2018-08-01 半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US11145597B2 (ja)
JP (1) JP7034031B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021184450A (ja) 2020-05-22 2021-12-02 ルネサスエレクトロニクス株式会社 半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010016142A (ja) 2008-07-03 2010-01-21 Nec Electronics Corp 回路装置
WO2010140297A1 (ja) 2009-06-04 2010-12-09 日本電気株式会社 半導体装置及び信号伝達方法
JP2013098238A (ja) 2011-10-28 2013-05-20 Denso Corp 半導体装置
JP2014022484A (ja) 2012-07-17 2014-02-03 Nippon Telegr & Teleph Corp <Ntt> ソレノイドインダクタ
JP2018078169A (ja) 2016-11-08 2018-05-17 ローム株式会社 電子部品

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5578797B2 (ja) 2009-03-13 2014-08-27 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010016142A (ja) 2008-07-03 2010-01-21 Nec Electronics Corp 回路装置
WO2010140297A1 (ja) 2009-06-04 2010-12-09 日本電気株式会社 半導体装置及び信号伝達方法
JP2013098238A (ja) 2011-10-28 2013-05-20 Denso Corp 半導体装置
JP2014022484A (ja) 2012-07-17 2014-02-03 Nippon Telegr & Teleph Corp <Ntt> ソレノイドインダクタ
JP2018078169A (ja) 2016-11-08 2018-05-17 ローム株式会社 電子部品

Also Published As

Publication number Publication date
US20200043847A1 (en) 2020-02-06
US11145597B2 (en) 2021-10-12
JP2020021835A (ja) 2020-02-06

Similar Documents

Publication Publication Date Title
US10157974B2 (en) Semiconductor device and method of manufacturing the same
US10115684B2 (en) Semiconductor device
US9558967B2 (en) Method of manufacturing semiconductor device
US10930619B2 (en) Multi-wafer bonding structure and bonding method
KR20150135255A (ko) 반도체 장치 및 그 제조 방법
CN102047412B (zh) 三维半导体器件结构及方法
JP7649001B2 (ja) 電気的過剰ストレス完全性を備える高電圧絶縁障壁
KR20070075284A (ko) 반도체 장치 및 그 제조방법
US10886222B2 (en) Via contact, memory device, and method of forming semiconductor structure
TWI652514B (zh) 波導結構以及其製作方法
US20250062256A1 (en) Signal transmission device
CN112713136A (zh) 半导体结构
JP7034031B2 (ja) 半導体装置およびその製造方法
JP6155911B2 (ja) 半導体装置
US20230056046A1 (en) Integrated isolation capacitor with enhanced bottom plate
JP2015053371A (ja) 半導体装置およびその製造方法
KR20200086411A (ko) 반도체 소자
US20230253241A1 (en) Semiconductor device
US20240120367A1 (en) Standalone isolation capacitor
JP2020155451A (ja) 半導体装置とその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210105

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20211116

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20211117

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220107

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220208

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220301

R150 Certificate of patent or registration of utility model

Ref document number: 7034031

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150