JP7002378B2 - デジタル時間変換器及び情報処理装置 - Google Patents

Description

本発明の実施形態は、デジタル時間変換器及び情報処理装置に関する。

デジタル入力信号に応じたパルス幅のパルス信号を出力するデジタル時間変換器が知られている。この種のデジタル時間変換器では、それぞれ遅延時間が異なる複数の遅延回路を直列接続し、各遅延回路を動作させるか否かをデジタル入力信号により選択している。

しかしながら、この種のデジタル時間変換器では、デジタル入力信号のビット数が増えると、遅延回路の数が指数関数的に増えて、回路規模が急激に大きくなるという問題がある。

米国特許８，９８８，２６２公報

本発明の一態様は、デジタル入力信号のビット数が増えても、回路規模が急激に大きくならないようにしたデジタル時間変換器及び情報処理装置を提供するものである。

本実施形態によれば、発振動作を行う発振器と、
起動信号が入力されたタイミングで前記発振器の発振回数のカウントを開始し、前記タイミングから、カウントされた発振回数がデジタル入力信号に応じた基準発振回数に到達するまでの期間、前記起動信号を遅延させた第１遅延起動信号を出力するカウント回路と、を備える、デジタル時間変換器が提供される。

第１の実施形態によるデジタル時間変換器１の概略構成を示すブロック図。 図１のデジタル時間変換器１のタイミング図。 図１の第１変形例によるデジタル時間変換器の概略構成を示すブロック図。 図１の第２変形例によるデジタル時間変換器の概略構成を示すブロック図。 図１の第３変形例によるデジタル時間変換器の概略構成を示すブロック図。 図５のデジタル時間変換器を具体化した回路図。 リング発振器の一変形例を示す回路図。 デジタル遅延回路の内部構成の一例を示すブロック図。 第２の実施形態によるデジタル時間変換器を備えた情報処理装置の概略構成を示すブロック図。 選択的発振器の内部構成の一例を示す図。 図９の情報処理装置にＮ＝２個のデジタル入力信号を順に入力した場合のタイミング図。

以下、図面を参照して実施の形態について説明する。なお、本件明細書と添付図面においては、理解のしやすさと図示の便宜上、一部の構成部分を省略、変更または簡易化して説明および図示しているが、同様の機能を期待し得る程度の技術内容も、本実施の形態に含めて解釈することとする。

（第１の実施形態）
図１は第１の実施形態によるデジタル時間変換器１の概略構成を示すブロック図である。図１のデジタル時間変換器１は、発振器２と、カウント回路３とを備えている。

発振器２は、発振動作を行って、所定の発振周波数の発振信号を出力する。発振器２は、電源電圧が供給されている間は、継続して発振動作を行ってもよいし、外部から起動信号が入力された場合のみ発振動作を行ってもよい。発振器２は、後述するように、例えば複数の論理反転素子（インバータ）をリング状に縦続接続したリング発振器で構成されてもよい。ここで、起動信号（トリガ信号）が入力されるとは、起動信号が特定の論理になることを意味し、例えば、起動信号がロウレベルからハイレベルに変化したタイミングで、起動信号が入力されたものとして扱う。

発振器２から出力された発振信号はカウント回路３に入力される。この他、カウント回路３には、起動信号と基準発振回数が入力される。カウント回路３は、起動信号が入力されたタイミングで発振器２の発振回数のカウントを開始し、カウントされた発振回数がデジタル入力信号に応じた基準発振回数に到達するまでの期間、起動信号を遅延させた第１遅延起動信号を出力する。カウント回路３に入力される基準発振回数は、例えばデジタル入力信号の少なくとも一部のビット列にて指定することができる。

図１のデジタル時間変換器１は、デジタル入力信号によって、起動信号を遅延させるための任意の遅延時間を設定できる。デジタル入力信号のビット数を増やすことで、起動信号の遅延時間を細かく設定できる。すなわち、デジタル入力信号のビット数によって、起動信号の遅延時間の分解能を調整できる。

図２は図１のデジタル時間変換器１のタイミング図である。図２からわかるように、カウント回路３は、起動信号を、発振器２から出力された発振信号の基準発振回数分だけ遅延させた第１遅延起動信号を出力する。

図３は図１の第１変形例によるデジタル時間変換器１の概略構成を示すブロック図である。図３は、カウント回路３だけでなく、発振器２にも起動信号が入力されている点で図１のデジタル時間変換器１とは異なっている。図３の発振器２は、起動信号に同期して発振動作を行う。すなわち、図３の発振器２は、起動信号が入力されたとき（例えば、起動信号がハイレベルのとき）に発振動作を行い、起動信号が入力されないとき（例えば、起動信号がロウレベルのとき）には発振動作を停止する。図３のカウント回路３は、発振器２から出力された発振信号を基準発振回数に到達するまでカウントし、基準発振回数に到達するタイミングに同期して第１遅延起動信号を出力する。図３のデジタル時間変換器１は、起動信号が入力されているときのみ、発振器２が発振動作を行うため、発振器２の消費電力を抑制できる。

図４は図１の第２変形例によるデジタル時間変換器１の概略構成を示すブロック図である。図４のデジタル時間変換器１は、図３のデジタル時間変換器１に遅延付加回路４を追加した構成を備えているが、図１のデジタル時間変換器１に遅延付加回路４を追加してもよい。
遅延付加回路４は、第１遅延起動信号をデジタル入力信号に応じた遅延時間分遅延させた第２遅延起動信号を出力する。遅延付加回路４は、デジタル入力信号の少なくとも下位側ビット（ＬＳＢ：Least Significant Bit）に応じた遅延時間分第１遅延起動信号を遅延させた第２遅延起動信号を出力する。また、遅延付加回路４は、カウント回路３に入力されるデジタル入力信号の上位側ビット（ＭＳＢ：Most Significant Bit）のうち少なくとも一部のビットを含めたデジタル入力信号の下位側ビットに基づいて、第２遅延起動信号の遅延時間を設定してもよい。

例えば、デジタル入力信号の上位側ビットをカウント回路３に入力して基準発振回数を設定し、デジタル入力信号の下位側ビットを遅延付加回路４に入力して第１遅延起動信号の遅延時間を設定してもよい。これにより、カウント回路３により起動信号のおおまかな遅延時間を設定でき、遅延付加回路４により起動信号の遅延時間の微調整を行うことができる。

図５は図１の第３変形例によるデジタル時間変換器１の概略構成を示すブロック図である。図５のデジタル時間変換器１は、図４のデジタル時間変換器１にパルス出力回路５を追加した構成を備えている。パルス出力回路５は、起動信号と第２遅延起動信号とに基づいて、デジタル入力信号に応じたパルス幅のパルス信号を出力する。例えば、パルス出力回路５は、図２に示すように、起動信号の立ち上がりエッジから、第２遅延起動信号の立ち上がりエッジまでのパルス幅を有するパルス信号を出力する。このように、図５のデジタル時間変換器１は、デジタルパルス変換器として動作する。

図６は図５のデジタル時間変換器１を具体化した回路図である。図６のデジタル時間変換器１は、発振器２と、カウント回路３と、遅延付加回路４と、パルス出力回路５と、遅延調整回路６とを備えている。

図６の発振器２は、例えばリング発振器２ａである。このリング発振器２ａは、複数の論理反転素子２ｂをリング状に縦続接続したものである。図６のリング発振器２ａは、初段の論理反転素子２ｂを２入力のＮＡＮＤゲート２ｃとし、二段目以降の論理反転素子２ｂをインバータ２ｄとしているが、論理反転素子２ｂを構成する具体的な回路素子は任意である。図６のＮＡＮＤゲート２ｃは、起動信号と最終段のインバータ２ｄの出力信号との否定論理積演算を行う。起動信号がロウレベルのときは、ＮＡＮＤゲート２ｃの出力はハイ固定になるため、リング発振器２ａは発振動作を停止する。起動信号がハイレベルになると、ＮＡＮＤゲート２ｃは論理反転素子２ｂとして機能し、ＮＡＮＤゲート２ｃとインバータ２ｄを合わせた段数に応じた周波数で発振動作を行う。リング発振器２ａにおける縦続接続された複数の論理反転素子２ｂの段数と各論理反転素子２ｂの信号遅延時間とによって、発振周波数が決定される。例えば、複数の論理反転素子２ｂの段数をｍ（ｍは２以上の整数）、各論理反転素子２ｂの信号遅延時間がいずれもｔinvとすると、発振周波数ｆ＝２ｍ×ｔinvとなる。

リング発振器２ａにおける論理反転素子２ｂの段数は奇数個でもよいし、偶数個でもよい。奇数個の場合は、図６に示すように、最終段の論理反転素子２ｂの出力信号を初段の論理反転素子２ｂに入力するだけでよいが、偶数段の場合には、例えば図７に示すように、縦続接続された複数の論理反転素子２ｂからなる第１論理反転素子群２ｅと、縦続接続された複数の論理反転素子２ｂからなる第２論理反転素子群２ｆとを備え、第１論理反転素子群２ｅ内の最終段の論理反転素子２ｂの出力信号を第２論理反転素子群２ｆ内の初段の論理反転素子２ｂに入力し、かつ第２論理反転素子群２ｆ内の最終段の論理反転素子２ｂの出力信号を第１論理反転素子群２ｅ内の初段の論理反転素子２ｂに入力する。リング発振器２ａを図７のような偶数段の論理反転素子２ｂで構成すると、論理反転素子２ｂの総数は奇数段のときよりも増えるものの、発振信号の発振周波数を２のべき乗で調整できことから、２進数で遅延時間を調整できることなり、デジタル時間変換器１の設計が容易になる。

図６のカウント回路３は、カウンタ３ａを有する。カウンタ３ａでカウント可能なビット数が多いほど、遅延設定の分解能を高くすることができる。カウンタ３ａには、デジタル入力信号の上位側ビットＤ［６：３］が入力されており、この上位側ビットにて、基準発振回数が設定される。図６の例では、デジタル入力信号Ｄ［６：０］の総ビット数が７ビットであり、そのうちの上位側ビットＤ［６：３］をカウンタ３ａに入力する例を示している。カウンタ３ａに入力される上位側ビットのビット数が大きいほど、カウンタ３ａのビット数を増やす必要がある。カウンタ３ａは、シフトレジスタを主な回路部品としており、ビット数を増やしてもそれほど回路規模は増えない。

カウンタ３ａは、発振器２から出力された発振信号に同期してカウント動作を行い、カウント数が基準発振回数に到達すると、カウンタ３ａがカウント動作を行っていた期間分、起動信号を遅延させた第１遅延起動信号を出力する。

リング発振器２ａ内の論理反転素子２ｂの接続段数が例えば７段で、各論理反転素子２ｂの信号遅延時間がｔinvの場合、リング発振器２ａの発振周波数は、７×２×ｔinv＝１４ｔinvで表される。よって、基準発振回数がｍ回（ｍは１以上の整数）であれば、カウンタ３ａは、起動信号を、１４ｔinv×ｍだけ遅延させた第１遅延起動信号を出力する。

図６の遅延付加回路４は、デジタル遅延回路４ａと、遅延制御回路４ｂとを有する。デジタル遅延回路４ａは、遅延制御回路４ｂから出力された遅延制御信号に応じた遅延時間分、第１遅延起動信号を遅延させた第２遅延起動信号を出力する。

図８はデジタル遅延回路４ａの内部構成の一例を示すブロック図である。図８のデジタル遅延回路４ａは、それぞれ遅延時間が異なる複数の遅延回路４ｃ，４ｄ，４ｅ，４ｆを直列接続した構成を有する。初段の遅延回路４ｃには、カウント回路３から出力された第１遅延起動信号が入力される。図８の例では、初段の遅延回路４ｃの遅延時間を８ｔinv、二段目の遅延回路４ｄの遅延時間を４ｔinv、三段目の遅延回路４ｅの遅延時間を２ｔinv、最終段の遅延回路４ｆの遅延時間をｔinvとしているが、これは一例であり、必ずしも２のべき乗の遅延時間の違いを設ける必要はない。また、図８の例では、リング発振器２ａ内の各論理反転素子２ｂの信号遅延時間をｔinvとしたときに、この信号遅延時間の倍数となるように各遅延回路４ｃの遅延時間を設定している。これは、遅延時間の誤差を少なくするためである。

各遅延回路４ｃ～４ｆには、遅延制御回路４ｂから出力された遅延制御信号を構成するビット列のうち、対応するビットが入力される。例えば、遅延制御信号が４ビットのビット列Ｄ［３：０］の場合、最上位ビットＤ［３］は初段の遅延回路４ｃに入力され、Ｄ［２］は二段目の遅延回路４ｄに入力され、Ｄ［１］は三段目の遅延回路４ｅに入力され、Ｄ［０］は最終段の遅延回路４ｆに入力される。各遅延回路４ｃ～４ｆは、遅延制御信号の対応するビットが１の場合は、入力信号を遅延させて出力し、ビットが０の場合は、入力信号を遅延させずにそのまま出力する。

遅延制御回路４ｂは、デジタル入力信号の上位側ビットＤ［６：３］と下位側ビットＤ［２：０］をビット加算することにより、遅延制御信号を生成する。例えばＤ［６：３］＝０００１で、Ｄ［２：０］＝０００の場合、遅延制御回路４ｂは、遅延制御信号として０００１を出力する。

図６の遅延調整回路６は、カウント回路３での信号遅延時間だけ起動信号を遅延させる第１遅延回路６ａと、デジタル遅延回路４ａでの信号遅延時間だけ起動信号を遅延させる第２遅延回路６ｂとを有する。図６の遅延調整回路６は、起動信号を、カウント回路３とデジタル遅延回路４ａでの信号遅延時間だけ遅延させた第３遅延起動信号を出力する。

パルス出力回路５は、デジタル遅延回路４ａから出力された第２遅延起動信号と、遅延調整回路６から出力された第３遅延起動信号とに基づいて、パルス信号を生成して出力する。図６のパルス出力回路５は、第２遅延起動信号の論理を反転させるインバータ５ａと、インバータ５ａの出力と第３遅延起動信号との論理積信号を出力するＡＮＤゲート５ｂとを有するが、パルス出力回路５の具体的な回路構成は任意である。これにより、パルス出力回路５は、デジタル入力信号に応じたパルス幅のパルス信号を出力する。

このように、第１の実施形態によるカウント回路３は、デジタル入力信号の上位側ビットに応じた遅延時間分、起動信号を遅延させた第１遅延起動信号を生成する。遅延付加回路４は、デジタル入力信号の上位側ビット及び下位側ビットに応じた遅延時間分、第１遅延起動信号を遅延させた第２遅延起動信号を生成する。遅延調整回路６は、カウント回路３と遅延付加回路４の信号遅延時間分、起動信号を遅延させた第３遅延起動信号を生成する。パルス出力回路５は、第２遅延起動信号と第３遅延起動信号とに基づいて、パルス信号を生成する。

第１の実施形態によれば、デジタル入力信号のビット数が増えても、カウント回路３内のカウンタ３ａのビット数が増えるだけであり、全体的な回路規模はそれほど増えない。また、本実施形態では、カウント回路３にて起動信号のおおまかな遅延時間を設定し、遅延付加回路４にて起動信号の遅延時間を精度よく設定するため、遅延時間の精度を落とさずに回路規模の増大を抑制できる。

（第２の実施形態）
上述した図５又は図６のデジタル時間変換器１は、デジタル入力信号の積和演算処理に用いることができる。

図９は第２の実施形態によるデジタル時間変換器１を備えた情報処理装置１１の概略構成を示すブロック図である。図９の情報処理装置１１は、図５又は図６のデジタル時間変換器１と、選択的発振器１２と、読出回路１３とを備えている。

選択的発振器１２は、パルス信号がパルスを出力している最中に発振動作を行い、パルスの出力が停止した時点の発振動作状態を保持する。図１０は選択的発振器１２の内部構成の一例を示す図である。選択的発振器１２は、リング発振器１４と、複数の切替器１５とを有する。リング発振器１４は、リング状に接続された複数の遅延素子１４ａを有し、初期パルス信号を複数の遅延素子１４ａにて順繰りに伝送する。各遅延素子１４ａは、例えばインバータで構成可能である。

複数の切替器１５のそれぞれは、複数の遅延素子１４ａのそれぞれに対応して設けられている。各切替器１５は、対応する遅延素子１４ａに遅延動作を行わせるか否かを切り替える。例えば、各遅延素子１４ａは、対応する切替器１５がオンの場合には、前段の遅延素子１４ａの出力信号を遅延させて出力し、対応する切替器１５がオフの場合には、信号の伝搬遅延動作を停止する。すべての切替器１５は同期してオンまたはオフする。

読出回路１３は、初期パルス信号がリング発振器１４を一回りするたびにカウントアップするカウンタ１６を有する。読出部１３は、カウンタ１６のカウント値によって発振回数を検出するとともに、リング発振器１４内のどの遅延素子１４ａが初期パルス信号を保持しているかを示す位相状態を検出する。そして、読出部１３は、発振回数と位相状態を含むデジタル出力信号を生成して出力する。

図１１は図９の情報処理装置１１にＮ＝２個のデジタル入力信号を順に入力した場合のタイミング図である。図１１は、デジタル入力信号として、２と９が順に入力された例を示している。ここで、選択的発振器１２は所望の状態に初期化されているとし、発振状態のデューティは無視し簡単のため位相状態をパルスに置き換えて説明する。リング発振器１４は、最初のデジタル入力信号が入力される前にいったんリセットされ、初段の遅延素子１４ａに所定のパルス長の初期パルス信号が入力される。最初のデジタル入力信号（＝２）がデジタル－パルス変換器に入力されると（時刻ｔ１）、デジタル－パルス変換器は、遅延素子１４ａの遅延量の２個分のパルス長のパルスを含むパルス信号を出力する。このパルス長のパルスが出力されている最中は、すべての切替器１５がオンして、すべての遅延素子１４ａに電源電圧が供給される。初期状態では、初段の遅延素子１４ａの入力端子に初期パルス信号が入力されるため、この初期パルス信号は、左から２つ目の遅延素子１４ａの出力端子まで伝搬される。デジタル－パルス変換器から出力されたパルス信号が時刻ｔ２でロウレベルに落ちると、すべての切替器１５はオフし、左から２段目の遅延素子１４ａは、その直前の信号レベルであるハイレベルを保持する。

その後、２個目のデジタル入力信号（＝９）が入力されると（時刻ｔ３）、デジタル－パルス変換器は、遅延素子１４ａの遅延量の９個分のパルス長のパルスを含むパルス信号を出力する。このパルス長のパルスが出力されている最中は、すべての切替器１５がオンして、すべての遅延素子１４ａに電源電圧が供給される。よって、左から２番目の遅延素子１４ａが保持していた初期パルス信号は、９個の遅延素子１４ａ分だけ順に伝搬される。２番目の遅延素子１４ａから一番右の遅延素子１４ａまでに６個の遅延素子１４ａがあるため、一番右の遅延素子１４ａから一番左の遅延素子１４ａまで伝搬された初期パルス信号は、さらに左から３番目の遅延素子１４ａまで伝搬された時点ｔ４で、すべての切替器１５がオフになる。よって、初期パルス信号は左から３番目の遅延素子１４ａが保持することになる。

このように、図９の情報処理装置１１は、単一の選択的発振器１２を用いることで、簡易な回路構成にて複数のデジタル入力信号の積分処理を行うことができる。また、図９の情報処理装置１１では、同一の選択的発振器１２を用いて複数の積分および和演算を行えるため、演算対象のデジタル入力信号の数が増えても、情報処理装置１１の構成が複雑化することがなく、多数のデジタル入力信号の積分および和演算を簡易な回路構成の情報処理装置１１にて行うことができる。

また、デジタル入力信号に対して重み信号を付与することで、積和演算を行うことができる。人工知能（ＡＩ：Artificial Intelligence）の演算処理では、多数の積和演算を行う必要があるため、図９の情報処理装置１１を適用することで、ＡＩの演算処理をハードウェアにて高速に行うことができる。

以上では、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ デジタル時間変換器、２ 発振器、２ａ リング発振器、２ｂ 論理反転素子、２ｅ 第１論理反転素子群、２ｆ 第２論理反転素子群、３ カウント回路、４ 遅延付加回路、５ パルス出力回路、６ 遅延調整回路、１１ 情報処理装置、１２ 選択的発振器、１３ 読出回路、１４ リング発振器、１４ａ 遅延素子、１５ 切替器

Claims (4)

1. 起動信号に同期して発振動作を行う発振器と、
   前記起動信号が入力されたタイミングで前記発振器の発振回数のカウントを開始し、前記発振器から出力された発振信号をデジタル入力信号に応じた基準発振回数に到達するまでカウントし、前記基準発振回数に到達するタイミングに同期して前記起動信号を遅延させた第１遅延起動信号を出力するカウント回路と、
   前記第１遅延起動信号を前記デジタル入力信号に応じた遅延時間分遅延させた第２遅延起動信号を出力する遅延付加回路と、
   前記起動信号と前記第２遅延起動信号とに基づいて、前記デジタル入力信号に応じたパルス幅のパルス信号を出力するパルス出力回路と、
   前記起動信号を、前記発振器及び前記カウント回路に基づく信号遅延と、前記遅延付加回路に基づく信号遅延と、に応じて遅延させる遅延調整回路と、を備え、
   前記カウント回路は、前記デジタル入力信号の上位側ビットに基づいて前記基準発振回数を設定し、
   前記遅延付加回路は、前記デジタル入力信号の少なくとも下位側ビットに応じた遅延時間分前記第１遅延起動信号を遅延させた前記第２遅延起動信号を出力し、
   前記パルス出力回路は、前記遅延調整回路にて前記起動信号を遅延させた信号と前記第２遅延起動信号とに基づいて、前記パルス信号を出力し、
   前記第２遅延起動信号は、前記起動信号を前記デジタル入力信号に応じた遅延時間分遅延させた信号であるデジタル時間変換器。
2. 前記遅延付加回路は、それぞれ遅延量が相違し直列接続される複数の遅延回路を有し、
   前記直列接続された複数の遅延回路のうち初段の遅延回路には前記第１遅延起動信号が入力され、
   前記下位側ビットに基づいて、前記複数の遅延回路のそれぞれで遅延させるか否かが選択される、請求項１に記載のデジタル時間変換器。
3. 前記発振器は、リング状に縦続接続される複数の第１論理反転素子を有し、
   前記遅延付加回路は、前記複数の第１論理反転素子と同一の遅延時間を有する２以上の第２論理反転素子を有する、請求項１又は２に記載のデジタル時間変換器。
4. 請求項１又は２に記載のデジタル時間変換器と、
   前記パルス信号のパルス幅の期間に発振動作を行い、前記期間が終わった時点の位相状態を保持する選択的発振器と、
   前記位相状態を含むデジタル出力信号を出力する読出部と、を備える、情報処理装置。

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