[go: up one dir, main page]

JP6900157B2 - Multilayer ceramic capacitors - Google Patents

Multilayer ceramic capacitors Download PDF

Info

Publication number
JP6900157B2
JP6900157B2 JP2016102132A JP2016102132A JP6900157B2 JP 6900157 B2 JP6900157 B2 JP 6900157B2 JP 2016102132 A JP2016102132 A JP 2016102132A JP 2016102132 A JP2016102132 A JP 2016102132A JP 6900157 B2 JP6900157 B2 JP 6900157B2
Authority
JP
Japan
Prior art keywords
moles
less
dielectric
dielectric layer
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016102132A
Other languages
Japanese (ja)
Other versions
JP2017028254A (en
Inventor
信弥 磯田
信弥 磯田
達也 和泉
達也 和泉
平田　朋孝
朋孝 平田
康弘 西坂
康弘 西坂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Priority to US15/204,110 priority Critical patent/US10008327B2/en
Priority to CN201610532265.5A priority patent/CN106356191B/en
Priority to KR1020160087079A priority patent/KR101835391B1/en
Publication of JP2017028254A publication Critical patent/JP2017028254A/en
Application granted granted Critical
Publication of JP6900157B2 publication Critical patent/JP6900157B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
    • H01G4/1218—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
    • H01G4/1218—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates
    • H01G4/1227—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates based on alkaline earth titanates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Capacitors (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Compositions Of Oxide Ceramics (AREA)

Description

この発明は、積層セラミックコンデンサに関し、特に、積層された複数の誘電体層および複数の内部電極層を有する積層体と、内部電極層に電気的に接続されるように積層体の端面に形成された外部電極とを備えた積層セラミックコンデンサに関する。 The present invention relates to a multilayer ceramic capacitor, and is particularly formed on a laminate having a plurality of laminated dielectric layers and a plurality of internal electrode layers, and an end face of the laminate so as to be electrically connected to the internal electrode layers. The present invention relates to a multilayer ceramic capacitor having an external electrode.

積層セラミックコンデンサは、誘電体層と内部電極層とが交互に積層された素体を含む。内部電極層は、一対の内部電極層が交互に素体の両端面からそれぞれ露出するように形成される。交互に積層される一方の内部電極層は、素体の一方の端面を覆うように形成された端子電極の内側に対して電気的に接続してある。また、交互に積層される他方の内部電極層は、素体の他方の端面を覆うように形成された端子電極の内側に対して電気的に接続してある。このようにして、素体の両端に形成された端子電極間に静電容量が形成される（特許文献１参照）。 The multilayer ceramic capacitor includes an element body in which dielectric layers and internal electrode layers are alternately laminated. The internal electrode layer is formed so that the pair of internal electrode layers are alternately exposed from both end faces of the element body. One of the alternately laminated internal electrode layers is electrically connected to the inside of the terminal electrode formed so as to cover one end face of the element body. Further, the other internal electrode layer that is alternately laminated is electrically connected to the inside of the terminal electrode formed so as to cover the other end face of the element body. In this way, a capacitance is formed between the terminal electrodes formed at both ends of the element body (see Patent Document 1).

特開２０１５−６２２１６号公報Japanese Unexamined Patent Publication No. 2015-62216

近年、積層セラミックコンデンサの小型化がますます進んでいる。積層セラミックコンデンサの小型化が進むと、積層体内部における内部電極層の枚数が制限され、必要とする静電容量を得ることができなくなる。積層セラミックコンデンサに寸法制限がある中で、内部電極層の枚数を増やすためには、内部電極層で挟まれる誘電体層をより薄層化することが求められる。一方で、誘電体層の薄層化が進むと、積層セラミックコンデンサの信頼性の一つである絶縁性を保つことができなくなるという問題がある。 In recent years, monolithic ceramic capacitors have become more and more miniaturized. As the miniaturization of the multilayer ceramic capacitor progresses, the number of internal electrode layers inside the laminate is limited, and the required capacitance cannot be obtained. Given that the multilayer ceramic capacitor has dimensional restrictions, in order to increase the number of internal electrode layers, it is required to make the dielectric layer sandwiched between the internal electrode layers thinner. On the other hand, as the dielectric layer becomes thinner, there is a problem that the insulating property, which is one of the reliability of the multilayer ceramic capacitor, cannot be maintained.

それゆえに、この発明の主たる目的は、限られた寸法の積層体において内部電極層の枚数を多くすることができるように誘電体層の薄層化を実現することができ、かつ、信頼性の高い積層セラミックコンデンサを提供することである。 Therefore, the main object of the present invention is to realize thinning of the dielectric layer so that the number of internal electrode layers can be increased in a laminated body having a limited size, and the reliability can be increased. It is to provide a high monolithic ceramic capacitor.

この発明にかかる積層セラミックコンデンサは、直方体状の積層体を備え、
積層体は、積層された複数の誘電体層と複数の内部電極層とを有し、さらに、積層方向に相対する第１の主面および第２の主面と、積層方向に直交する幅方向に相対する第１の側面および第２の側面と、積層方向および幅方向に直交する長さ方向に相対する第１の端面および第２の端面とを有し、
第１の端面を覆い、第１の端面から延伸して第１の主面、第２の主面、第１の側面および第２の側面を覆って配置された第１の外部電極と、
第２の端面を覆い、第２の端面から延伸して第１の主面、第２の主面、第１の側面および第２の側面を覆って配置された第２の外部電極とを備え、
誘電体層は
Ｂａ、Ｓｒ、Ｚｒ、Ｔｉ、Ｈｆを含み、Ｃａを任意で含むペロブスカイト型構造からなり、さらにＶを含み、
Ｓｒのモル数／（Ｂａのモル数＋Ｃａのモル数＋Ｓｒのモル数）が０．６から０．９５であり、
Ｚｒのモル数／（Ｚｒのモル数＋Ｔｉのモル数＋Ｈｆのモル数）が０．９から０．９８であり、
誘電体層の厚みは１μｍ以下であり、
誘電体層を構成する誘電体粒子の平均粒径は０．８μｍ以下であることを特徴とする、積層セラミックコンデンサである。
また、この発明にかかる積層セラミックコンデンサは、直方体状の積層体を備え、
積層体は、積層された複数の誘電体層と複数の内部電極層とを有し、さらに、積層方向に相対する第１の主面および第２の主面と、積層方向に直交する幅方向に相対する第１の側面および第２の側面と、積層方向および幅方向に直交する長さ方向に相対する第１の端面および第２の端面とを有し、
第１の端面を覆い、第１の端面から延伸して第１の主面、第２の主面、第１の側面および第２の側面を覆って配置された第１の外部電極と、
第２の端面を覆い、第２の端面から延伸して第１の主面、第２の主面、第１の側面および第２の側面を覆って配置された第２の外部電極とを備え、
誘電体層は、前記積層体を溶剤により溶解した場合、
Ｂａ、Ｓｒ、Ｚｒ、Ｔｉ、Ｈｆを含み、Ｃａを任意で含むペロブスカイト型構造からなり、さらにＶを含み、
Ｓｒのモル数／（Ｂａのモル数＋Ｃａのモル数＋Ｓｒのモル数）が０．６から０．９５であり、
Ｚｒのモル数／（Ｚｒのモル数＋Ｔｉのモル数＋Ｈｆのモル数）が０．９から０．９８であり、
誘電体層の厚みは１μｍ以下であり、
誘電体層を構成する誘電体粒子の平均粒径は０．８μｍ以下であることを特徴とする、積層セラミックコンデンサである。
また、この発明にかかる積層セラミックコンデンサにおいて、誘電体粒子の平均粒径は、０．６μｍ以下であり、誘電体層はさらにＳｉ、Ｍｎを含み、Ｓｉのモル数／Ｍｎのモル数は、０．８以上１．０以下である。
さらに、この発明に係る積層セラミックコンデンサにおいて、誘電体層には、Ａｌが含まれていない。
この発明にかかる積層セラミックコンデンサにおいて、積層体の長さ方向の寸法が０．２５ｍｍ以下であり、積層方向の寸法が０．１２５ｍｍ以下であり、幅方向の寸法が０．１２５ｍｍ以下であることが好ましい。
また、この発明にかかる積層セラミックコンデンサにおいて、（誘電体粒子径の標準偏差／誘電体粒子の平均粒子径）×１００で表されるＣＶ値が４７％以下であることが好ましい。
この発明にかかる積層セラミックコンデンサにおいて、
誘電体層は、
ＳｉとＭｎとを含み、
さらに、Ｒｅで表されるＬａ、Ｃｅ、ＰｒまたはＮｄの少なくとも１種以上を含み、
（Ｂａのモル数＋Ｃａのモル数＋Ｓｒのモル数＋Ｒｅのモル数）／（Ｚｒのモル数＋Ｔｉのモル数＋Ｈｆのモル数）が１．００以上１．０３以下であり、
Ｂａのモル数／（Ｂａのモル数＋Ｃａのモル数＋Ｓｒのモル数）が０．０５以上０．４０以下であり、
Ｃａのモル数／（Ｂａのモル数＋Ｃａのモル数＋Ｓｒのモル数）が０．００以上０．３５以下であり、
Ｔｉのモル数／（Ｚｒのモル数＋Ｔｉのモル数＋Ｈｆのモル数）が０．０２以上０．１０以下であり、
Ｓｉのモル数／（Ｚｒのモル数＋Ｔｉのモル数＋Ｈｆのモル数）が０．１以上４．０以下であり、
Ｍｎのモル数／（Ｚｒのモル数＋Ｔｉのモル数＋Ｈｆのモル数）が０．１以上４．０以下であり、
Ｖのモル数／（Ｚｒのモル数＋Ｔｉのモル数＋Ｈｆのモル数）が０．０１以上０．３以下であり、
Ｒｅのモル数／（Ｚｒのモル数＋Ｔｉのモル数＋Ｈｆのモル数）が０．０以上３．０以下であることが好ましい。
また、この発明にかかる誘電体セラミック材料の原料粉末を混合したスラリーは、
上述のいずれかに記載の積層セラミックコンデンサを作製するための原料スラリーであって、
原料スラリーは、Ｂａ、Ｃａ、Ｓｒ、Ｚｒ、Ｔｉ、Ｈｆを含む原料粉末の凝集粒径（Ｄ５０）は１５０ｎｍ以下であることを特徴とする、原料スラリーである。
また、上記原料粉末を合成したペロブスカイト型構造は、
上述のいずれかに記載の積層セラミックコンデンサを作製するためのペロブスカイト型構造であって、Ｖをさらに含み、
ペロブスカイト型構造を含む第１主成分粉末は、粉末Ｘ線回折による（２０２）回折ピークの積分幅が０．２８°以下となることを特徴とする、ペロブスカイト型構造である。
The multilayer ceramic capacitor according to the present invention includes a rectangular parallelepiped laminate.
The laminated body has a plurality of laminated dielectric layers and a plurality of internal electrode layers, and further has a first main surface and a second main surface facing the stacking direction, and a width direction orthogonal to the stacking direction. It has a first side surface and a second side surface facing each other, and a first end face and a second end face facing each other in the length direction orthogonal to the stacking direction and the width direction.
A first external electrode that covers the first end face and extends from the first end face and is arranged so as to cover the first main surface, the second main surface, the first side surface, and the second side surface.
It is provided with a second external electrode that covers the second end face and extends from the second end face and is arranged so as to cover the first main surface, the second main surface, the first side surface, and the second side surface. ,
The dielectric layer comprises a perovskite-type structure containing Ba, Sr, Zr, Ti, Hf and optionally Ca, and further contains V.
The number of moles of Sr / (the number of moles of Ba + the number of moles of Ca + the number of moles of Sr) is 0.6 to 0.95.
The number of moles of Zr / (the number of moles of Zr + the number of moles of Ti + the number of moles of Hf) is 0.9 to 0.98.
The thickness of the dielectric layer is 1 μm or less,
Wherein the average particle diameter of the dielectric particles forming the dielectric layer is 0.8μm or less, a laminated ceramic co down capacitor.
Further, the multilayer ceramic capacitor according to the present invention includes a rectangular parallelepiped laminate.
The laminated body has a plurality of laminated dielectric layers and a plurality of internal electrode layers, and further has a first main surface and a second main surface facing the stacking direction, and a width direction orthogonal to the stacking direction. It has a first side surface and a second side surface facing each other, and a first end face and a second end face facing each other in the length direction orthogonal to the stacking direction and the width direction.
A first external electrode that covers the first end face and extends from the first end face and is arranged so as to cover the first main surface, the second main surface, the first side surface, and the second side surface.
It is provided with a second external electrode that covers the second end face and extends from the second end face and is arranged so as to cover the first main surface, the second main surface, the first side surface, and the second side surface. ,
The dielectric layer is formed when the laminate is dissolved with a solvent.
It consists of a perovskite-type structure containing Ba, Sr, Zr, Ti, Hf and optionally Ca, and further contains V.
The number of moles of Sr / (the number of moles of Ba + the number of moles of Ca + the number of moles of Sr) is 0.6 to 0.95.
The number of moles of Zr / (the number of moles of Zr + the number of moles of Ti + the number of moles of Hf) is 0.9 to 0.98.
The thickness of the dielectric layer is 1 μm or less,
Wherein the average particle diameter of the dielectric particles forming the dielectric layer is 0.8μm or less, a laminated ceramic co down capacitor.
Further, in the multilayer ceramic capacitor according to the present invention, the average particle size of the dielectric particles is 0.6 μm or less, the dielectric layer further contains Si and Mn, and the number of moles of Si / the number of moles of Mn is 0. It is 8.8 or more and 1.0 or less.
Further, in the multilayer ceramic capacitor according to the present invention, the dielectric layer does not contain Al.
In the multilayer ceramic capacitor according to the present invention, the dimension in the length direction of the laminate is 0.25 mm or less, the dimension in the lamination direction is 0.125 mm or less, and the dimension in the width direction is 0.125 mm or less. preferable.
Further, in the multilayer ceramic capacitor according to the present invention, the CV value represented by (standard deviation of dielectric particle size / average particle size of dielectric particles) × 100 is preferably 47% or less.
In the multilayer ceramic capacitor according to the present invention
The dielectric layer is
Including Si and Mn
Further, it contains at least one of La, Ce, Pr or Nd represented by Re, and contains at least one of them.
(Number of moles of Ba + number of moles of Ca + number of moles of Sr + number of moles of Re) / (number of moles of Zr + number of moles of Ti + number of moles of Hf) is 1.00 or more and 1.03 or less.
The number of moles of Ba / (the number of moles of Ba + the number of moles of Ca + the number of moles of Sr) is 0.05 or more and 0.40 or less.
The number of moles of Ca / (the number of moles of Ba + the number of moles of Ca + the number of moles of Sr) is 0.00 or more and 0.35 or less.
The number of moles of Ti / (the number of moles of Zr + the number of moles of Ti + the number of moles of Hf) is 0.02 or more and 0.10 or less.
The number of moles of Si / (the number of moles of Zr + the number of moles of Ti + the number of moles of Hf) is 0.1 or more and 4.0 or less.
The number of moles of Mn / (the number of moles of Zr + the number of moles of Ti + the number of moles of Hf) is 0.1 or more and 4.0 or less.
The number of moles of V / (the number of moles of Zr + the number of moles of Ti + the number of moles of Hf) is 0.01 or more and 0.3 or less.
The number of moles of Re / (number of moles of Zr + number of moles of Ti + number of moles of Hf) is preferably 0.0 or more and 3.0 or less.
Further, the slurry in which the raw material powder of the dielectric ceramic material according to the present invention is mixed is
A raw material slurry for producing the multilayer ceramic capacitor according to any one of the above.
The raw material slurry is a raw material slurry characterized in that the aggregated particle size (D50) of the raw material powder containing Ba, Ca, Sr, Zr, Ti and Hf is 150 nm or less.
In addition, the perovskite-type structure obtained by synthesizing the above raw material powder is
A perovskite-type structure for making the monolithic ceramic capacitor according to any one of the above, further comprising V.
The first principal component powder containing the perovskite-type structure has a perovskite-type structure, characterized in that the integrated width of the (202) diffraction peak by powder X-ray diffraction is 0.28 ° or less.

この発明にかかる積層セラミックコンデンサでは、積層体を構成する誘電体層が、Ｂａ、Ｃａ、Ｓｒ、Ｚｒ、Ｔｉ、Ｈｆを含むペロブスカイト型構造とＶとからなり、各成分のモル比が上述のような割合となるように配合し、誘電体層の厚みを１μｍ以下とし、誘電体層を構成する誘電体粒子の平均粒径を０．８μｍ以下とすることにより、誘電体層の薄層化を図ることができるとともに、誘電体層の絶縁性の向上を図ることができる。 In the multilayer ceramic capacitor according to the present invention, the dielectric layer constituting the laminate is composed of a perovskite-type structure containing Ba, Ca, Sr, Zr, Ti, and Hf and V, and the molar ratio of each component is as described above. The thickness of the dielectric layer is set to 1 μm or less, and the average particle size of the dielectric particles constituting the dielectric layer is set to 0.8 μm or less to make the dielectric layer thinner. In addition to being able to achieve this, it is possible to improve the insulating property of the dielectric layer.

この発明によれば、誘電体セラミックコンデンサの寸法が制限されても、誘電体層を薄くすることができるとともに、誘電体層の絶縁性を良好にすることができるため、積層体内の内部電極層の数を多くすることができる。したがって、制限された寸法の中で、大きい静電容量を得ることができるとともに、信頼性の高い積層セラミックコンデンサを得ることができる。 According to the present invention, even if the dimensions of the dielectric ceramic capacitor are limited, the dielectric layer can be made thin and the insulating property of the dielectric layer can be improved, so that the internal electrode layer in the laminate can be improved. The number of can be increased. Therefore, it is possible to obtain a large capacitance and a highly reliable multilayer ceramic capacitor within the limited dimensions.

この発明の上述の目的、その他の目的、特徴および利点は、図面を参照して行う以下の発明を実施するための形態の説明から一層明らかとなろう。 The above-mentioned object, other object, feature and advantage of the present invention will be further clarified from the description of the embodiment for carrying out the following invention with reference to the drawings.

この発明にかかる積層セラミックコンデンサの一例を示す斜視図である。It is a perspective view which shows an example of the multilayer ceramic capacitor which concerns on this invention. 図１に示す積層セラミックコンデンサの線ＩＩ−ＩＩにおける断面図である。FIG. 5 is a cross-sectional view taken along the line II-II of the monolithic ceramic capacitor shown in FIG. 図１に示す積層セラミックコンデンサの線ＩＩＩ−ＩＩＩにおける断面図である。FIG. 3 is a cross-sectional view taken along the line III-III of the monolithic ceramic capacitor shown in FIG. この発明にかかる積層セラミックコンデンサに用いられる積層体の断面図における誘電体粒子の観測点を示す図解図である。It is a schematic diagram which shows the observation point of the dielectric particle in the cross-sectional view of the laminated body used for the laminated ceramic capacitor which concerns on this invention. この発明にかかる積層セラミックコンデンサの一例の断面の電子顕微鏡写真像を示す。An electron micrograph image of a cross section of an example of a multilayer ceramic capacitor according to the present invention is shown.

図１、図２および図３に示すように、積層セラミックコンデンサ１０は、たとえば、直方体状の積層体１２を備える。積層体１２は、積層された複数の誘電体層１４と複数の内部電極層１６とを有する。さらに、積層体１２は、積層方向ｘに相対する第１の主面１２ａおよび第２の主面１２ｂと、積層方向ｘに直交する幅方向ｙに相対する第１の側面１２ｃおよび第２の側面１２ｄと、積層方向ｘおよび幅方向ｙに直交する長さ方向ｚに相対する第１の端面１２ｅおよび第２の端面１２ｆとを有する。この積層体１２には、角部および稜線部に丸みがつけられていることが好ましい。なお、角部とは、積層体の隣接する３面が交わる部分のことであり、稜線部とは、積層体の隣接する２面が交わる部分のことである。 As shown in FIGS. 1, 2 and 3, the multilayer ceramic capacitor 10 includes, for example, a rectangular parallelepiped laminated body 12. The laminated body 12 has a plurality of laminated dielectric layers 14 and a plurality of internal electrode layers 16. Further, the laminated body 12 has a first main surface 12a and a second main surface 12b facing the stacking direction x, and a first side surface 12c and a second side surface facing the width direction y orthogonal to the stacking direction x. It has 12d and a first end face 12e and a second end face 12f facing the length direction z orthogonal to the stacking direction x and the width direction y. It is preferable that the laminated body 12 has rounded corners and ridges. The corner portion is a portion where three adjacent surfaces of the laminated body intersect, and the ridge portion is a portion where two adjacent surfaces of the laminated body intersect.

誘電体層１４の積層方向の寸法は、０．３μｍ以上１．０μｍ以下である。誘電体層１４は、外層部１４ａと内層部１４ｂとを含む。外層部１４ａは、積層体１２の第１の主面１２ａ側および第２の主面１２ｂ側に位置し、第１の主面１２ａと最も第１の主面１２ａに近い内部電極層１６との間に位置する誘電体層１４、および第２の主面１２ｂと最も第２の主面１２ｂに近い内部電極層１６との間に位置する誘電体層１４である。そして、両外層部１４ａに挟まれた領域が内層部１４ｂである。外層部１４ａの積層方向の寸法は、１５μｍ以上、２０μｍ以下であることが好ましい。なお、積層体１２の寸法は、長さ方向Ｌの寸法が０．２５ｍｍ以下、幅方向Ｗの寸法が０．１２５ｍｍ以下、厚み方向Ｔの寸法が０．１２５ｍｍ以下である。 The dimension of the dielectric layer 14 in the stacking direction is 0.3 μm or more and 1.0 μm or less. The dielectric layer 14 includes an outer layer portion 14a and an inner layer portion 14b. The outer layer portion 14a is located on the first main surface 12a side and the second main surface 12b side of the laminated body 12, and is formed by the first main surface 12a and the inner electrode layer 16 closest to the first main surface 12a. A dielectric layer 14 located between them, and a dielectric layer 14 located between the second main surface 12b and the internal electrode layer 16 closest to the second main surface 12b. The region sandwiched between the two outer layer portions 14a is the inner layer portion 14b. The dimensions of the outer layer portion 14a in the stacking direction are preferably 15 μm or more and 20 μm or less. The dimensions of the laminated body 12 are such that the dimension of the length direction L is 0.25 mm or less, the dimension of the width direction W is 0.125 mm or less, and the dimension of the thickness direction T is 0.125 mm or less.

図２および図３に示すように、積層体１２は、複数の内部電極層１６として、たとえば略矩形状の複数の第１の内部電極層１６ａおよび複数の第２の内部電極層１６ｂを有する。複数の第１の内部電極層１６ａおよび複数の第２の内部電極層１６ｂは、積層体１２の積層方向ｘに沿って等間隔に交互に配置されるように埋設されている。
第１の内部電極層１６ａの一端側には、積層体１２の第１の端面１２ｅに引き出された引出電極部１８ａを有する。第２の内部電極層１６ｂの一端側には、積層体１２の第２の端面１２ｆに引き出された引出電極部１８ｂを有する。具体的には、第１の内部電極層１６ａの一端側の引出電極部１８ａは、積層体１２の第１の端面１２ｅに露出している。また、第２の内部電極層１６ｂの一端側の引出電極部１８ｂは、積層体１２の第２の端面１２ｆに露出している。 As shown in FIGS. 2 and 3, the laminate 12 has, for example, a plurality of substantially rectangular first internal electrode layers 16a and a plurality of second internal electrode layers 16b as the plurality of internal electrode layers 16. The plurality of first internal electrode layers 16a and the plurality of second internal electrode layers 16b are embedded so as to be alternately arranged at equal intervals along the stacking direction x of the laminated body 12.
On one end side of the first internal electrode layer 16a, there is a drawer electrode portion 18a drawn out to the first end surface 12e of the laminated body 12. On one end side of the second internal electrode layer 16b, there is a drawer electrode portion 18b drawn out to the second end surface 12f of the laminated body 12. Specifically, the extraction electrode portion 18a on one end side of the first internal electrode layer 16a is exposed on the first end surface 12e of the laminated body 12. Further, the extraction electrode portion 18b on one end side of the second internal electrode layer 16b is exposed on the second end surface 12f of the laminated body 12.

積層体１２は、誘電体層１４の内層部１４ｂにおいて、第１の内部電極層１６ａと第２の内部電極層１６ｂとが対向する対向電極部２０ａを含む。また、積層体１２は、対向電極部２０ａの幅方向Ｗの一端と第１の側面１２ｃとの間および対向電極部２０ａの幅方向Ｗの他端と第２の側面１２ｄとの間に形成される積層体１４の側部（以下、「Ｗギャップ」という。）２０ｂを含む。さらに、積層体１４は、第１の内部電極層１６ａの引出電極部１８ａとは反対側の端部と第２の端面１２ｆとの間および第２の内部電極層１６ｂの引出電極部１８ｂとは反対側の端部と第１の端面１２ｅとの間に形成される積層体１４の端部（以下、「Ｌギャップ」という。）２０ｃを含む。
ここで、積層体１２の端部のＬギャップ２０ｃの長さは、２０μｍ以上、４０μｍ以下であることが好ましい。また、積層体１２の側部のＷギャップ２０ｂの長さは、１５μｍ以上、２０μｍ以下であることが好ましい。 The laminated body 12 includes a counter electrode portion 20a in which the first internal electrode layer 16a and the second internal electrode layer 16b face each other in the inner layer portion 14b of the dielectric layer 14. Further, the laminated body 12 is formed between one end of the counter electrode portion 20a in the width direction W and the first side surface 12c and between the other end of the counter electrode portion 20a in the width direction W and the second side surface 12d. 20b of a side portion (hereinafter, referred to as “W gap”) of the laminated body 14 is included. Further, the laminated body 14 is formed between the end portion of the first internal electrode layer 16a opposite to the extraction electrode portion 18a and the second end surface 12f, and the extraction electrode portion 18b of the second internal electrode layer 16b. The end portion (hereinafter, referred to as “L gap”) 20c of the laminated body 14 formed between the end portion on the opposite side and the first end surface 12e is included.
Here, the length of the L gap 20c at the end of the laminated body 12 is preferably 20 μm or more and 40 μm or less. Further, the length of the W gap 20b on the side portion of the laminated body 12 is preferably 15 μm or more and 20 μm or less.

積層体１２の誘電体層１４は、Ｂａ、Ｚｒ、Ｔｉ、Ｈｆを含み、Ｃａを任意で含むペロブスカイト型構造を含み、さらにＶを含む。これらの成分の中で、特にＳｒとＺｒの比率が高く、Ｓｒのモル数／（Ｂａのモル数＋Ｃａのモル数＋Ｓｒのモル数）が０．６から０．９５であり、Ｚｒのモル数／（Ｚｒのモル数＋Ｔｉのモル数＋Ｈｆのモル数）が０．９から０．９８である。 The dielectric layer 14 of the laminate 12 contains a perovskite-type structure containing Ba, Zr, Ti, and Hf, optionally containing Ca, and further contains V. Among these components, the ratio of Sr and Zr is particularly high, and the number of moles of Sr / (number of moles of Ba + number of moles of Ca + number of moles of Sr) is 0.6 to 0.95, and the number of moles of Zr. / (Number of moles of Zr + number of moles of Ti + number of moles of Hf) is 0.9 to 0.98.

また、ペロブスカイト型構造は、ＳｉとＭｎとＲｅとを含み、Ｒｅは、Ｌａ、Ｃｅ、ＰｒまたはＮｄのいずれか１種を含む成分である。この場合、
（Ｂａのモル数＋Ｃａのモル数＋Ｓｒのモル数＋Ｒｅのモル数）／（Ｚｒのモル数＋Ｔｉのモル数＋Ｈｆのモル数）が１．００以上１．０３以下であり、
Ｂａのモル数／（Ｂａのモル数＋Ｃａのモル数＋Ｓｒのモル数）が０．０５以上０．４０以下であり、
Ｃａのモル数／（Ｂａのモル数＋Ｃａのモル数＋Ｓｒのモル数）が０．００以上０．３５以下であり、
Ｔｉのモル数／（Ｚｒのモル数＋Ｔｉのモル数＋Ｈｆのモル数）が０．０２以上０．１０以下であり、
Ｓｉのモル数／（Ｚｒのモル数＋Ｔｉのモル数＋Ｈｆのモル数）が０．１以上４．０以下であり、
Ｍｎのモル数／（Ｚｒのモル数＋Ｔｉのモル数＋Ｈｆのモル数）が０．１以上４．０以下であり、
Ｖのモル数／（Ｚｒのモル数＋Ｔｉのモル数＋Ｈｆのモル数）が０．０１以上０．３以下であり、
Ｒｅのモル数／（Ｚｒのモル数＋Ｔｉのモル数＋Ｈｆのモル数）が０．０以上３．０以下である。
また、誘電体粒子径は、０．８μｍ以下であり、０．６μｍ以下であれば、さらに誘電体層１４を薄層化することができる。ここで、Ｓｉのモル数／Ｍｎのモル数は、０．８以上１．０以下であることが好ましい。また、誘電体層１４には、Ａｌが含まれていないことが好ましい。また、誘電体粒子は、０．３４μｍ以上である。 The perovskite-type structure contains Si, Mn, and Re, and Re is a component containing any one of La, Ce, Pr, and Nd. in this case,
(Number of moles of Ba + number of moles of Ca + number of moles of Sr + number of moles of Re) / (number of moles of Zr + number of moles of Ti + number of moles of Hf) is 1.00 or more and 1.03 or less.
The number of moles of Ba / (the number of moles of Ba + the number of moles of Ca + the number of moles of Sr) is 0.05 or more and 0.40 or less.
The number of moles of Ca / (the number of moles of Ba + the number of moles of Ca + the number of moles of Sr) is 0.00 or more and 0.35 or less.
The number of moles of Ti / (the number of moles of Zr + the number of moles of Ti + the number of moles of Hf) is 0.02 or more and 0.10 or less.
The number of moles of Si / (the number of moles of Zr + the number of moles of Ti + the number of moles of Hf) is 0.1 or more and 4.0 or less.
The number of moles of Mn / (the number of moles of Zr + the number of moles of Ti + the number of moles of Hf) is 0.1 or more and 4.0 or less.
The number of moles of V / (the number of moles of Zr + the number of moles of Ti + the number of moles of Hf) is 0.01 or more and 0.3 or less.
The number of moles of Re / (the number of moles of Zr + the number of moles of Ti + the number of moles of Hf) is 0.0 or more and 3.0 or less.
Further, if the dielectric particle size is 0.8 μm or less and 0.6 μm or less, the dielectric layer 14 can be further thinned. Here, the number of moles of Si / the number of moles of Mn is preferably 0.8 or more and 1.0 or less. Further, it is preferable that the dielectric layer 14 does not contain Al. The dielectric particles are 0.34 μm or more.

誘電体粒子径を得るために、積層体１２の長さ方向Ｌの１／２程度の深さにおける幅方向Ｗおよび厚み方向Ｔを含む断面（以下、「ＷＴ断面」という。）が露出するように試料が破断される。次に、セラミックスにおける誘電体粒子間の境界（以下、「粒界」という。）を明確にするために、上記試料が熱処理される。熱処理の温度は、粒成長しない温度で、かつ粒界が明確になる温度とし、本実施例においては１０００℃で処理される。このようにして準備されたサンプルにおいて、図４に示すように、積層体１２のＷＴ断面の幅方向Ｗおよび厚み方向Ｔのそれぞれの１／２程度の位置で、走査型電子顕微鏡（ＳＥＭ）にて誘電体層１４の誘電体粒子が１万倍で観察される。得られたＳＥＭ画像から無作為に１００個のグレインが抽出され、画像解析により各誘電体粒子の粒界の内側部分の面積を求めて円相当径が算出され、それが粒子径とされる。粒子径の代表値は、体積平均粒径で算出される。また、ＣＶ値は、１００個の誘電体粒子の粒子径の標準偏差を平均粒径で除して算出される。ここで、ＣＶ値とは、ＣＶ値（％）＝標準偏差／平均値＊１００で与えられる変動係数のことである。このＣＶ値は、４７％以下であることが好ましい。後述の実施例において得られた結果は、表１および表２に示した。 In order to obtain the dielectric particle size, a cross section including the width direction W and the thickness direction T at a depth of about 1/2 of the length direction L of the laminate 12 (hereinafter, referred to as “WT cross section”) is exposed. The sample is broken. Next, the sample is heat-treated in order to clarify the boundary between the dielectric particles in the ceramic (hereinafter, referred to as "grain boundary"). The temperature of the heat treatment is a temperature at which grain growth does not occur and a grain boundary becomes clear, and in this embodiment, the heat treatment is performed at 1000 ° C. In the sample prepared in this manner, as shown in FIG. 4, a scanning electron microscope (SEM) was used at a position of about 1/2 of each of the width direction W and the thickness direction T of the WT cross section of the laminated body 12. The dielectric particles of the dielectric layer 14 are observed at a magnification of 10,000. 100 grains are randomly extracted from the obtained SEM image, and the area of the inner portion of the grain boundary of each dielectric particle is calculated by image analysis to calculate the equivalent circle diameter, which is used as the particle diameter. The representative value of the particle size is calculated by the volume average particle size. The CV value is calculated by dividing the standard deviation of the particle diameters of 100 dielectric particles by the average particle size. Here, the CV value is a coefficient of variation given by CV value (%) = standard deviation / average value * 100. This CV value is preferably 47% or less. The results obtained in the examples described below are shown in Tables 1 and 2.

内部電極層１６は、たとえば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、Ａｕなどの金属を含有している。内部電極層１６は、さらに誘電体層１４に含まれるセラミックスと同一組成系の誘電体粒子を含んでいてもよい。内部電極層１６の枚数は、５０枚以下であることが好ましい。内部電極層１６の厚みは、０．７μｍ以上０．３μｍ以下であることが好ましい。第１の内部電極層１６ａおよび第２の内部電極層１６ｂは、互いに対向する対向電極部２０ａと、対向電極部２０ａから積層体１２の第１の端面１２ｅおよび第２の端面１２ｆに引き出される引出電極部１８ａおよび１８ｂを備えている。 The internal electrode layer 16 contains, for example, a metal such as Ni, Cu, Ag, Pd, Ag—Pd alloy, and Au. The internal electrode layer 16 may further contain dielectric particles having the same composition as the ceramics contained in the dielectric layer 14. The number of internal electrode layers 16 is preferably 50 or less. The thickness of the internal electrode layer 16 is preferably 0.7 μm or more and 0.3 μm or less. The first internal electrode layer 16a and the second internal electrode layer 16b are drawn out from the counter electrode portions 20a facing each other and the counter electrode portions 20a to the first end surface 12e and the second end surface 12f of the laminated body 12. It includes electrode portions 18a and 18b.

積層体１２の第１の端面１２ｅ側および第２の端面１２ｆ側には、外部電極２２が形成される。外部電極２２は、第１の外部電極２２ａおよび第２の外部電極２２ｂを有する。
積層体１２の第１の端面１２ｅ側には、第１の外部電極２２ａが形成される。第１の外部電極２２ａは、積層体１２の第１の端面１２ｅを覆い、第１の端面１２ｅから延伸して第１の主面１２ａ、第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄの一部分を覆うように形成される。この場合、第１の外部電極２２ａは、第１の内部電極層１６ａの引出電極部１８ａと電気的に接続される。
積層体１２の第２の端面１２ｆ側には、第２の外部電極２２ｂが形成される。第２の外部電極２２ｂは、積層体１２の第２の端面１２ｆを覆い、第２の端面１２ｆから延伸して第１の主面１２ａ、第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄの一部分を覆うように形成される。この場合、第２の外部電極２２ｂは、第２の内部電極層１６ｂの引出電極部１８ｂと電気的に接続される。 External electrodes 22 are formed on the first end face 12e side and the second end face 12f side of the laminated body 12. The external electrode 22 has a first external electrode 22a and a second external electrode 22b.
A first external electrode 22a is formed on the first end surface 12e side of the laminated body 12. The first external electrode 22a covers the first end surface 12e of the laminated body 12, extends from the first end surface 12e, and extends from the first main surface 12a, the second main surface 12b, the first side surface 12c, and the first surface. It is formed so as to cover a part of the side surface 12d of 2. In this case, the first external electrode 22a is electrically connected to the extraction electrode portion 18a of the first internal electrode layer 16a.
A second external electrode 22b is formed on the second end surface 12f side of the laminated body 12. The second external electrode 22b covers the second end surface 12f of the laminated body 12, extends from the second end surface 12f, and extends from the first main surface 12a, the second main surface 12b, the first side surface 12c, and the second. It is formed so as to cover a part of the side surface 12d of 2. In this case, the second external electrode 22b is electrically connected to the extraction electrode portion 18b of the second internal electrode layer 16b.

積層体１２内においては、各対向電極部２０ａで第１の内部電極層１６ａと第２の内部電極層１６ｂとが誘電体層１４を介して対向することにより、静電容量が形成されている。そのため、第１の内部電極層１６ａが接続された第１の外部電極２２ａと第２の内部電極層１６ｂが接続された第２の外部電極２２ｂとの間に、静電容量を得ることができる。したがって、このような構造の積層セラミック電子部品はコンデンサとして機能する。 In the laminated body 12, the capacitance is formed by the first internal electrode layer 16a and the second internal electrode layer 16b facing each other via the dielectric layer 14 at each counter electrode portion 20a. .. Therefore, a capacitance can be obtained between the first external electrode 22a to which the first internal electrode layer 16a is connected and the second external electrode 22b to which the second internal electrode layer 16b is connected. .. Therefore, the monolithic ceramic electronic component having such a structure functions as a capacitor.

第１の外部電極２２ａは、図５に示すように、積層体１２側から順に、下地電極層２４ａおよびめっき層２６ａを有する。同様に、第２の外部電極２２ｂは、積層体１２側から順に、下地電極層２４ｂおよびめっき層２６ｂを有する。 As shown in FIG. 5, the first external electrode 22a has a base electrode layer 24a and a plating layer 26a in this order from the laminated body 12 side. Similarly, the second external electrode 22b has a base electrode layer 24b and a plating layer 26b in this order from the laminated body 12 side.

下地電極層２４ａおよび２４ｂは、それぞれ、焼付け層、樹脂層、薄膜層などから選ばれる少なくとも１つを含むが、ここでは焼付け層で形成された下地電極層２４ａおよび２４ｂについて説明する。
焼付け層は、Ｓｉを含むガラスと、金属としてのＣｕとを含む。焼付け層は、ガラスおよび金属を含む導電性ペーストを積層体１２に塗布して焼き付けたものであり、誘電体層１４および内部電極層１６を焼成した後に焼き付けたものである。焼付け層のうちの最も厚い部分の厚みは、５μｍ以上２５μｍ以下であることが好ましい。 The base electrode layers 24a and 24b include at least one selected from a baking layer, a resin layer, a thin film layer, and the like, respectively. Here, the base electrode layers 24a and 24b formed by the baking layer will be described.
The baking layer contains glass containing Si and Cu as a metal. The baking layer is obtained by applying a conductive paste containing glass and metal to the laminate 12 and baking it, and baking the dielectric layer 14 and the internal electrode layer 16 after firing. The thickness of the thickest portion of the baked layer is preferably 5 μm or more and 25 μm or less.

焼付け層上に、導電性粒子と熱硬化性樹脂とを含む樹脂層が形成されてもよい。樹脂層のうちの最も厚い部分の厚みは、５μｍ以上２５μｍ以下であることが好ましい。また、めっき層２６ａおよび２６ｂとしては、たとえば、Ｃｕ、Ｎｉ、Ｓｎ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、Ａｕなどから選ばれる少なくとも１種類が用いられる。
めっき層２６ａおよび２６ｂは、複数層によって形成されてもよい。好ましくは、焼付け層上に形成されたＮｉめっき層と、Ｎｉめっき層上に形成されたＳｎめっき層の２層構造である。Ｎｉめっき層は、下地電極層２４ａおよび２４ｂが積層セラミック電子部品を実装する際のはんだによって侵食されることを防止するために用いられ、Ｓｎめっき層は、積層セラミック電子部品を実装する際のはんだの濡れ性を向上させて、容易に実装することができるようにするために用いられる。
めっき層一層あたりの厚みは、１μｍ以上８μｍ以下であることが好ましい。 A resin layer containing conductive particles and a thermosetting resin may be formed on the baking layer. The thickness of the thickest portion of the resin layer is preferably 5 μm or more and 25 μm or less. Further, as the plating layers 26a and 26b, at least one selected from, for example, Cu, Ni, Sn, Ag, Pd, Ag—Pd alloy, Au and the like is used.
The plating layers 26a and 26b may be formed by a plurality of layers. A two-layer structure of a Ni plating layer formed on the baking layer and a Sn plating layer formed on the Ni plating layer is preferable. The Ni plating layer is used to prevent the base electrode layers 24a and 24b from being eroded by the solder when mounting the laminated ceramic electronic components, and the Sn plating layer is used for mounting the laminated ceramic electronic components. It is used to improve the wettability of the solder so that it can be easily mounted.
The thickness of one layer of the plating layer is preferably 1 μm or more and 8 μm or less.

なお、積層体の寸法は、長さ方向Ｌの寸法が０．１８ｍｍ以上０．３２ｍｍ以下、幅方向Ｗの寸法が０．０９ｍｍ以上０．１８ｍｍ以下、厚み方向Ｔの寸法が０．０９ｍｍ以上０．２４０ｍｍ以下である。なお、各寸法の狙い値は、長さ方向Ｌの寸法が０．２５ｍｍ以下、幅方向Ｗの寸法が０．１２５ｍｍ以下、厚み方向Ｔの寸法が０．１２５ｍｍ以下である。なお、積層体の寸法は、マイクロスコープにより測定することができる。 The dimensions of the laminate are as follows: the dimension of the length direction L is 0.18 mm or more and 0.32 mm or less, the dimension of the width direction W is 0.09 mm or more and 0.18 mm or less, and the dimension of the thickness direction T is 0.09 mm or more and 0. .240 mm or less. The target value of each dimension is that the dimension in the length direction L is 0.25 mm or less, the dimension in the width direction W is 0.125 mm or less, and the dimension in the thickness direction T is 0.125 mm or less. The dimensions of the laminate can be measured with a microscope.

また、上述の複数の導電体層および複数の誘電体層の各々の平均厚さは、以下のように測定される。まず、積層体の長さ方向Ｌおよび厚み方向Ｔを含む断面（以下、「ＬＴ断面」という。）が露出するように、積層セラミックコンデンサ１０が研磨される。このＬＴ断面を走査型電子顕微鏡で観察することにより、各部の厚みが観測される。この場合、積層体１２の断面の中心を通り、厚み方向Ｔに沿った中心線、およびこの中心線から両側に２本ずつ引いた線の合計５本の線上における厚さが測定される。これらの５つの測定値の平均値が、各部の平均厚さとされる。より正確な平均厚さを求めるためには、厚み方向Ｔにおける上部、中央部、下部のそれぞれについて上記５つの測定値を求め、これらの測定値の平均値が各部の平均厚さとされる。 Further, the average thickness of each of the above-mentioned plurality of conductor layers and the plurality of dielectric layers is measured as follows. First, the multilayer ceramic capacitor 10 is polished so that a cross section (hereinafter, referred to as “LT cross section”) including the length direction L and the thickness direction T of the laminate is exposed. By observing this LT cross section with a scanning electron microscope, the thickness of each part can be observed. In this case, the thickness is measured on a total of five lines passing through the center of the cross section of the laminated body 12, the center line along the thickness direction T, and two lines drawn on each side from the center line. The average value of these five measured values is taken as the average thickness of each part. In order to obtain a more accurate average thickness, the above five measured values are obtained for each of the upper part, the central part, and the lower part in the thickness direction T, and the average value of these measured values is taken as the average thickness of each part.

このようにして得られた積層セラミックコンデンサ１０について、外部電極２２内のＣｕ結晶は、以下のようにして観察することができる。
まず、積層セラミックコンデンサ１０について、外部電極２２を含むＬＴ断面が露出するように研磨される。なお、研磨による外部電極２２の金属垂れが生じないように、金属垂れを除去しておくことが好ましい。そして、下地電極層２４ａおよび２４ｂの断面が、走査イオン電子顕微鏡（ＳＩＭ）にて撮像される。 With respect to the multilayer ceramic capacitor 10 thus obtained, the Cu crystals in the external electrode 22 can be observed as follows.
First, the monolithic ceramic capacitor 10 is polished so that the LT cross section including the external electrode 22 is exposed. It is preferable to remove the metal dripping so that the metal dripping of the external electrode 22 does not occur due to polishing. Then, the cross sections of the base electrode layers 24a and 24b are imaged with a scanning ion electron microscope (SIM).

Ｃｕの結晶のうち、結晶方位の異なるＣｕ結晶がＳＩＭ上で異なって見える。なお、コントラストが全て同じに見える場合は、コントラストが調整される。コントラストが異なるＣｕ結晶の界面を測長することで、Ｃｕ結晶の境界線の平均長さが算出される。なお、全てのＣｕ結晶の境界線を測長することが難しい場合は、積層体１２の端面にほぼ平行な仮想線を引き、その直線上に存在するＣｕ結晶の境界線を測長することで代用することができる。この積層セラミックコンデンサ１０では、Ｃｕ結晶の境界線を３μｍ以下とすることにより、内部電極層１６と外部電極２２との接触性を向上させることができる。 Among the Cu crystals, Cu crystals having different crystal orientations look different on the SIM. If the contrasts all look the same, the contrasts are adjusted. By measuring the length of the interface of Cu crystals with different contrasts, the average length of the boundary line of Cu crystals is calculated. If it is difficult to measure the boundary lines of all Cu crystals, draw a virtual line that is almost parallel to the end face of the laminated body 12 and measure the boundary lines of the Cu crystals existing on the straight line. Can be substituted. In this multilayer ceramic capacitor 10, the contact property between the internal electrode layer 16 and the external electrode 22 can be improved by setting the boundary line of Cu crystals to 3 μm or less.

また、積層体１２の第１の端面１２ｅおよび第２の端面１２ｆから２μｍ未満の範囲でほぼ平行な仮想線を引き、その直線上に存在するガラスの個数を数えることで、下地電極層２４ａおよび２４ｂに含まれるガラスが積層体１２とどれくらい接触しているかがわかる。このガラスの個数が５個以上の場合、下地電極層２４ａおよび２４ｂと積層体１２との固着力が強くなる。ただし、ガラスの個数が５個を下回ると、外部電極２２と内部電極層１６との固着力が悪くなる。 Further, by drawing substantially parallel virtual lines in a range of less than 2 μm from the first end face 12e and the second end face 12f of the laminated body 12 and counting the number of glasses existing on the straight line, the base electrode layer 24a and the base electrode layer 24a and It can be seen how much the glass contained in 24b is in contact with the laminate 12. When the number of the glasses is 5 or more, the adhesive force between the base electrode layers 24a and 24b and the laminated body 12 becomes strong. However, if the number of glasses is less than 5, the adhesive force between the external electrode 22 and the internal electrode layer 16 deteriorates.

次に、この積層セラミックコンデンサ１０の製造プロセスについて説明する。まず、誘電体層１４の主成分を構成する素材として、原料粉末である純度９９％以上のＳｒＣＯ3、ＢａＣＯ3、ＣａＣＯ3、ＺｒＯ2、ＴｉＯ2、Ｒｅ2Ｏ3が準備される。ここで、Ｒｅは、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄの中から選ばれる少なくとも１種類である。これらの各素材が、秤量された後、ボールミルにより湿式混合される。この時、上記の各原料粉末において、微粒側からの積算値が５０％の粒径が１５０ｎｍ以下である。微粒側からの積算値が５０％以下であることをここでは凝集粒径（Ｄ５０）が１５０ｎｍ以下であると呼ぶこととする。その後、乾燥、解砕される。このようにして得られた粉末が大気中において１１００℃以上１３００℃以下で２時間仮焼された後、解砕されて第１主成分粉末が得られる。この第１主成分は、ペロブスカイト型構造であり、粉末Ｘ線回折による（２０２）回折ピークの積分幅が０．２８°以下となる。なお、主成分の製造方法は、固相法、水熱法など特に限定されず、素材も炭酸物、酸化物、水酸化物、塩化物など、特に限定されない。また、ＨｆＯ2などの不可避的不純物を含有していても構わない。なお、Ｒｅ2Ｏ3は、添加物として後添加しても構わない。 Next, the manufacturing process of the multilayer ceramic capacitor 10 will be described. First, as a material constituting the main component of the dielectric layer 14, SrCO 3 , BaCO 3 , CaCO 3 , ZrO 2 , TiO 2 , and Re 2 O 3 having a purity of 99% or more, which are raw material powders, are prepared. Here, Re is at least one type selected from La, Ce, Pr, and Nd. Each of these materials is weighed and then wet-mixed by a ball mill. At this time, in each of the above raw material powders, the particle size of 50% of the integrated value from the fine particle side is 150 nm or less. When the integrated value from the fine particle side is 50% or less, it is referred to here that the aggregated particle size (D50) is 150 nm or less. After that, it is dried and crushed. The powder thus obtained is calcined in the air at 1100 ° C. or higher and 1300 ° C. or lower for 2 hours, and then crushed to obtain a first principal component powder. The first principal component has a perovskite-type structure, and the integral width of the (202) diffraction peak by powder X-ray diffraction is 0.28 ° or less. The method for producing the main component is not particularly limited to a solid phase method, a hydrothermal method, or the like, and the material is not particularly limited to a carbonic acid, an oxide, a hydroxide, a chloride, or the like. Further, it may contain unavoidable impurities such as HfO 2. Re 2 O 3 may be added later as an additive.

続いて、添加物素材として、ＳｉＯ2、ＭｎＣＯ3、Ｒｅ2Ｏ3、Ｖ2Ｏ5の粉末を準備し、主成分粉末とこれらの添加物素材が秤量された後にボールミルにより湿式混合され、その後、乾燥、解砕されて原材料粉末が得られる。また、ＣａＣＯ3、ＳｒＣＯ3、ＢａＣＯ3、ＴｉＯ2、ＺｒＯ2は、モル比調整などのためにこの段階で添加されても構わない。 Subsequently, as additive materials, powders of SiO 2 , MnCO 3 , Re 2 O 3 , and V 2 O 5 are prepared, the main component powder and these additive materials are weighed, and then wet-mixed by a ball mill, and then wet-mixed. , Drying and crushing to obtain raw material powder. Further, CaCO 3 , SrCO 3 , BaCO 3 , TiO 2 , and ZrO 2 may be added at this stage for adjusting the molar ratio or the like.

得られた原量粉末に、ポリビニルブチラール系バインダおよびトルエン、エタノールなどの有機溶剤を加えてボールミルで湿式混合し、誘電体スラリーが調整される。なお、分散する際には、ビーズ径が微小なものを用いることにより、より高い分散性を得ることができる。このようにして得られた誘電体スラリーを用いて、ドクターブレード法によりシート成形し、これをカットすることにより、セラミックグリーンシートを得ることができる。 A polyvinyl butyral-based binder and an organic solvent such as toluene and ethanol are added to the obtained raw powder and wet-mixed with a ball mill to prepare a dielectric slurry. When dispersing, higher dispersibility can be obtained by using beads having a small diameter. Using the dielectric slurry thus obtained, a sheet is formed by a doctor blade method, and the sheet is cut to obtain a ceramic green sheet.

次に、このようにして得られた誘電体シートおよび内部電極用の導電性ペーストが準備される。誘電体シートや内部電極用の導電性ペーストには、バインダおよび溶剤が含まれるが、公知の有機バインダや有機溶剤を用いることができる。
誘電体シート上には、たとえば、スクリーン印刷やグラビア印刷などにより、所定のパターンで内部電極用の導電性ペーストが印刷され、それにより内部電極パターンが形成される。
さらに、内部電極パターンが形成されていない外層用の誘電体シートが所定枚数積層され、その上に内部電極が形成された誘電体シートが順次積層され、その上に外層用の誘電体シートが所定枚数積層されて、積層シートが作製される。 Next, the dielectric sheet thus obtained and the conductive paste for the internal electrode are prepared. The conductive paste for the dielectric sheet and the internal electrode contains a binder and a solvent, and known organic binders and organic solvents can be used.
A conductive paste for the internal electrode is printed on the dielectric sheet in a predetermined pattern by, for example, screen printing or gravure printing, whereby the internal electrode pattern is formed.
Further, a predetermined number of dielectric sheets for the outer layer on which the internal electrode pattern is not formed are laminated, the dielectric sheets on which the internal electrodes are formed are sequentially laminated, and the dielectric sheets for the outer layer are predetermined on the dielectric sheets. A laminated sheet is produced by laminating a number of sheets.

得られた積層シートを静水圧プレスなどの手段により積層方向にプレスすることによって、積層ブロックが作製される。
次に、積層ブロックが所定のサイズにカットされ、積層チップが切り出される。このとき、バレル研磨などにより、積層チップの角部および稜線部に丸みがつけられてもよい。
さらに、積層チップを焼成することにより、積層体１２が作製される。 A laminated block is produced by pressing the obtained laminated sheet in the laminated direction by means such as a hydrostatic press.
Next, the laminated block is cut to a predetermined size, and the laminated chip is cut out. At this time, the corners and ridges of the laminated chips may be rounded by barrel polishing or the like.
Further, the laminated body 12 is produced by firing the laminated chips.

得られた積層体１２の両端面に外部電極用の導電性ペーストが塗布され、焼き付けられることによって、外部電極の焼付け層が形成される。このときの焼付け温度は、７００℃以上９００℃以下であることが好ましい。
外部電極用の導電性ペーストには、Ｃｕ粉が含まれており、このＣｕ粉は液相還元法により形成されている。そして、Ｃｕ粉の大きさは、２μｍ以下の粒径である。
外部電極用の導電性ペーストの焼結速度は遅いほうがよい。そのために、導電性ペースト内のＣｕ粉の周囲またはＣｕ粉の内側に、酸化物が点在していることが好ましい。このような酸化物としては、Ｚｒ、Ａｌ、Ｔｉ、Ｓｉの酸化物であり、特に、Ｚｒ、Ａｌの酸化物が好ましい。
さらに、必要に応じて、外部電極用の導電性ペーストの焼付け層の表面に、めっきが施される。 A conductive paste for an external electrode is applied to both end faces of the obtained laminate 12 and baked to form a baking layer of the external electrode. The baking temperature at this time is preferably 700 ° C. or higher and 900 ° C. or lower.
The conductive paste for the external electrode contains Cu powder, and this Cu powder is formed by the liquid phase reduction method. The size of the Cu powder is 2 μm or less.
The sintering rate of the conductive paste for the external electrode should be slow. Therefore, it is preferable that the oxides are scattered around the Cu powder in the conductive paste or inside the Cu powder. Such oxides are oxides of Zr, Al, Ti and Si, and oxides of Zr and Al are particularly preferable.
Further, if necessary, the surface of the baking layer of the conductive paste for the external electrode is plated.

この積層セラミックコンデンサ１０では、誘電体層１４がＢａ、Ｓｒ、Ｚｒ、Ｔｉ、Ｈｆを含み、Ｃａを任意で含むペロブスカイト型構造からなり、さらにＶを含み、Ｓｒのモル数と他の成分のモル数の合計との比およびＺｒのモル数と他の成分のモル数の合計との比を所定の範囲内にすることにより、誘電体層１４の厚みを１μｍ以下にすることができ、誘電体層１４を構成する誘電体粒子の平均粒径を０．８μｍ以下とすることができる。それにより、誘電体層１４の薄層化を図ることができるとともに、誘電体層１４の絶縁性の向上を図ることができる。
したがって、積層セラミックコンデンサ１０の寸法が制限されても、誘電体層１４を薄くすることができるとともに、誘電体層１４の絶縁性を良好にすることができるため、積層体１２内の内部電極層１６の数を多くすることができる。したがって、制限された寸法の中で、大きい静電容量を得ることができるとともに、信頼性の高い積層セラミックコンデンサ１０を得ることができる。 In this multilayer ceramic capacitor 10, the dielectric layer 14 has a perovskite-type structure containing Ba, Sr, Zr, Ti, and Hf and optionally contains Ca, and further contains V, and the number of moles of Sr and the moles of other components. By keeping the ratio to the total number and the ratio to the total number of moles of Zr to the total number of moles of other components within a predetermined range, the thickness of the dielectric layer 14 can be reduced to 1 μm or less, and the dielectric material can be reduced to 1 μm or less. The average particle size of the dielectric particles constituting the layer 14 can be 0.8 μm or less. As a result, the dielectric layer 14 can be made thinner, and the insulating property of the dielectric layer 14 can be improved.
Therefore, even if the dimensions of the multilayer ceramic capacitor 10 are limited, the dielectric layer 14 can be thinned and the insulating property of the dielectric layer 14 can be improved, so that the internal electrode layer in the laminate 12 can be improved. The number of 16 can be increased. Therefore, it is possible to obtain a large capacitance and a highly reliable multilayer ceramic capacitor 10 within the limited dimensions.

また、誘電体層１４に含まれる誘電体粒子の平均粒径を０．６μｍ以下とすることにより、誘電体層１４をさらに薄層化することができ、薄層化しても、高電界で優れた絶縁劣化寿命と耐湿負荷寿命を得ることができる。
ここで、誘電体層に含まれるＳｉとＭｎについて、Ｓｉのモル数／Ｍｎのモル数の値が０．８以上１．０以下であることにより、Ｓｉ、ＭｎおよびＣａから構成される偏析相を三重点に形成でき、粒界部分の低抵抗成分が排出されることで高抵抗化できる。
また、（誘電体粒子径の標準偏差／誘電体粒子の平均粒子径）×１００で表されるＣＶ値が４７％以下であることにより、誘電体層１４に含まれる粒界面積が増加し、高耐圧化できる。 Further, by setting the average particle size of the dielectric particles contained in the dielectric layer 14 to 0.6 μm or less, the dielectric layer 14 can be further thinned, and even if the thin layer is thinned, it is excellent in a high electric field. Insulation deterioration life and moisture resistance load life can be obtained.
Here, with respect to Si and Mn contained in the dielectric layer, the segregated phase composed of Si, Mn and Ca when the value of the number of moles of Si / the number of moles of Mn is 0.8 or more and 1.0 or less. Can be formed at triple points, and the resistance can be increased by discharging the low resistance component at the grain boundary.
Further, when the CV value represented by (standard deviation of dielectric particle size / average particle size of dielectric particles) × 100 is 47% or less, the grain boundary area contained in the dielectric layer 14 increases. High pressure resistance can be achieved.

さらに、誘電体層を構成するペロブスカイト型構造は、Ｓｉ、Ｍｎ、Ｒｅを含み、ペロブスカイト型化合物を構成する各成分のモル数の比が請求項５に記載された範囲内にあることにより、さらに、誘電体層１４の薄層化を図ることができるとともに、誘電体層１４の絶縁性の向上を図ることができる。なお、Ｓｉ、ＭｎはＣａとともに誘電体層全体に偏析した状態で分布している。 Further, the perovskite-type structure constituting the dielectric layer contains Si, Mn, and Re, and the ratio of the number of moles of each component constituting the perovskite-type compound is within the range described in claim 5. , The dielectric layer 14 can be made thinner, and the insulating property of the dielectric layer 14 can be improved. Si and Mn are distributed together with Ca in a segregated state over the entire dielectric layer.

また、誘電体層にＡｌが含まれていないことにより、Ｓｉ、ＭｎおよびＣａから構成される偏析相を優先的に形成でき、粒界部分を高抵抗化できる。 Further, since the dielectric layer does not contain Al, the segregated phase composed of Si, Mn and Ca can be preferentially formed, and the grain boundary portion can be made highly resistant.

さらに、積層セラミックコンデンサ１０を作製するための誘電体セラミック材料の原料粉末を混合したスラリーについて、原料粉末の凝集粒径（Ｄ５０）が１５０ｎｍ以下であり、上記原料粉末を合成したペロブスカイト型構造を含む第１主成分粉末は、粉末Ｘ線回折による（２０２）回折ピークの積分幅が０．２８°以下であることにより、誘電体粒子の異常な粒成長を抑制でき、誘電体層１４に含まれる粒界面積が増加し、高耐圧化できる。 Further, the slurry in which the raw material powder of the dielectric ceramic material for producing the multilayer ceramic capacitor 10 is mixed has a cohesive particle size (D50) of the raw material powder of 150 nm or less, and includes a perovskite type structure obtained by synthesizing the raw material powder. Since the integrated width of the (202) diffraction peak by powder X-ray diffraction is 0.28 ° or less, the first main component powder can suppress abnormal grain growth of the dielectric particles and is contained in the dielectric layer 14. The grain boundary area can be increased and the pressure resistance can be increased.

以上のような効果は、次の実施例からも明らかになるであろう。 The above effects will be clarified from the following examples.

（実施例）
上述のような製造方法を用いて、積層セラミックコンデンサを作製した。ここで、誘電体層の主成分を構成する各素材および添加物素材は、表１および表２に示す仕込み値となるように秤量した。なお、表中において、※印を付したものは本発明の範囲外のものである。そして、得られた原料粉末をＩＣＰ分析したところ、表１および表２に示した調合組成とほぼ同一であることが確認された。
また、原料粉末、バインダ、有機溶剤を混合することにより得られた誘電体スラリーについて、誘電体スラリーの粉末Ｘ線回折による（２０２）回折ピークの積分幅が０．２８°以下となることを確認した。
誘電体スラリーをシート成形し、これをカットする際に、縦×横×厚み＝１５ｃｍ×１５ｃｍ×４μｍまたは１５ｃｍ×１５ｃｍ×２μｍの矩形のセラミックグリーンシートとした。
また、内部電極用の導電性ペーストとして、金属粉末としてのＮｉ粉末１００重量部と、有機ビヒクルとしてのエチルセルロースを７重量部と、溶剤としてテルピネオールを含むものを用いた。
また、積層チップを焼成する際に、大気中において、２５０℃の温度に加熱してバインダを燃焼させた後、昇温速度３．３３〜２００℃／ｍｉｎ、最高温度１２００〜１３００℃、酸素分圧ｌｏｇＰO2＝−９．０〜−１１．０ＭＰａで焼成し、セラミック焼結体を得た。なお、得られた焼結体をＩＣＰ分析したところ、表１および表２に示した調合組成とほとんど同一であることが確認された。
なお、得られた積層体のＸＲＤ構造解析を行ったところ、主成分がチタン酸バリウム系のペロブスカイト型構造を有することが明らかとなった。 (Example)
A monolithic ceramic capacitor was manufactured using the manufacturing method as described above. Here, each material and additive material constituting the main component of the dielectric layer were weighed so as to have the charged values shown in Tables 1 and 2. In the table, those marked with * are outside the scope of the present invention. Then, when the obtained raw material powder was subjected to ICP analysis, it was confirmed that the composition was almost the same as that shown in Tables 1 and 2.
Further, it was confirmed that the integral width of the (202) diffraction peak of the dielectric slurry obtained by mixing the raw material powder, the binder, and the organic solvent by powder X-ray diffraction of the dielectric slurry was 0.28 ° or less. did.
When the dielectric slurry was formed into a sheet and cut, a rectangular ceramic green sheet having a length × width × thickness = 15 cm × 15 cm × 4 μm or 15 cm × 15 cm × 2 μm was obtained.
Further, as the conductive paste for the internal electrode, 100 parts by weight of Ni powder as a metal powder, 7 parts by weight of ethyl cellulose as an organic vehicle, and terpineol as a solvent were used.
Further, when firing the laminated chip, after heating to a temperature of 250 ° C. to burn the binder in the atmosphere, the temperature rise rate is 3.33 to 200 ° C./min, the maximum temperature is 1200 to 1300 ° C., and the oxygen content. A ceramic sintered body was obtained by firing at a pressure log P O2 = -9.0 to -11.0 MPa. When the obtained sintered body was subjected to ICP analysis, it was confirmed that the composition was almost the same as that shown in Tables 1 and 2.
An XRD structural analysis of the obtained laminate revealed that the main component had a barium titanate-based perovskite-type structure.

このようにして得られた積層セラミックコンデンサについて、以下のような評価を行った。
・初期ショート率
試料数ｎ＝１００の積層セラミックコンデンサで測定した。ここで、初期の絶縁抵抗の対数値ｌｏｇＩＲが６以下となるチップをショートチップとしてカウントした。その結果を表３および表４に示す。
・加速耐湿負荷試験（ＰＣＢＴ）
温度１２０℃、湿度１００％ＲＨ、圧力２０２．６５ｋＰａ、印加電圧５０Ｖの条件に試料数ｎ＝１００の積層セラミックコンデンサを置き、２５０時間経過後に、積層セラミックコンデンサの絶縁抵抗の対数値ｌｏｇＩＲを測定し、ｌｏｇＩＲの値が６以下となった積層セラミックコンデンサの数をカウントした。その結果を表３および表４に示す。
・高温負荷寿命
温度１５０℃で印加電圧７５Ｖ、温度１５０℃で印加電圧１００Ｖ、温度１５０℃で印加電圧１２５Ｖの条件に試料数ｎ＝１００の積層セラミックコンデンサを置き、２５０時間経過後に、積層セラミックコンデンサの絶縁抵抗の対数値ｌｏｇＩＲを測定し、ｌｏｇＩＲの値が６以下となった積層セラミックコンデンサの数をカウントした。その結果を表２および表３に示す。なお、印加電圧７５Ｖは積層セラミックコンデンサに与えられる電界強度７５ｋＶ／ｍｍに相当し、印加電圧１００Ｖは積層セラミックコンデンサに与えられる電界強度１００ｋＶ／ｍｍに相当し、印加電圧１２５Ｖは積層セラミックコンデンサに与えられる電界強度１２５ｋＶ／ｍｍに相当する。 The multilayer ceramic capacitor thus obtained was evaluated as follows.
-Initial short-circuit rate Measured with a monolithic ceramic capacitor with the number of samples n = 100. Here, a chip having an initial insulation resistance log IR of 6 or less was counted as a short chip. The results are shown in Tables 3 and 4.
・ Acceleration moisture resistance load test (PCBT)
A multilayer ceramic capacitor with n = 100 samples was placed under the conditions of temperature 120 ° C., humidity 100% RH, pressure 202.65 kPa, and applied voltage 50 V, and after 250 hours, the log IR of the insulation resistance of the multilayer ceramic capacitor was measured. , The number of multilayer ceramic capacitors having a logIR value of 6 or less was counted. The results are shown in Tables 3 and 4.
High-temperature load life A multilayer ceramic capacitor with the number of samples n = 100 is placed under the conditions of an applied voltage of 75 V at a temperature of 150 ° C., an applied voltage of 100 V at a temperature of 150 ° C., and an applied voltage of 125 V at a temperature of 150 ° C. The log IR of the insulation resistance was measured, and the number of multilayer ceramic capacitors having a log IR value of 6 or less was counted. The results are shown in Tables 2 and 3. The applied voltage of 75V corresponds to the electric field strength of 75 kV / mm given to the multilayer ceramic capacitor, the applied voltage of 100V corresponds to the electric field strength of 100 kV / mm given to the multilayer ceramic capacitor, and the applied voltage of 125V is given to the multilayer ceramic capacitor. It corresponds to an electric field strength of 125 kV / mm.

Figure 0006900157
Figure 0006900157

Figure 0006900157
Figure 0006900157

Figure 0006900157
Figure 0006900157

Figure 0006900157
Figure 0006900157

１０ 積層セラミックコンデンサ
１２ 積層体
１２ａ 第１の主面
１２ｂ 第２の主面
１２ｃ 第１の側面
１２ｄ 第２の側面
１２ｅ 第１の端面
１２ｆ 第２の端面
１４ 誘電体層
１４ａ 外層部
１４ｂ 内層部
１６ 内部電極層
１６ａ 第１の内部電極層
１６ｂ 第２の内部電極層
１８ａ、１８ｂ 引出電極部
２０ａ 対向電極部
２０ｂ Ｗギャップ
２０ｃ Ｌギャップ
２２ 外部電極
２２ａ 第１の外部電極
２２ｂ 第２の外部電極
２４ａ、２４ｂ 下地電極層
２６ａ、２６ｂ めっき層 10 Multilayer ceramic capacitor 12 Laminated body 12a First main surface 12b Second main surface 12c First side surface 12d Second side surface 12e First end surface 12f Second end surface 14 Dielectric layer 14a Outer layer part 14b Inner layer part 16 Internal electrode layer 16a First internal electrode layer 16b Second internal electrode layer 18a, 18b Draw-out electrode part 20a Opposite electrode part 20b W gap 20c L gap 22 External electrode 22a First external electrode 22b Second external electrode 24a, 24b Base electrode layer 26a, 26b Plating layer

Claims (4)

直方体状の積層体を備え、
前記積層体は、積層された複数の誘電体層と複数の内部電極層とを有し、さらに、積層方向に相対する第１の主面および第２の主面と、前記積層方向に直交する幅方向に相対する第１の側面および第２の側面と、前記積層方向および前記幅方向に直交する長さ方向に相対する第１の端面および第２の端面とを有し、
前記第１の端面を覆い、前記第１の端面から延伸して前記第１の主面、前記第２の主面、前記第１の側面および前記第２の側面を覆って配置された第１の外部電極と、
前記第２の端面を覆い、前記第２の端面から延伸して前記第１の主面、前記第２の主面、前記第１の側面および前記第２の側面を覆って配置された第２の外部電極とを備え、
前記誘電体層は
Ｂａ、Ｓｒ、Ｚｒ、Ｔｉ、Ｈｆを含み、Ｃａを任意で含むペロブスカイト型構造からなり、さらにＶを含み、
Ｓｒのモル数／（Ｂａのモル数＋Ｃａのモル数＋Ｓｒのモル数）が０．６から０．９５であり、
Ｚｒのモル数／（Ｚｒのモル数＋Ｔｉのモル数＋Ｈｆのモル数）が０．９から０．９８であり、
前記誘電体層の厚みは１μｍ以下であり、
前記誘電体層を構成する誘電体粒子の平均粒径は０．６μｍ以下であり、
前記誘電体層はさらにＳｉ、Ｍｎを含み、
前記Ｓｉのモル数／前記Ｍｎのモル数は、０．８以上１．０以下であり、
前記誘電体層には、Ａｌが含まれていないことを特徴とする、積層セラミックコンデンサ。 Equipped with a rectangular parallelepiped laminate,
The laminated body has a plurality of laminated dielectric layers and a plurality of internal electrode layers, and is orthogonal to the first main surface and the second main surface facing the stacking direction in the stacking direction. It has a first side surface and a second side surface that face each other in the width direction, and a first end face and a second end face that face each other in the length direction orthogonal to the stacking direction and the width direction.
A first surface that covers the first end surface, extends from the first end surface, and covers the first main surface, the second main surface, the first side surface, and the second side surface. External electrodes and
A second surface that covers the second end surface, extends from the second end surface, and covers the first main surface, the second main surface, the first side surface, and the second side surface. With external electrodes,
The dielectric layer comprises a perovskite-type structure containing Ba, Sr, Zr, Ti, Hf and optionally Ca, and further contains V.
The number of moles of Sr / (the number of moles of Ba + the number of moles of Ca + the number of moles of Sr) is 0.6 to 0.95.
The number of moles of Zr / (the number of moles of Zr + the number of moles of Ti + the number of moles of Hf) is 0.9 to 0.98.
The thickness of the dielectric layer is 1 μm or less, and the thickness is 1 μm or less.
The average particle size of the dielectric particles constituting the dielectric layer is 0.6 μm or less.
The dielectric layer further contains Si and Mn, and contains
The number of moles of Si / the number of moles of Mn is 0.8 or more and 1.0 or less.
A monolithic ceramic capacitor, characterized in that the dielectric layer does not contain Al. 前記積層体の前記長さ方向の寸法が０．２５ｍｍ以下であり、前記積層方向の寸法が０．１２５ｍｍ以下であり、前記幅方向の寸法が０．１２５ｍｍ以下であることを特徴とする、請求項１に記載の積層セラミックコンデンサ。 The claimed body is characterized in that the dimension in the length direction is 0.25 mm or less, the dimension in the stacking direction is 0.125 mm or less, and the dimension in the width direction is 0.125 mm or less. Item 1. The multilayer ceramic capacitor according to Item 1. （前記誘電体粒子径の標準偏差／前記誘電体粒子の平均粒子径）×１００で表されるＣＶ値が４７％以下であることを特徴とする、請求項１または請求項２に記載の積層セラミックコンデンサ。 The lamination according to claim 1 or 2, wherein the CV value represented by (standard deviation of the dielectric particle diameter / average particle diameter of the dielectric particles) × 100 is 47% or less. Ceramic capacitor. 前記誘電体層は、
ＳｉとＭｎとを含み、
さらに、Ｒｅで表されるＬａ、Ｃｅ、ＰｒまたはＮｄの少なくとも１種以上を含み、
（Ｂａのモル数＋Ｃａのモル数＋Ｓｒのモル数＋Ｒｅのモル数）／（Ｚｒのモル数＋Ｔｉのモル数＋Ｈｆのモル数）が１．００以上１．０３以下であり、
Ｂａのモル数／（Ｂａのモル数＋Ｃａのモル数＋Ｓｒのモル数）が０．０５以上０．４０以下であり、
Ｃａのモル数／（Ｂａのモル数＋Ｃａのモル数＋Ｓｒのモル数）が０．００以上０．３５以下であり、
Ｔｉのモル数／（Ｚｒのモル数＋Ｔｉのモル数＋Ｈｆのモル数）が０．０２以上０．１０以下であり、
Ｓｉのモル数／（Ｚｒのモル数＋Ｔｉのモル数＋Ｈｆのモル数）が０．１以上４．０以下であり、
Ｍｎのモル数／（Ｚｒのモル数＋Ｔｉのモル数＋Ｈｆのモル数）が０．１以上４．０以下であり、
Ｖのモル数／（Ｚｒのモル数＋Ｔｉのモル数＋Ｈｆのモル数）が０．０１以上０．３以下であり、
Ｒｅのモル数／（Ｚｒのモル数＋Ｔｉのモル数＋Ｈｆのモル数）が０．０を超え３．０以下であることを特徴とする、請求項１ないし請求項３のいずれかに記載の積層セラミックコンデンサ。 The dielectric layer is
Including Si and Mn
Further, it contains at least one of La, Ce, Pr or Nd represented by Re, and contains at least one of them.
(Number of moles of Ba + number of moles of Ca + number of moles of Sr + number of moles of Re) / (number of moles of Zr + number of moles of Ti + number of moles of Hf) is 1.00 or more and 1.03 or less.
The number of moles of Ba / (the number of moles of Ba + the number of moles of Ca + the number of moles of Sr) is 0.05 or more and 0.40 or less.
The number of moles of Ca / (the number of moles of Ba + the number of moles of Ca + the number of moles of Sr) is 0.00 or more and 0.35 or less.
The number of moles of Ti / (the number of moles of Zr + the number of moles of Ti + the number of moles of Hf) is 0.02 or more and 0.10 or less.
The number of moles of Si / (the number of moles of Zr + the number of moles of Ti + the number of moles of Hf) is 0.1 or more and 4.0 or less.
The number of moles of Mn / (the number of moles of Zr + the number of moles of Ti + the number of moles of Hf) is 0.1 or more and 4.0 or less.
The number of moles of V / (the number of moles of Zr + the number of moles of Ti + the number of moles of Hf) is 0.01 or more and 0.3 or less.
The invention according to any one of claims 1 to 3 , wherein the number of moles of Re / (the number of moles of Zr + the number of moles of Ti + the number of moles of Hf) is more than 0.0 and 3.0 or less. Multilayer ceramic capacitor.
JP2016102132A 2015-07-17 2016-05-23 Multilayer ceramic capacitors Active JP6900157B2 (en)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US15/204,110 US10008327B2 (en) 2015-07-17 2016-07-07 Multilayer ceramic capacitor
CN201610532265.5A CN106356191B (en) 2015-07-17 2016-07-07 Laminated ceramic capacitor, slurry and Ca-Ti ore type construction
KR1020160087079A KR101835391B1 (en) 2015-07-17 2016-07-08 Multilayer ceramic capacitor

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015143052 2015-07-17
JP2015143052 2015-07-17

Publications (2)

Publication Number Publication Date
JP2017028254A JP2017028254A (en) 2017-02-02
JP6900157B2 true JP6900157B2 (en) 2021-07-07

Family

ID=57945980

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016102132A Active JP6900157B2 (en) 2015-07-17 2016-05-23 Multilayer ceramic capacitors

Country Status (2)

Country Link
JP (1) JP6900157B2 (en)
KR (1) KR101835391B1 (en)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7551280B2 (en) 2018-07-24 2024-09-17 Tdk株式会社 Multilayer ceramic electronic components
US11107632B2 (en) 2018-07-24 2021-08-31 Tdk Corporation Multilayer ceramic electronic component
KR102662851B1 (en) * 2018-08-29 2024-05-03 삼성전기주식회사 Multi-layered ceramic capacitor and method of manufacturing the same
US11476049B2 (en) 2018-10-30 2022-10-18 Tdk Corporation Multi-layer ceramic electronic device
JP7388088B2 (en) 2018-10-30 2023-11-29 Tdk株式会社 Multilayer ceramic electronic components and their manufacturing method
KR20200049659A (en) 2018-10-30 2020-05-08 티디케이가부시기가이샤 Multi-layer ceramic electronic device
JP7272881B2 (en) 2019-06-27 2023-05-12 太陽誘電株式会社 Multilayer ceramic capacitor and manufacturing method thereof
JP7338310B2 (en) * 2019-08-07 2023-09-05 株式会社村田製作所 Multilayer electronic component
JP7480459B2 (en) 2019-10-17 2024-05-10 太陽誘電株式会社 Ceramic electronic components and their manufacturing method

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0935985A (en) * 1995-07-19 1997-02-07 Murata Mfg Co Ltd Ceramic laminated electronic component
JP3642282B2 (en) * 2000-02-09 2005-04-27 松下電器産業株式会社 Dielectric ceramic composition and multilayer ceramic capacitor using the same
JP4788428B2 (en) * 2006-03-23 2011-10-05 Ｔｄｋ株式会社 Multilayer electronic component and manufacturing method thereof
JP2010040798A (en) * 2008-08-06 2010-02-18 Murata Mfg Co Ltd Stacked ceramic capacitor
JP5224074B2 (en) * 2010-08-04 2013-07-03 株式会社村田製作所 Dielectric ceramic and multilayer ceramic capacitor
KR101872520B1 (en) * 2011-07-28 2018-06-29 삼성전기주식회사 Laminated ceramic electronic parts
KR101912266B1 (en) * 2012-07-20 2018-10-29 삼성전기 주식회사 Laminated ceramic electronic parts and fabricating method thereof
JP5835150B2 (en) * 2012-08-09 2015-12-24 株式会社村田製作所 Multilayer ceramic capacitor
DE112013003964T5 (en) * 2012-08-09 2015-04-16 Murata Manufacturing Co., Ltd. Laminated ceramic capacitor and manufacturing method therefor
JP5462962B1 (en) * 2013-01-31 2014-04-02 太陽誘電株式会社 Multilayer ceramic capacitor
JP6398349B2 (en) 2013-08-23 2018-10-03 Tdk株式会社 Multilayer ceramic electronic components

Also Published As

Publication number Publication date
KR20170009742A (en) 2017-01-25
JP2017028254A (en) 2017-02-02
KR101835391B1 (en) 2018-03-08

Similar Documents

Publication Publication Date Title
JP6900157B2 (en) Multilayer ceramic capacitors
JP6955848B2 (en) Multilayer ceramic capacitors
US10008327B2 (en) Multilayer ceramic capacitor
KR102587765B1 (en) Multilayer ceramic capacitor and manufacturing method of multilayer ceramic capacitor
JP6955850B2 (en) Multilayer ceramic capacitors
JP7262181B2 (en) Multilayer ceramic capacitor and manufacturing method thereof
JP2023060234A (en) Multilayer ceramic capacitor
WO2013145423A1 (en) Laminated ceramic capacitor and method for producing same
KR102412983B1 (en) Multilayer ceramic capacitor and manufacturing method of multilayer ceramic capacitor
JP7274372B2 (en) Ceramic electronic component and manufacturing method thereof
KR20220044099A (en) Multilayer ceramic capacitor
KR102684967B1 (en) Multilayer ceramic capacitor and manufacturing method of multilayer ceramic capacitor
JP6986360B2 (en) Multilayer ceramic capacitors and their manufacturing methods
JP2020155523A (en) Multilayer ceramic capacitor
JP7283357B2 (en) Multilayer ceramic capacitor
JP7186014B2 (en) Multilayer ceramic capacitor and manufacturing method thereof
KR20180113457A (en) Multilayer ceramic capacitor
CN113327768B (en) Ceramic electronic component and method for manufacturing the same
JP6596547B2 (en) Multilayer ceramic capacitor
KR20240054987A (en) Multilayer Ceramic Condenser
JP5800408B2 (en) Multilayer ceramic capacitor
JP2017050346A (en) Multilayer ceramic capacitor and method for manufacturing the same
KR102491421B1 (en) Multilayer ceramic capacitor and manufacturing method of multilayer ceramic capacitor
JP7262640B2 (en) ceramic capacitor
JP2022188286A (en) Multilayer ceramic capacitor and manufacturing method of them

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190212

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20191021

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20191029

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191224

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20200507

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200804

C60 Trial request (containing other claim documents, opposition documents)

Free format text: JAPANESE INTERMEDIATE CODE: C60

Effective date: 20200804

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20200814

C21 Notice of transfer of a case for reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C21

Effective date: 20200818

A912 Removal of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20200911

C211 Notice of termination of reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C211

Effective date: 20200915

C22 Notice of designation (change) of administrative judge

Free format text: JAPANESE INTERMEDIATE CODE: C22

Effective date: 20210119

C13 Notice of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: C13

Effective date: 20210224

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210415

C23 Notice of termination of proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C23

Effective date: 20210518

C03 Trial/appeal decision taken

Free format text: JAPANESE INTERMEDIATE CODE: C03

Effective date: 20210615

C30A Notification sent

Free format text: JAPANESE INTERMEDIATE CODE: C3012

Effective date: 20210615

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210616

R150 Certificate of patent or registration of utility model

Ref document number: 6900157

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150