JP6736834B2 - ドライバー、電気光学装置及び電子機器 - Google Patents

Description

本発明は、ドライバー、電気光学装置及び電子機器等に関する。

表示パネルを駆動するドライバーでは、例えばソース駆動アンプの電源やゲート駆動アンプの電源、階調電圧生成回路の電源、表示パネルのコモン電圧等、多種の電圧が必要なため、それらの必要な電圧を生成する電源回路を内蔵している。例えば特許文献１、２には、複数の昇圧回路（１次昇圧回路〜４次昇圧回路）を有する電源回路と、電源回路の昇圧回路の昇圧動作により生成された電源が供給されて動作するソースドライバーやゲートドライバーを含むドライバーが開示されている。

またドライバーにおいて、駆動電圧をサンプル・ホールドするタイプのソースドライバーを用いるものがある。例えば特許文献３には、Ｄ／Ａ変換回路と複数のアンプ回路を有し、Ｄ／Ａ変換回路から時分割に出力される階調電圧を、複数のアンプ回路が順次にサンプル・ホールドし、そのホールドした階調電圧に基づいて表示パネルのソース線を駆動するソースドライバーが開示されている。

特開２００７−２１２８９７ 特開２０１０−１４５７３８ 特開２００９−１１８４５７

ドライバーの電源回路に含まれる昇圧回路は、その昇圧電圧をほぼ一定に保つために昇圧電圧をモニターして昇圧動作の停止・再開を繰り返している。昇圧動作を再開する際には、その昇圧動作の再開により例えばグランド電圧や基板電圧等を揺らし、そのノイズがドライバー内の回路等に伝搬する。

特許文献３のようなサンプル・ホールド型のソースドライバーを用いた場合には、上記のような昇圧回路からのノイズにより、ソースドライバーがホールドする電圧（サンプリング電圧）が誤差をもつ可能性がある。画素を駆動する駆動電圧は、ソースドライバーがホールドする電圧で決まるため、画素の書き込み電圧が不正確になる。

本発明の幾つかの態様によれば、昇圧回路を含むドライバーにおいて、ソースドライバーが駆動電圧を正確にサンプリングすることができるドライバー、電気光学装置及び電子機器等を提供できる。

本発明の一態様は、昇圧動作により昇圧電圧を生成する昇圧回路を含む電源回路と、前記電源回路からの電源が供給され、駆動電圧をサンプル・ホールドして表示パネルを駆動する駆動回路と、を含み、前記昇圧回路は、昇圧トランジスターを有する昇圧部と、前記昇圧トランジスターを制御する昇圧クロックを前記昇圧部に出力する昇圧制御回路と、を有し、前記昇圧制御回路は、前記駆動回路のサンプリング期間からホールド期間に切り替わる切り替えタイミングを含む第１の期間において、前記昇圧クロックを停止するドライバーに関係する。

本発明の一態様によれば、駆動回路のサンプリング期間からホールド期間に切り替わる切り替えタイミングを含む第１の期間において、昇圧トランジスターを制御する昇圧クロックが停止される。これにより、駆動回路のホールド電圧が確定する切り替えタイミングにおいて昇圧動作を停止できるので、ソースドライバーが駆動電圧を正確にサンプリングすることができる。

また本発明の一態様では、前記昇圧制御回路は、前記昇圧電圧をモニターし、前記昇圧電圧が設定電圧を超えた後の第２の期間において前記昇圧クロックを停止してもよい。

また本発明の一態様では、前記昇圧制御回路は、前記昇圧電圧をモニターするモニター回路と、前記昇圧クロックを生成する昇圧クロック生成回路と、を有し、前記昇圧クロック生成回路に入力される昇圧イネーブル信号が、前記第１の期間と前記第２の期間において非アクティブになってもよい。

昇圧電圧が設定電圧を超えた後の第２の期間において昇圧クロック信号を停止することで、昇圧電圧を一定の電圧（の近傍）に維持できる。第２の期間が終了すると昇圧クロック信号が再開するが、その際にノイズが発生する。このノイズが、駆動回路のサンプリング期間からホールド期間に切り替わる切り替えタイミングの付近で発生すると、駆動回路のホールド電圧が不正確になる可能性がある。この点、本発明の一態様によれば、第１の期間において昇圧クロック信号を停止できるので、切り替えタイミングの付近で昇圧動作が再開せず、駆動回路が駆動電圧を正確にホールドできる。

また本発明の一態様では、前記昇圧制御回路は、前記第１の期間において非アクティブになる制御信号が入力され、前記制御信号と前記モニター回路からのモニター結果とに基づいて、前記第１の期間と前記第２の期間において非アクティブになる前記昇圧イネーブル信号を生成するイネーブル信号生成回路を有してもよい。

モニター回路による昇圧クロック信号の停止・再開は、昇圧回路内のフィードバック制御である。そのため、駆動回路の駆動回路のサンプリング期間からホールド期間に切り替わる切り替えタイミングとは、非同期的にモニター回路による昇圧クロック信号の停止・再開が起きる。そのため、切り替えタイミングの付近で昇圧クロック信号の再開タイミングが発生する可能性がある。この点、本発明の一態様によれば、第１の期間において非アクティブになる制御信号が入力されることで、昇圧イネーブル信号を第１の期間において非アクティブにできるので、第１の期間において昇圧クロック信号を停止できる。

また本発明の一態様では、前記昇圧回路は、チャージポンプによる前記昇圧動作により前記昇圧電圧を生成してもよい。

また本発明の一態様では、前記電源回路は、前記昇圧回路を第１の昇圧回路とする場合に、第２〜第ｎの昇圧回路（ｎは２以上の整数）を更に有し、前記第１の昇圧回路の電流供給能力は、前記第２〜第ｎの昇圧回路の電流供給能力よりも高く、前記昇圧制御回路は、前記第１の期間において、前記第１の昇圧回路の前記昇圧クロックを停止してもよい。

昇圧回路の電流供給能力が高い場合、その動作によるノイズが大きくなる傾向にある。そのため、最大の電流供給能力をもつ昇圧回路の昇圧クロック信号を第１の期間において停止することで、駆動回路がホールドする駆動電圧の誤差を効果的に低減できる。

また本発明の一態様では、前記駆動回路は、前記第１の昇圧回路からの昇圧電圧に基づく電源電圧で動作するソースドライバーを有してもよい。

また本発明の一態様では、前記昇圧制御回路は、前記ソースドライバーのサンプリング期間からホールド期間に切り替わる切り替えタイミングを含む前記第１の期間において、前記昇圧クロックを停止してもよい。

ソースドライバーは、ドライバーの中でも消費電流が大きい回路である。そのため、第１の昇圧回路が生成した昇圧電圧に基づいてソースドライバーの電源電圧が生成される場合、第１の昇圧回路は大きな電流供給能力をもつことになる。このような大きな電流供給能力をもつ第１の昇圧回路の昇圧クロック信号を第１の期間において停止することで、駆動回路がホールドする駆動電圧の誤差を効果的に低減できる。

また本発明の一態様では、前記駆動回路は、フリップアラウンド型サンプル・ホールド回路で構成されるアンプ回路を含むソースドライバーを有してもよい。

また本発明の一態様では、前記アンプ回路は、演算増幅器と、前記アンプ回路の入力ノードと前記演算増幅器の第１の入力ノードとの間に設けられるサンプリング用キャパシターと、を有し、前記アンプ回路は、前記サンプリング期間において、前記アンプ回路の前記入力ノードの電圧に応じた電荷を前記サンプリング用キャパシターに蓄積し、前記ホールド期間において、前記サンプリング用キャパシターに蓄積された電荷に応じた電圧を出力してもよい。

本発明の一態様によれば、このようなサンプル・ホールド型のアンプ回路を採用した場合であっても、昇圧動作を再開したときのノイズによって発生する駆動回路のホールド電圧の誤差を、低減できる。

また本発明の他の態様は、昇圧動作により昇圧電圧を生成する昇圧回路を含む電源回路と、前記電源回路からの電源が供給され、駆動電圧をサンプリングして表示パネルを駆動する駆動回路と、を含み、前記昇圧回路は、昇圧トランジスターを有する昇圧部と、前記昇圧トランジスターを制御する昇圧クロックを前記昇圧部に出力する昇圧制御回路と、を有し、前記昇圧制御回路は、前記駆動回路のサンプリング期間が終了するタイミングを含む第１の期間において、前記昇圧クロックを停止するドライバーに関係する。

また本発明の他の態様は、上記のいずれかに記載されたドライバーを含む電気光学装置に関係する。

また本発明の他の態様は、上記のいずれかに記載されたドライバーを含む電子機器に関係する。

ドライバーの第１の構成例。 ドライバーの第１の構成例の動作説明図。 ドライバーの第２の構成例。 ドライバーの第２の構成例の動作説明図。 フィードバック制御を行う場合の比較例。 ドライバーの第２の構成例の動作説明図。 モニター回路、イネーブル信号生成回路、昇圧クロック生成回路の詳細な構成例。 モニター回路、イネーブル信号生成回路、昇圧クロック生成回路の動作タイミングチャート。 ドライバーの第３の構成例。 ソースドライバーの詳細な構成例。 図１１（Ａ）、図１１（Ｂ）は、アンプ回路の詳細な構成例。 昇圧回路の詳細な構成例。 電源回路の詳細な構成例。 電源回路が適用されたドライバーの構成例を示す。 電気光学装置、電子機器の構成例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

例えば、以下では昇圧回路がチャージポンプ回路である場合を例に説明するが、本発明は昇圧回路がチャージポンプ回路以外である場合にも適用できる。即ち、昇圧クロック（フィードバックにより停止・再開する昇圧クロック）に基づく電荷移動により昇圧する昇圧回路であれば本発明を適用できる。例えば、ダイオードとキャパシターとバッファー回路で構成される昇圧回路であってもよい。

また、以下では、駆動回路が駆動電圧をサンプル・ホールドする場合を例に説明するが、駆動回路がホールド動作を行わなくてもよい。この場合、昇圧制御回路は、駆動回路のサンプリング期間が終了するタイミングを含む第１の期間において、昇圧クロックを停止する。例えば、ホールド動作を行わない例として、以下のような構成が考えられる。即ち、ソースアンプとソース線の間にスイッチ素子がサンプリング回路として設けられ、そのスイッチ素子がオンしている期間をサンプリング期間としてソースアンプがソース線を駆動する。この場合、スイッチ素子がオフする（サンプリング期間が終了する）タイミングを含む第１の期間において、昇圧クロックを停止する。

１．第１構成例
図１に、本実施形態のドライバーの第１の構成例を示す。このドライバー１００は、チャージポンプによる昇圧動作により昇圧電圧を生成する昇圧回路１６０を含む電源回路１１０と、電源回路１１０からの電源が供給され、駆動電圧をサンプル・ホールドして表示パネル２００を駆動する駆動回路１２０と、を含む。

そして昇圧回路１６０は、昇圧トランジスターを有する昇圧部１６４と、昇圧トランジスターを制御する昇圧クロック信号を昇圧部１６４に出力する昇圧制御回路１６２と、を有する。図２に示すように、昇圧制御回路１６２は、駆動回路１２０のサンプリング期間からホールド期間に切り替わる切り替えタイミングｔｍａを含む第１の期間ＴＡ１において、昇圧クロック信号を停止する。

具体的には、電源回路１１０は、昇圧回路１６０が生成した昇圧電圧に基づいて複数の電源を生成する。例えば、電源回路１１０は、昇圧回路が生成した昇圧電圧をレギュレートしてドライバー１００の各部の電源を生成する複数のレギュレーターを更に含んでもよい。

昇圧回路１６０が行うチャージポンプによる昇圧動作は、昇圧トランジスター（例えば図１２のＴＲ１〜ＴＲ６）とフライングキャパシター（図１２のＣＡ）がスイッチドキャパシター動作を行うことで入力電圧を昇圧する動作である。昇圧回路１６０は、ドライバー１００の外部から供給されるシステム電圧、或いは電源回路１１０が更に含む他の昇圧回路が生成した昇圧電圧、或いはレギュレーターの出力を昇圧して昇圧電圧を生成する。ここで「昇圧」とは、正（又は負）の入力電圧から同符号の正（又は負）の昇圧電圧を生成する場合だけでなく、正（又は負）の入力電圧から逆符号の負（又は正）の昇圧電圧を生成する場合を含む。

駆動回路１２０は、サンプリング期間においてサンプリング用キャパシター（例えば図１１（Ａ）のＣＡ）が駆動電圧をサンプリングし、そのサンプリングされた電圧をホールド期間においてホールドするアンプ回路である。

さて、駆動回路１２０がホールド期間においてホールドする電圧は、サンプリング期間からホールド期間に切り替わるタイミングｔｍａで確定する（例えば図１１（Ａ）のＳＷ１がオフするときに確定する）。このとき、昇圧回路１６０のスイッチドキャパシター動作によるノイズが基板や電源ライン等を介して駆動回路１２０に伝搬すると、そのノイズによってサンプリング用キャパシターの電荷が揺らぎ、ホールド電圧が誤差をもったまま確定してしまう。表示パネル２００の画素を駆動するソース電圧（データ電圧）は、ホールド電圧に基づいて決まるため、その誤差によって表示画質が低下するという課題がある。

この点、本実施形態によれば、駆動回路１２０のサンプリング期間からホールド期間に切り替わる切り替えタイミングｔｍａを含む第１の期間ＴＡ１において、昇圧クロック信号を停止できる。これにより、ホールド電圧が確定するタイミングｔｍａにおいて昇圧動作が停止されるので、ホールド電圧の誤差を抑制できる。

後述するように、昇圧電圧をモニターして所定の電圧に維持する場合、昇圧動作の停止と再開を繰り返すことになる。このような方式では、定常的にチャージポンプしている場合よりも再開時のノイズが大きくなるため、その再開のタイミングと切り替えタイミングｔｍａが近いとホールド電圧の誤差が大きくなる。本実施形態では、このような昇圧動作の再開時におけるノイズの影響を避けることができる。

２．第２構成例
図３に、本実施形態のドライバーの第２の構成例を示す。このドライバー１００は、制御回路１４０と、昇圧回路１６０を有する電源回路１１０と、電源回路１１０からの電源電圧ＶＰＷで動作し、制御回路１４０からのサンプル・ホールド制御信号ＣＳＨに基づいて駆動電圧をサンプル・ホールドする駆動回路１２０と、を含む。

昇圧回路１６０は、制御回路１４０からのクロック信号ＣＫと制御信号ＣＴ１とに基づいて昇圧クロック信号ＢＣＫを出力する昇圧制御回路１６２と、昇圧クロック信号ＢＣＫによりチャージポンプ動作を行って昇圧電圧ＶＢを生成する昇圧部１６４と、を含む。

なお以下では、第１の構成例で説明した構成要素と同一の構成要素については同一の符号を付し、適宜説明を省略する。

図４に、ドライバー１００の第２の構成例の動作説明図を示す。ここでは、昇圧電圧ＶＢをフィードバック制御する動作について説明する。

図４に示すように、昇圧制御回路１６２は、昇圧電圧ＶＢをモニターし、昇圧電圧ＶＢが設定電圧Ｔｈを超えた後の第２の期間ＴＡ２において昇圧クロック信号ＢＣＫを停止する。

具体的には、昇圧制御回路１６２は、昇圧電圧ＶＢが設定電圧Ｔｈを超えたか否かをモニターして検出信号ＤＥＴを出力するモニター回路１６８と、検出信号ＤＥＴに基づいて昇圧イネーブル信号ＥＮを生成するイネーブル信号生成回路１６５と、昇圧イネーブル信号ＥＮと制御回路１４０からのクロック信号ＣＫに基づいて昇圧クロック信号ＢＣＫを生成する昇圧クロック生成回路１６６と、を含む。

検出信号ＤＥＴは、昇圧電圧ＶＢが設定電圧Ｔｈより大きい場合にアクティブ（第１論理レベル、図４ではハイレベル）になり、昇圧電圧ＶＢが設定電圧Ｔｈより小さい場合に非アクティブ（第２論理レベル、図４ではローレベル）になる。昇圧イネーブル信号ＥＮの非アクティブは検出信号ＤＥＴの非アクティブに対応しており、昇圧イネーブル信号ＥＮが非アクティブの期間が、昇圧クロック信号ＢＣＫが停止する第２の期間ＴＡ２である。イネーブル信号生成回路１６５は、例えば検出信号ＤＥＴをクロック信号ＣＫでたたいて（ラッチして）昇圧イネーブル信号ＥＮを生成するので、昇圧電圧ＶＢが設定電圧Ｔｈを超えた時点よりも遅れて第２の期間ＴＡ２が開始する。なお、第２の期間ＴＡ２は、昇圧電圧ＶＢが設定電圧Ｔｈを超えた時点で開始してもよい。例えば、検出信号ＤＥＴの非アクティブ期間が第２の期間ＴＡ２であってもよい。

以上のように、昇圧電圧ＶＢが設定電圧Ｔｈを超えた後の第２の期間ＴＡ２において昇圧クロック信号ＢＣＫを停止することで、昇圧電圧ＶＢを設定電圧Ｔｈ（の近傍）に維持できる。即ち、昇圧電圧ＶＢをモニターしてフィードバック制御することで、昇圧電圧ＶＢが設定電圧Ｔｈを超えた場合に昇圧動作を停止させて昇圧電圧ＶＢを低下させ、昇圧電圧ＶＢが設定電圧Ｔｈを下回った場合に昇圧動作を再開させて昇圧電圧ＶＢを上昇させることができる。

さて、このようなフィードバック制御を行う場合の比較例を図５に示す。図５は、駆動回路１２０のサンプル・ホールド切り替え時の第１の期間ＴＡ１において昇圧動作を停止しない場合の動作説明図である。

駆動回路１２０は、サンプル・ホールド制御信号がハイレベル（第１論理レベル）のときに駆動電圧をサンプリングし、サンプル・ホールド制御信号がローレベル（第２論理レベル）のときに、サンプリングされた電圧をホールドする。この動作は制御回路１４０により制御されるが、上述したフィードバック制御は昇圧回路１６０の内部ループによる制御である。そのため、昇圧クロック信号ＢＣＫの停止・再開は、駆動回路１２０のサンプル・ホールドとは非同期的なタイミングで実行され、サンプル・ホールドの切り替えタイミングｔｍａの近傍で昇圧クロック信号ＢＣＫが再開する場合がある。

チャージポンプによる昇圧動作を再開した際には、停止時に負荷が消費した電荷を補うため、定常的にチャージポンプしている場合に比べて大きな電荷移動が起きる。そのため、昇圧動作の再開時には、例えば半導体基板の基板電圧やグランド電源等に大きなノイズが発生すると考えられる。このノイズが、サンプル・ホールドの切り替えタイミングｔｍａの近傍で発生した場合、ホールド電圧の誤差が大きくなり、表示品質を低下させる。

チャージポンプ回路は発生するノイズを低減する手法としては、例えばフライングキャパシターの容量を小さくすると共に、スイッチング周波数を上げることが考えられる。しかしながら、定常的な（停止・再開を繰り返さない）チャージポンプ動作ではノイズが低減するものの、停止・再開を繰り返すチャージポンプ動作では（再開時の）ノイズが大きくなってしまう。

本実施形態では、このようなフィードバック制御を行ったときの課題を解決することが可能である。この点について図６を用いて説明する。図６は、駆動回路１２０のサンプル・ホールド切り替え時の第１の期間ＴＡ１において昇圧動作を停止する場合の動作説明図である。

図６に示すように、昇圧クロック生成回路１６６に入力される昇圧イネーブル信号ＥＮは、第１の期間ＴＡ１と第２の期間ＴＡ２において非アクティブ（ローレベル）になる。即ち、昇圧クロック生成回路１６６は、第１の期間ＴＡ１の途中で第２の期間ＴＡ２が終了した場合であっても昇圧クロック信号ＢＣＫを停止し続け、第１の期間ＴＡ１が終了した後に昇圧クロック信号ＢＣＫを再開する。

具体的には、イネーブル信号生成回路１６５には、第１の期間ＴＡ１において非アクティブ（ローレベル）になる制御信号ＣＴ１が入力される。そして、イネーブル信号生成回路１６５は、制御信号ＣＴ１とモニター回路１６８からのモニター結果（ＤＥＴ）とに基づいて、第１の期間ＴＡ１と第２の期間ＴＡ２において非アクティブになる昇圧イネーブル信号ＥＮを生成する。

このように、本実施形態では第１の期間ＴＡ１において昇圧クロック信号ＢＣＫを停止するので、フィードバック制御により昇圧クロック信号ＢＣＫの停止・再開を繰り返す場合であっても、駆動回路１２０のサンプリング期間からホールド期間に切り替わる切り替えタイミングｔｍａにおいて昇圧動作が再開されない。これにより、再開時のノイズによるホールド電圧の誤差を防ぐことができる。

３．昇圧制御回路
図７に、昇圧制御回路１６２のモニター回路１６８、イネーブル信号生成回路１６５、昇圧クロック生成回路１６６の詳細な構成例を示す。

モニター回路１６８は、コンパレーターＣＰＡと、昇圧電圧ＶＢのノードとコンパレーターＣＰＡの正極入力ノード（第１入力ノード）との間に設けられる抵抗素子ＲＡ１と、コンパレーターＣＰＡの正極入力ノードとグランド電圧ＶＳＳ（低電位側電源電圧）のノードとの間に設けられる抵抗素子ＲＡ２と、を含む。

コンパレーターＣＰＡの負極入力ノード（第２入力ノード）には、例えば不図示の基準電圧生成回路等から基準電圧Ｖｒｅｆが入力される。コンパレーターＣＰＡは、抵抗素子ＲＡ１、ＲＡ２の抵抗分割で得られた電圧ＶＣＰと基準電圧Ｖｒｅｆを比較して、その結果を検出信号ＤＥＴとして出力する。抵抗素子ＲＡ２の抵抗値は可変であり、例えば不図示のレジスター部に書き込まれたレジスター値により抵抗素子ＲＡ２の抵抗値が設定される。昇圧電圧ＶＢが設定電圧Ｔｈを超えると検出信号ＤＥＴがアクティブになるが、その設定電圧Ｔｈは、抵抗素子ＲＡ２の抵抗値によって設定される。

イネーブル信号生成回路１６５は、制御回路１４０からのクロック信号ＣＫと制御信号ＣＴ１の論理積を出力するアンド回路ＡＮＡ１と、論理積回路の出力を論理反転するインバーターＩＮＡ１と、インバーターＩＮＡ１の出力を論理反転するインバーターＩＮＡ２と、インバーターＩＮＡ２からのクロック信号ＣＫＡ１で検出信号ＤＥＴをラッチするラッチ回路ＦＡ（フリップフロップ回路）と、を含む。

昇圧クロック生成回路１６６は、ラッチ回路ＦＡの論理反転出力である昇圧イネーブル信号ＥＮとインバーターＩＮＡ１からのクロック信号ＣＫＡ２との否定論理積を出力するナンド回路ＮＤＡ１と、ナンド回路ＮＤＡ１の出力であるクロック信号ＣＫＱに基づいて昇圧クロック信号ＢＣＫを生成するクロック生成部ＧＥＮと、を含む。

昇圧クロック信号ＢＣＫは、昇圧部１６４に含まれる複数の昇圧トランジスター（例えば図１２のＴＲ１〜ＴＲ６）をオン・オフ制御するための複数のクロック信号から構成される。クロック生成部ＧＥＮは、その複数のクロック信号を、ナンド回路ＮＤＡ１からのクロック信号ＣＫＱに基づいて生成する。

図８に、図７の構成例における動作タイミングチャートを示す。図８に示すように、制御回路１４０からのクロック信号ＣＫは連続して入力される。制御信号ＣＴ１は駆動回路１２０のサンプル・ホールド動作に同期して第１の期間ＴＡ１でローレベルになるので、クロック信号ＣＫＡ１は第１の期間ＴＡ１においてローレベルとなる。

コンパレーターＣＰＡからの検出信号ＤＥＴは、クロック信号ＣＫＡ１の立ち上がりでラッチされる。第１の期間ＴＡ１ではクロック信号ＣＫＡ１がローレベルなので、検出信号ＤＥＴが変化したとしても、昇圧イネーブル信号ＥＮは変化しない。例えば、第１の期間ＴＡ１の開始時において昇圧イネーブル信号ＥＮがローレベルである場合、第１の期間の終了までは昇圧イネーブル信号ＥＮがローレベルに維持される。仮にラッチ回路ＦＡが制御回路１４０からのクロック信号ＣＫで検出信号ＤＥＴをラッチした場合、タイミングｔｍｂで昇圧イネーブル信号ＥＮがハイレベルになり、第２の期間ＴＡ２が終了する。一方、本実施形態では、タイミングｔｍｂが第１の期間ＴＡ１内であったとしても、第１の期間ＴＡ１が終了するまで昇圧イネーブル信号ＥＮがハイレベルにならない。

クロック信号ＣＫＡ２は第１の期間ＴＡ１において変化せず、昇圧イネーブル信号ＥＮは第２の期間ＴＡ２（第２の期間ＴＡ２内に第１の期間ＴＡ１が開始した場合には第１の期間ＴＡ１及び第２の期間ＴＡ２）において変化しない。そのため、クロック生成部ＧＥＮに入力されるクロック信号ＣＫＱは、第１の期間ＴＡ１及び第２の期間ＴＡ２において変化しない。

このようにして、第１の期間ＴＡ１及び第２の期間ＴＡ２において昇圧クロック信号ＢＣＫが停止される。また、第１の期間ＴＡ１において第２の期間ＴＡ２が終了した場合であっても、第１の期間ＴＡ１が終了するまで昇圧クロック信号ＢＣＫが再開されない。

４．第３構成例
図９に、本実施形態のドライバーの第３の構成例を示す。このドライバー１００は、制御回路１４０と電源回路１１０と駆動回路１２０とを含む。なお以下では、第１、第２の構成例で説明した構成要素と同一の構成要素については同一の符号を付し、適宜説明を省略する。

電源回路１１０は、昇圧回路１６０を第１の昇圧回路ＢＣ１とする場合に、第２〜第ｎの昇圧回路ＢＣ２〜ＢＣｎ（ｎは２以上の整数）を更に有する。第１の昇圧回路ＢＣ１の電流供給能力は、第２〜第ｎの昇圧回路ＢＣ２〜ＢＣｎの電流供給能力よりも高い。そして昇圧制御回路１６２は、第１の期間ＴＡ１において、第１の昇圧回路ＢＣ１の昇圧クロック信号ＢＣＫを停止する。

昇圧回路の電流供給能力は、昇圧回路が負荷に対して電流を供給する能力であり、例えば、昇圧電圧を規定の電圧以上に維持できる出力電流である。チャージポンプ回路では、例えばスイッチドキャパシターのトランジスターのサイズ（オン抵抗）やキャパシターのサイズ、スイッチング周波数等に応じて電流供給能力が変化する。また、配線の寄生抵抗等によっても電流供給能力が変化する。

電流供給能力が高いということは、チャージポンプ動作で移動させる電荷量が大きいということであり、その動作によるノイズが大きくなる傾向にある。そのため、最大の電流供給能力をもつ昇圧回路ＢＣ１の昇圧クロック信号ＢＣＫを第１の期間ＴＡ１において停止することで、駆動回路１２０のサンプル・ホールド動作に与える影響を効果的に低減できる。

駆動回路１２０は、第１の昇圧回路ＢＣ１からの昇圧電圧ＶＢ１に基づく電源電圧ＶＧＡで動作するソースドライバー１７０を有する。例えば、電源回路１１０は、昇圧電圧ＶＢ１を降圧するレギュレーターＲＧＡ（例えばリニアレギュレーター）を更に含む。そして、レギュレーターＲＧＡの出力が電源電圧ＶＧＡとしてソースドライバー１７０に供給される。

第１の昇圧回路ＢＣ１の昇圧制御回路１６２は、ソースドライバー１７０のサンプリング期間からホールド期間に切り替わる切り替えタイミングｔｍａを含む第１の期間ＴＡ１において、昇圧クロック信号ＢＣＫを停止する。

ソースドライバー１７０は、表示パネル２００のソース線を駆動する回路であり、ソース線に接続される画素容量を高速に駆動する必要があるため、ドライバー１００の中でも消費電流が大きい回路となっている。そのため、昇圧電圧ＶＢ１に基づいてソースドライバー１７０の電源電圧ＶＧＡが生成される場合、第１の昇圧回路ＢＣ１は大きな電流供給能力をもつことになる。このような大きな電流供給能力をもつ第１の昇圧回路ＢＣ１の昇圧クロック信号ＢＣＫを第１の期間ＴＡ１において停止することで、駆動回路１２０のサンプル・ホールド動作に与える影響を効果的に低減できる。

５．ソースドライバー
図１０に、ソースドライバー１７０の詳細な構成例を示す。ソースドライバー１７０は、階調電圧生成回路１２２とＤ／Ａ変換回路１２４とソースアンプ部１２６とを含む。

階調電圧生成回路１２２は、例えばラダー抵抗を有し、そのラダー抵抗で生成された階調電圧（複数の基準電圧）を出力する。例えば２５６階調の場合、その階調電圧をＶ０〜Ｖ２５５とする。

Ｄ／Ａ変換回路１２４は、表示データ（階調データ）をＤ／Ａ変換する回路であり、表示データに対応する電圧を階調電圧Ｖ０〜Ｖ２５５の中から選択し、その選択した電圧をソース電圧（駆動電圧、データ電圧）として出力する。

ソースアンプ部１２６は、サンプル・ホールド用のアンプ回路ＡＣ１〜ＡＣｍと、ソース駆動用のアンプ回路ＳＡ１〜ＳＡｍと、を含む。アンプ回路ＡＣ１〜ＡＣｍに図示したスイッチ素子はサンプリング用スイッチ素子であり、例えば図１１（Ａ）のスイッチ素子ＳＷ１に対応する。なお、ソース駆動用のアンプ回路ＳＡ１〜ＳＡｍを省略し、サンプル・ホールド用のアンプ回路ＡＣ１〜ＡＣｍが直接にソース線を駆動してもよい。

Ｄ／Ａ変換回路１２４には、アンプ回路ＡＣ１〜ＡＣｍに対応する表示データが時分割に入力される。Ｄ／Ａ変換回路１２４は、時分割の表示データをＤ／Ａ変換して時分割のソース電圧を出力する。アンプ回路ＡＣ１〜ＡＣｍは、その時分割のソース電圧を順次サンプリングする。アンプ回路ＳＡ１〜ＳＡｍは、アンプ回路ＡＣ１〜ＡＣｍがホールドしたソース電圧を増幅し、その増幅した電圧ＳＱ１〜ＳＱｍでソース線を駆動する。

例えばｍ＝３の場合に、Ｄ／Ａ変換回路１２４が階調電圧ＶＲ１０、ＶＲ５０、ＶＲ３０を順次出力したとする。階調電圧ＶＲ１０が出力されているときにアンプ回路ＡＣ１のサンプリング用キャパシターがオンになり、アンプ回路ＡＣ１が階調電圧ＶＲ１０をサンプリングする。同様に、階調電圧ＶＲ５０、ＶＲ３０が出力されているときに、それぞれアンプ回路ＡＣ２、ＡＣ３のサンプリング用キャパシターがオンになり、アンプ回路ＡＣ２、ＡＣ３が階調電圧ＶＲ５０、ＶＲ３０をサンプリングする。

図１１（Ａ）、図１１（Ｂ）に、サンプル・ホールド用のアンプ回路の詳細な構成例を示す。

サンプル・ホールド用のアンプ回路は、フリップアラウンド型サンプル・ホールド回路で構成される。

即ち、アンプ回路は、演算増幅器ＯＰＢと、アンプ回路の入力ノードＮＡＩと演算増幅器ＯＰＢの第１の入力ノードＮＩ１（反転入力ノード）との間に設けられるサンプリング用キャパシターＣＢと、を含む。そして、アンプ回路は、図１１（Ａ）に示すようにサンプリング期間において、アンプ回路の入力ノードＮＡＩの電圧ＶＩＮに応じた電荷をサンプリング用キャパシターＣＢに蓄積し、図１１（Ｂ）に示すようにホールド期間において、サンプリング用キャパシターＣＢに蓄積された電荷に応じた電圧ＶＡＱ（＝ＶＩＮ）を出力する。

具体的には、アンプ回路は、アンプ回路の入力ノードＮＡＩとノードＮＳＣの間に設けられるスイッチ素子ＳＷ１と、演算増幅器ＯＰＢの第１の入力ノードＮＩ１と演算増幅器ＯＰＢの出力ノードＮＱＢとの間に設けられるスイッチ素子ＳＷ２と、ノードＮＳＣと演算増幅器ＯＰＢの出力ノードＮＱＢとの間に設けられるスイッチ素子ＳＷ３と、演算増幅器ＯＰＢの出力ノードＮＱＢとアンプ回路の出力ノードＮＡＱとの間に設けられるスイッチ素子ＳＷ４と、を含む。演算増幅器ＯＰＢの第２の入力ノードＮＩ２（非反転入力ノード）には、基準電圧ＡＧＮＤ（アナロググランド）が入力される。

そしてサンプリング期間では、スイッチ素子ＳＷ１、ＳＷ２がオンになり、ＶＩＮ−ＶＱ＝ＶＩＮ−ＡＧＮＤに対応する電荷がサンプリング用キャパシターＣＢに蓄積される。ホールド期間では、スイッチ素子ＳＷ３、ＳＷ４がオンになり、電荷の保存ＣＢ・（ＶＩＮ−ＡＧＮＤ）＝ＣＢ・（ＶＡＱ−ＡＧＮＤ）からＶＡＱ＝ＶＩＮが出力される。

以上のように、ソース電圧をサンプル・ホールドするアンプ回路を用いることで、複数のソース出力に対して１つのＤ／Ａ変換回路１２４を設けて時分割にソース電圧をサンプリングさせることができる。これにより、各ソース出力に対してＤ／Ａ変換回路を設ける場合よりも回路構成をコンパクトにできる。また、このようなサンプル・ホールド型のアンプ回路を採用した場合であっても、本実施形態によれば、昇圧動作を再開したときのノイズによって発生するソース電圧の誤差を、低減できる。

６．昇圧回路
図１２に、チャージポンプによる昇圧動作を行う昇圧回路の構成例を示す。ここでは一例として２倍昇圧を行うチャージポンプ回路を説明するが、これに限定されず、例えばより高い倍数の昇圧を行うチャージポンプ回路であってもよい。

昇圧回路は、Ｐ型トランジスターＴＲ１〜ＴＲ３、ＴＲ５とＮ型トランジスターＴＲ４、ＴＲ６とキャパシターＣＡとを含む。トランジスターＴＲ５、ＴＲ６はソフトスタート用であり、そのサイズは通常昇圧動作用のトランジスターＴＲ３、ＴＲ４よりも小さい（オン抵抗が高い）。

通常の昇圧動作では、第１期間（第１相）でトランジスターＴＲ２、ＴＲ４、ＴＲ６がオンになり、トランジスターＴＲ１、ＴＲ３、ＴＲ５がオフになり、キャパシターＣＡの一端がグランド電圧ＶＳＳに接続され、キャパシターＣＡの他端が入力電圧ＶＩＮに接続される。第２期間（第２相）でトランジスターＴＲ２、ＴＲ４、ＴＲ６がオフになり、トランジスターＴＲ１、ＴＲ３、ＴＲ５がオンになり、キャパシターＣＡの一端が入力電圧ＶＩＮに接続され、キャパシターＣＡの他端からトランジスターＴＲ１を介して出力電圧ＶＱ＝２×ＶＩＮが出力される。ソフトスタートではトランジスターＴＲ３、ＴＲ４は第１期間及び第２期間でオフしており、トランジスターＴＲ１、ＴＲ２、ＴＲ５、ＴＲ６の動作は通常の昇圧動作のときと同様である。

チャージポンプ回路は、上記のような第１期間と第２期間でのスイッチング動作を行い、キャパシターＣＡの充放電を繰り返すことで昇圧動作する。そのため電圧ＶＩＮ、ＶＳＳ、ＶＱ等にノイズが（特に昇圧動作の再開時において）発生するが、本実施形態では駆動回路のサンプル・ホールドの切り替え時に昇圧動作を停止することで、サンプリング電圧に対するノイズの影響を無くすことができる。

７．電源回路
図１３に、電源回路１１０の詳細な構成例を示す。図１４に、図１３の電源回路１１０が適用されたドライバー１００の構成例を示す。

図１４のドライバー１００は、電源回路１１０、駆動回路１２０、制御回路１４０を含む。駆動回路１２０は、ソースドライバー１７０、ゲートドライバー１５０を含む。ゲートドライバー１５０（走査ドライバー）は、表示パネル２００のゲート線（走査線）を駆動する回路であり、例えばレベルシフターやバッファー等を含む。制御回路１４０は、例えば、表示コントローラー３００との通信を行うインターフェース回路、表示コントローラー３００から送信される画像データをラッチするラインラッチ、表示制御のタイミングを制御するタイミングコントローラー等を含む。例えば制御回路１４０はゲートアレイ等で構成される。

図１３の電源回路１１０は、第１〜第４の昇圧回路ＢＣ１〜ＢＣ４と、第１〜第９のレギュレーターＲＧ１〜ＲＧ９を含む。例えば第１〜第４の昇圧回路ＢＣ１〜ＢＣ４はチャージポンプ回路であり、第１〜第９のレギュレーターＲＧ１〜ＲＧ９はリニアレギュレーターである。

レギュレーターＲＧ１、ＲＧ２は電源電圧ＶＤＤ（高電位側電源電圧）を降圧し、電圧ＶＤＤＬ、ＶＬＤＯ、を生成する。図１４に示すように、電圧ＶＤＤＬは制御回路１４０（ロジック回路）の電源電圧である。

昇圧回路ＢＣ１は、電圧ＶＳＳ（低電位側電源電圧）を基準に電圧ＶＬＤＯ１を３倍に昇圧して電圧ＶＯＵＴを生成する。レギュレーターＲＧ３、ＲＧ４、ＲＧ５、ＲＧ６、ＲＧ７、ＲＧ８は、電圧ＶＯＵＴを降圧して電圧ＶＲＥＧ、ＶＣＯＭＨ、ＶＤＤＨＳ、ＶＤＤＨＳ２、ＶＯＦＲＥＧ、ＶＯＮＲＥＧを生成する。レギュレーターＲＧ３は不図示のバンドギャップ回路の出力電圧を基準に電圧ＶＲＥＧを生成する。その他のレギュレーターＲＧ１、ＲＧ２、ＲＧ４〜ＲＧ９は、電圧ＶＲＥＧを基準に各電圧を出力する。図１４に示すように、電圧ＶＤＤＨＳ、ＶＤＤＨＳ２はソースドライバー１７０の電源電圧である。電圧ＶＣＯＭＨは、表示パネル２００のソース線を駆動する際のコモン電圧の正側電圧である。

昇圧回路ＢＣ２は、電圧ＶＳＳを基準に電圧ＶＤＤを反転して負の電圧ＶＯＵＴＭを生成する。レギュレーターＲＧ９は電圧ＶＤＤと電圧ＶＯＵＴＭから電圧ＶＣＯＭＬを生成する。電圧ＶＣＯＭＬは、表示パネル２００のソース線を駆動する際のコモン電圧の負側電圧である。

昇圧回路ＢＣ３は、電圧ＶＳＳを基準に電圧ＶＯＦＲＥＧを２倍に反転昇圧し、負の電圧ＶＥＥを生成する。図１４に示すように、電圧ＶＥＥはゲートドライバー１５０の負の電源電圧である。

昇圧回路ＢＣ４は、電圧ＶＯＮＲＥＧと電圧ＶＥＥから電圧ＶＤＤＨＧ＝ＶＯＮＲＥＧ×２−ＶＥＥを生成する。図１４に示すように、電圧ＶＤＤＨＧはゲートドライバー１５０の正の電源電圧である。

８．電気光学装置、電子機器
図１５に、本実施形態のドライバー１００を適用できる電気光学装置と電子機器の構成例を示す。本実施形態の電子機器として、例えばプロジェクターや、テレビション装置、情報処理装置（コンピューター）、携帯型情報端末、カーナビゲーションシステム、携帯型ゲーム端末等の、表示装置を搭載する種々の電子機器を想定できる。

図１５に示す電子機器は、電気光学装置３５０、表示コントローラー３００（ホストコントローラー、第１処理部）、ＣＰＵ３１０（第２処理部）、記憶部３２０、ユーザーインターフェース部３３０、データインターフェース部３４０を含む。電気光学装置３５０はドライバー１００、表示パネル２００を含む。

表示パネル２００は例えばマトリックス型の液晶表示パネルである。或は、表示パネル２００は自発光素子を用いたＥＬ（Electro-Luminescence）表示パネルであってもよい。例えば、表示パネル２００にはフレキシブル基板が接続され、そのフレキシブル基板にドライバー１００が実装され、電気光学装置３５０が構成される。なお、ドライバー１００と表示パネル２００は電気光学装置３５０として構成されずに個々の部品として電子機器に組み込まれてもよい。例えば、表示パネル２００には配線引き出し用のフレキシブル基板が接続され、ドライバー１００は表示コントローラー３００等とともにリジッド基板に実装され、そのリジッド基板にフレキシブル基板を接続することで表示パネル２００が実装されてもよい。

ユーザーインターフェース部３３０は、ユーザーからの種々の操作を受け付けるインターフェース部である。例えば、ボタンやマウス、キーボード、表示パネル２００に装着されたタッチパネル等で構成される。データインターフェース部３４０は、画像データや制御データの入出力を行うインターフェース部である。例えばＵＳＢ等の有線通信インターフェースや、或は無線ＬＡＮ等の無線通信インターフェースである。記憶部３２０は、データインターフェース部３４０から入力された画像データを記憶する。或は、記憶部３２０は、ＣＰＵ３１０や表示コントローラー３００のワーキングメモリーとして機能する。ＣＰＵ３１０は、電子機器の各部の制御処理や種々のデータ処理を行う。表示コントローラー３００はドライバー１００の制御処理を行う。例えば、表示コントローラー３００は、データインターフェース部３４０や記憶部３２０から転送された画像データを、ドライバー１００が受け付け可能な形式に変換し、その変換された画像データをドライバー１００へ出力する。ドライバー１００は、表示コントローラー３００から転送された画像データに基づいて表示パネル２００を駆動する。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また電源回路、昇圧回路、駆動回路、ドライバー、電気光学装置、電子機器の構成・動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１００ ドライバー、１１０ 電源回路、１２０ 駆動回路、
１２２ 階調電圧生成回路、１２４ Ｄ／Ａ変換回路、１２５ ソースアンプ部、
１４０ 制御回路、１５０ ゲートドライバー、１６０ 昇圧回路、
１６２ 昇圧制御回路、１６４ 昇圧部、１６５ イネーブル信号生成回路、
１６６ 昇圧クロック生成回路、１６８ モニター回路、１７０ ソースドライバー、
２００ 表示パネル、２１０ システム電源、３００ 表示コントローラー、
３１０ ＣＰＵ、３２０ 記憶部、３３０ ユーザーインターフェース部、
３４０ データインターフェース部、３５０ 電気光学装置、
ＡＣ１ アンプ回路、ＢＣ１ 昇圧回路、ＲＧＡ レギュレーター、
ＲＧ１ レギュレーター、ＴＡ１ 第１の期間、ＴＡ２ 第２の期間、Ｔｈ 設定電圧、ＶＢ 昇圧電圧

Claims (11)

1. 第１の昇圧動作により第１の昇圧電圧を生成する第１の昇圧回路、及び第２の昇圧動作により負の第２の昇圧電圧を生成する第２の昇圧回路を含む電源回路と、
   前記電源回路からの前記第１の昇圧電圧に基づく電源電圧で動作し、駆動電圧をサンプル・ホールドして表示パネルを駆動するソースドライバーと、
   を含み、
   前記第１の昇圧回路は、
   第１の昇圧トランジスターを有する第１の昇圧部と、
   前記第１の昇圧トランジスターを制御する第１の昇圧クロックを前記第１の昇圧部に出力する第１の昇圧制御回路と、
   を有し、
   前記第２の昇圧回路は、
   第２の昇圧トランジスターを有する第２の昇圧部と、
   前記第２の昇圧トランジスターを制御する第２の昇圧クロックを前記第２の昇圧部に出力する第２の昇圧制御回路と、
   を有し、
   前記電源回路は、
   前記第２の昇圧電圧に基づいて前記表示パネルのコモン電圧の負側電圧を生成し、
   前記第１の昇圧回路の電流供給能力は、前記第２の昇圧回路の電流供給能力よりも高く、
   前記第１の昇圧制御回路は、
   前記ソースドライバーのサンプリング期間からホールド期間に切り替わる切り替えタイミングを含む第１の期間において、前記第１の昇圧回路の前記第１の昇圧クロックを停止し、
   前記第２の昇圧制御回路は、
   前記第１の期間において前記第２の昇圧クロックを停止しないことを特徴とするドライバー。
2. 請求項１において、
   前記第１の昇圧制御回路は、
   前記第１の昇圧電圧をモニターし、前記第１の昇圧電圧が設定電圧を超えた後の第２の期間において前記第１の昇圧クロックを停止することを特徴とするドライバー。
3. 請求項２において、
   前記第１の昇圧制御回路は、
   前記第１の昇圧電圧をモニターするモニター回路と、
   前記第１の昇圧クロックを生成する昇圧クロック生成回路と、
   を有し、
   前記昇圧クロック生成回路に入力される昇圧イネーブル信号が、前記第１の期間と前記第２の期間において非アクティブになることを特徴とするドライバー。
4. 請求項３において、
   前記第１の昇圧制御回路は、
   前記第１の期間において非アクティブになる制御信号が入力され、前記制御信号と前記モニター回路からのモニター結果とに基づいて、前記第１の期間と前記第２の期間において非アクティブになる前記昇圧イネーブル信号を生成するイネーブル信号生成回路を有することを特徴とするドライバー。
5. 請求項１乃至４のいずれかにおいて、
   前記第１の昇圧回路は、チャージポンプによる前記第１の昇圧動作により前記第１の昇圧電圧を生成することを特徴とするドライバー。
6. 請求項１乃至５のいずれかにおいて、
   前記第１の昇圧制御回路は、
   前記ソースドライバーのサンプリング期間からホールド期間に切り替わる切り替えタイミングを含む前記第１の期間において、前記第１の昇圧クロックを停止することを特徴とするドライバー。
7. 請求項１乃至６のいずれかにおいて、
   前記ソースドライバーは、
   フリップアラウンド型サンプル・ホールド回路で構成されるアンプ回路を含むことを特徴とするドライバー。
8. 請求項７において、
   前記アンプ回路は、
   演算増幅器と、
   前記アンプ回路の入力ノードと前記演算増幅器の第１の入力ノードとの間に設けられるサンプリング用キャパシターと、
   を有し、
   前記アンプ回路は、
   前記サンプリング期間において、前記アンプ回路の前記入力ノードの電圧に応じた電荷を前記サンプリング用キャパシターに蓄積し、前記ホールド期間において、前記サンプリング用キャパシターに蓄積された電荷に応じた電圧を出力することを特徴とするドライバー。
9. 第１の昇圧動作により第１の昇圧電圧を生成する第１の昇圧回路、及び第２の昇圧動作により負の第２の昇圧電圧を生成する第２の昇圧回路を含む電源回路と、
   前記電源回路からの電源が供給され、駆動電圧をサンプリングして表示パネルを駆動するソースドライバーと、
   を含み、
   前記第１の昇圧回路は、
   第１の昇圧トランジスターを有する第１の昇圧部と、
   前記第１の昇圧トランジスターを制御する第１の昇圧クロックを前記第１の昇圧部に出力する第１の昇圧制御回路と、
   を有し、
   前記第２の昇圧回路は、
   第２の昇圧トランジスターを有する第２の昇圧部と、
   前記第２の昇圧トランジスターを制御する第２の昇圧クロックを前記第２の昇圧部に出力する第２の昇圧制御回路と、
   を有し、
   前記電源回路は、
   前記第２の昇圧電圧に基づいて前記表示パネルのコモン電圧の負側電圧を生成し、
   前記第１の昇圧回路の電流供給能力は、前記第２の昇圧回路の電流供給能力よりも高く、
   前記第１の昇圧制御回路は、
   前記ソースドライバーのサンプリング期間が終了するタイミングを含む第１の期間において、前記第１の昇圧回路の前記第１の昇圧クロックを停止し、
   前記第２の昇圧制御回路は、
   前記第１の期間において前記第２の昇圧クロックを停止しないことを特徴とするドライバー。
10. 請求項１乃至９のいずれかに記載されたドライバーを含むことを特徴とする電気光学装置。
11. 請求項１乃至９のいずれかに記載されたドライバーを含むことを特徴とする電子機器。

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