JP6679992B2 - 半導体装置 - Google Patents

Description

本発明は、スイッチング素子の出力端子間の電位差を制限するダイナミッククランプ回路を備えた半導体装置に関する。

従来、例えばスイッチング素子としてＭＯＳＦＥＴを採用するとき、ドレイン−ソース間電圧Ｖｄｓについてのクランプ電圧をロードダンプに代表されるサージ電圧以上に設定することでＭＯＳＦＥＴのオフ状態を維持して素子の破壊を防止することが行われていた。

しかしながら、過電流検出時の保護動作などの際にサージ電圧相当の比較的高い電圧でＶｄｓがクランプされていると、保護動作中の消費電力が大きくなってしまう。また、大きな電力消費に伴う発熱が問題となる場合があった。さらに、素子の微細化に伴い、Ｖｄｓの増大による発熱量の増大が従来の素子に較べて顕著になっている。

特許文献１には、クランプ電圧を可変にした半導体集積回路が開示されている。この半導体集積回路では、高いサージ電圧が想定される場合にはクランプ電圧を高く設定し、負荷ショートに代表されるような短時間で高エネルギーを素子で吸収する必要がある場合にはクランプ電圧を低下させる。これにより、高エネルギーを素子で吸収する際の消費電力を抑制でき、発熱量を抑制することができる。

特開２００１−８５６１８号公報

ところで、負荷の地絡等によりスイッチング素子に意図しない電流が流れることを懸念し、負荷をスイッチング素子よりも基準電位側、例えばグランド電位側に配置する要請がある。すなわち、ダイナミッククランプ回路をハイサイドドライバに適用する要請がある。

しかしながら、特許文献１に記載の半導体集積回路においては、ダイナミッククランプ回路が制御するクランプ電圧はグランド電位を基準にする必要がある。このため、このダイナミッククランプ回路は、負荷をスイッチング素子よりも電源側に配置するローサイドドライバでのみ適用可能な構成となっており、ハイサイドドライバに適用するための要請を満たすことができない。

本発明は、上記問題点を鑑みてなされたものであり、簡素な回路構成を以って、ハイサイドおよびローサイドドライバを問わず適用可能なクランプ回路を備えた半導体装置を提供することを目的とする。

ここに開示される発明は、上記目的を達成するために以下の技術的手段を採用する。なお、特許請求の範囲およびこの項に記載した括弧内の符号は、ひとつの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、発明の技術的範囲を限定するものではない。

上記目的を達成するために、本発明は、電源電位とされる電源ノード（Ｔ０）と、所定の基準電位とされる第１基準ノード（Ｔ１）との間において負荷（２００）に対して直列に接続されるスイッチング素子（３００）に対して、電源ノード側に接続される第１端子と、第１基準ノード側に接続される第２端子と、の間の端子間電位差を所定のクランプ電圧に制御する制御部（５０）を備え、スイッチング素子は、第１端子と第２端子との間に流れる電流を制御するための制御端子を有するものであり、第１端子と制御端子の間に接続され、第１クランプ電圧以上の電圧で通電する第１クランプ回路（２０）と、制御端子と制御部の基準電位とされる第２基準ノードとの間に接続され、制御端子の電荷を充放電して端子間電位差を第１クランプ電圧よりも低い第２クランプ電圧とする第２クランプ回路（３０）と、制御端子と第２端子との間に接続され、制御端子の電荷を放電する第３クランプ回路（４０）と、を備え、制御部は、負荷を流れる負荷電流を検出する過電流検出部（５０ｂ）を有し、制御部は、負荷電流が所定の閾値以上となった場合において第２クランプ回路を有効にするとともに、第２クランプ回路が有効になってから所定時間後に第３クランプ回路を有効にし、第２クランプ回路が有効になってから第３クランプ回路が有効になるまでの所定時間τは、負荷を含めたインダクタンスＬと、負荷を流れる電流値Ｉと、第２クランプ電圧Ｖ _２ と、電源電位ＶＣＣとを用いて、τ≧ＩＬ／（Ｖ _２ −ＶＣＣ）の関係を満たす。

これによれば、ロードダンプ等のサージ電圧に対しては、端子間電位差を第１クランプ電圧よりも高い電圧で維持できるのでスイッチング素子のオフを維持することができる。

さらに、負荷ショート等に起因する過電流に対しては、第２クランプ回路によって端子間電位差が第１クランプ電圧よりも小さい第２クランプ電圧にクランプされるので、スイッチング素子における消費電力を低減して発熱量を抑制することができる。この第２クランプ回路は、スイッチング素子における制御端子の電荷を、第２基準ノードを基準にして充放電して第２クランプ電圧を実現するものであるから、負荷とスイッチング素子との接続関係、すなわちスイッチング素子がハイサイド側かローサイド側かに依らず、端子間電位差のクランプ機能を奏することができる。

さらに、第３クランプ回路によって、スイッチング素子の制御端子の電荷が第２端子を基準にして放電される。換言すれば、制御端子と第２端子との間の電位差を略同一にすることができるので、より確実にスイッチング素子をオフ状態に維持することができる。

第１実施形態に係る半導体装置の概略構成を示す回路図である。 制御部の詳細を示す回路図である。 第２クランプ回路および第３クランプ回路に係る動作を示すタイミングチャートである。 第２クランプ回路の変形例を示す回路図である。 第２実施形態に係る半導体装置の概略構成を示す回路図である。

以下、本発明の実施の形態を図面に基づいて説明する。なお、以下の各図相互において、互いに同一もしくは均等である部分に、同一符号を付与する。各形態において構成の一部のみを説明している場合は、構成の他の部分については先行して説明した形態と同様とする。実施の各形態で具体的に説明している部分の組合せばかりではなく、特に組合せに支障が生じなければ、実施の形態同士を部分的に組み合せることも可能である。

（第１実施形態）
最初に、図１および図２を参照して、本実施形態に係る半導体装置の概略構成について説明する。

図１に示すように、本実施形態における半導体装置１００は、負荷２００に流れる電流を制御するスイッチング素子３００の制御端子たるゲート電極Ｇへゲート電圧を印加するための駆動装置である。負荷２００は例えば所定の抵抗値を有する抵抗体であり、配線を含めて所定のインダクタンスを有している。スイッチング素子３００は例えばＭＯＳＦＥＴであり、制御端子たるゲート電極Ｇと、出力電流が流れるドレイン電極Ｄとソース電極Ｓとを有する３端子素子である。ここで、ドレイン電極Ｄとソース電極Ｓは、それぞれ特許請求の範囲に記載の第１端子、第２端子に相当する。本実施形態ではスイッチング素子３００としてＭＯＳＦＥＴを例示するが、スイッチング素子３００の種類に限定はなく、例えばＩＧＢＴでも良い。スイッチング素子３００がＩＧＢＴの場合には、第１端子たるドレイン電極Ｄはコレクタ電極に、第２端子たるソース電極はエミッタ電極に言い換えることができる。

スイッチング３００と負荷２００は、電位が電源電位ＶＣＣに設定された電源ノードＴ０と、電位が所定の基準電位ＧＮＤＰに設定された第１基準ノードＴ１との間で直列に接続されている。図１に示す例は、スイッチング素子３００が負荷２００に対して電源電位ＶＣＣ側に配置されたハイサイド配置となっている。すなわち、スイッチング素子３００のドレイン電極Ｄは電源ノードＴ０に接続され、ソース電極Ｓは負荷２００の一端に接続され、負荷２００の他端は第１基準ノードＴ１に接続されている。

半導体装置１００は、ゲート端子Ｇに対してゲート電極を印加するための駆動装置であり、ゲート電圧を出力するドライバ１０と、第１クランプ回路２０と、第２クランプ回路３０と、第３クランプ回路４０と、制御部５０と、を備えている。

ドライバ１０は、ゲート駆動回路において一般的に用いられるドライブ回路を採用することができる。スイッチング素子３００のゲート容量や流すべき出力電流に応じて適切なドライブ能力を発揮するドライブ回路が選択されていればよいのであり、ここでの詳しい説明は省略する。

第１クランプ回路２０は、図１に示すように、ゲート電極Ｇとドレイン電極Ｄとの間に接続されている。第１クランプ回路２０は、カソードをドレイン電極Ｄに接続するように、複数のツェナーダイオード２１が直列接続されることにより構成されている。また、第１クランプ回路２０は、ゲート電極Ｇからドレイン電極Ｄへ流れる電流を制限するダイオード２２を有している。

また、半導体装置１００はゲート電極Ｇとソース電極Ｓとの間に介在するゲート抵抗器６０を備えている。後述する第２クランプ回路３０および第３クランプ回路４０が無効のとき、ソース電極Ｓを基準とするドレイン−ソース間電圧Ｖｄｓは、ＶＣＣ基準でＶＺｅ＋Ｖｔにクランプされる。ここで、ＶＺｅはツェナーダイオード２１により規定される電圧であり、直列接続されるツェナーダイオード素子の数によって可変である。また、Ｖｔはスイッチング素子３００の閾値電圧である。ここでのクランプ電圧Ｖｄｓ≒ＶＺｅ＋Ｖｔが特許請求の範囲に記載の第１クランプ電圧に相当する。なお、正しくはダイオード２２の順方向電圧ＶＦを加算した値がクランプ電圧となるが、説明を簡単にするために以降の説明ではクランプ電圧をＶＺｅ＋Ｖｔに近似する。

第２クランプ回路３０は、図１に示すように、制御端子たるゲート電極Ｇと、電位が所定の基準電位ＧＮＤＸとされた第２基準ノードＴ２との間に挿設されている。第２クランプ回路３０は、所定の抵抗値Ｒ２を有する抵抗器３１と、抵抗器３１と第２基準ノードＴ２の間に設けられたスイッチ３２とを有している。特許請求の範囲に記載の、第２クランプ回路が有効になるとは、スイッチ３２がオン（閉成）することによってゲート電極Ｇが第２クランプ回路３０を介して第２基準ノードＴ２と接続されることに相当する。スイッチ３２は後述する制御部５０からイネーブル信号が入力されることによりオンされるものであり、例えばＭＯＳＦＥＴを採用することができる。

後述の第３クランプ回路４０が無効の状態で第２クランプ回路３０が有効になると、ゲート電極Ｇは基準電位ＧＮＤＸ近傍の電圧でクランプされるため、ＶｄｓはＧＮＤＸを基準にしてＶＣＣ＋Ｖｔにクランプされる。ここでのクランプ電圧Ｖｄｓ≒ＶＣＣ＋Ｖｔが特許請求の範囲に記載の第２クランプ電圧に相当する。

第３クランプ回路４０は、図１に示すように、制御端子たるゲート電極Ｇと、ソース電極Ｓとの間に挿設されている。つまり、ゲート抵抗器６０と並列に接続されている。第３クランプ回路４０は、所定の抵抗値Ｒ３を有する抵抗器４１と、抵抗器４１とソース電極Ｓとの間に設けられたスイッチ４２とを有している。特許請求の範囲に記載の、第３クランプ回路が有効になるとは、スイッチ４２がオン（閉成）することによってゲート電極Ｇが第３クランプ回路４０を介してソース電極Ｓと接続されることに相当する。スイッチ４２は後述する制御部５０からイネーブル信号が入力されることによりオンされるものであり、例えばＭＯＳＦＥＴを採用することができる。

第３クランプ回路４０が有効になると、ゲート電極Ｇはソース電極Ｓと略同電位になるため、スイッチング素子３００をより確実にオフ状態にすることができる。

制御部５０は、第２クランプ回路３０におけるスイッチ３２と、第３クランプ回路４０におけるスイッチ４２のオンオフを制御している。本実施形態における制御部５０は、図２に示すように、過熱検出部５０ａと過電流検出部５０ｂとを有している。

過熱検出部５０ａは、感温ダイオード５１と、感温ダイオード５１に定電流を供給する定電流源５２と、コンパレータ５３と、コンパレータ５３に参照電圧を供給する参照電源５４とを有している。コンパレータ５３はＶＣＣを電源電位とし、ＧＮＤＸを基準電位として構成されている。感温ダイオード５１は、例えばスイッチング素子３００の近傍に配置されている。感温ダイオード５１は、置かれた環境の温度と定電流源５２により規定される電流値に基づいた電圧値をコンパレータ５３に入力している。参照電源５４が規定する参照電圧はスイッチング素子３００が過熱であると判断される閾値温度に対応した電圧に設定されている。コンパレータ５３は、温度に基づく電圧と参照電圧とを比較し、スイッチング素子３００の温度が閾値温度よりも大きいときにイネーブルとなる信号を出力する。

過電流検出部５０ｂは、コンパレータ５５とコンパレータ５５に参照電圧を供給する参照電源５６とを有している。コンパレータ５５は、過熱検出部５０ａにおけるコンパレータ５３と同様に、ＶＣＣを電源電位とし、ＧＮＤＸを基準電位として構成されている。参照電源５６が規定する参照電圧はスイッチング素子３００に流れる出力電流が過電流であると判断される閾値電流に対応した電圧に設定されている。コンパレータ５５には、スイッチング素子３００を流れる電流に対応するソース電圧（ＶＯＵＴ）が入力されている。コンパレータ５５は、出力電流に基づくソース電圧と参照電圧とを比較し、スイッチング素子３００の出力電流が閾値電流よりも大きいときにイネーブルとなる信号を出力する。この過電流検出部５０ｂは、特許請求の範囲に記載の電流検出部に相当している。

過熱検出部５０ａにおけるコンパレータ５３、および、過電流検出部５０ｂにおけるコンパレータ５５の出力はＯＲ回路５７に入力される。ＯＲ回路５７は、コンパレータ５３，５５の少なくとも一方の出力がイネーブルならばイネーブルとなる信号を出力する。

ＯＲ回路５７の出力信号は第２クランプ回路３０におけるスイッチ３２に対して出力されるとともにタイマー５８に入力される。タイマー５８は発振器５９に接続され、ＯＲ回路５７からのイネーブル信号が入力されてから所定時間後にイネーブル信号を出力するようになっている。タイマー５８からのイネーブル信号は第３クランプ回路４０におけるスイッチ４２に入力される。

上記したように、過熱検出部５０ａが過熱を検出する、または過電流検出部５０ｂが過電流を検出すると、制御部５０はスイッチ３２に対してイネーブル信号を出力して第２クランプ回路３０を有効にする。そして、所定時間後にスイッチ４２に対してイネーブル信号を出力して第３クランプ回路４０を有効にする。

なお、タイマー５８にイネーブル信号が入力されてからタイマー５８がイネーブル信号を出力するまでの所定時間τは任意に設定することができるが、負荷２００および配線を含むインダクタンスＬに蓄積されたエネルギーをスイッチング素子３００にて吸収できるように設定することが好ましい。インダクタンスに蓄積されたエネルギーをスイッチング素子３００で吸収するために要する時間ｔは負荷電流Ｉと第２クランプ電圧Ｖ_２を用いて、ｔ＝ＩＬ／（Ｖ_２−ＶＣＣ）となる。

ここで、タイマー５８にイネーブル信号が入力されてからタイマー５８がイネーブル信号を出力するまでの所定時間τは、インダクタンスＬに蓄積されたエネルギーをスイッチング素子３００で吸収できる時間を設定することが好ましいので、τ≧ｔ＝ＩＬ／（Ｖ_２−ＶＣＣ）とすることが好ましい。

次に、図３を参照して、負荷２００の短絡を例に、本実施形態に係る半導体装置１００の動作について説明する。

まず、図３に示す時刻ｔ１において、図示しないＥＣＵ等が負荷２００への通電を指示するとドライバ１０がオン状態となりゲート電圧の印加を開始する。ゲート電圧が上昇するのに伴ってスイッチング素子３００のソース電圧に相当するＶＯＵＴが上昇して出力電流が流れる。

時刻ｔ２において負荷２００の短絡が発生したと仮定する。出力電流が上昇して時刻ｔ３において制御部５０が過電流を検出すると、ドライバ１０の駆動がオフされるとともに第２クランプ回路３０が有効になる。これにより、スイッチング素子３００のゲート電極Ｇは制御部５０の基準電位であるＧＮＤＸを基準にしてクランプされ、上記したように、ＶｄｓもＶｄｓ≒Ｖｔなる第２クランプ電圧にクランプされる。第１クランプ電圧に現れるＶＺｅ項は、ロードダンプ等の高電圧に対応するためにＶＣＣに較べて十分大きく設定されることが一般的であり、第１クランプ電圧は第２クランプ電圧よりも大きい。逆に言えば、第２クランプ電圧は第１クランプ電圧よりも十分小さいので、短絡に係る過電流に起因する消費電力を低減することができるとともに、発熱量を抑制することができる。

本実施形態の半導体装置１００では、スイッチング素子３００のゲート電極Ｇを、ＧＮＤＸを基準にしてクランプするので、レベルシフト回路などの複雑な回路を採用することなくＶｄｓのクランプを実現することができる。そして、このクランプは、本実施形態のようにハイサイドドライバにおいて実現可能である。

時刻ｔ３において第２クランプ回路３０が有効になった後、所定時間τの経過後の時刻ｔ４に第３クランプ回路４０が有効になる。これにより、スイッチング素子３００のゲート電極Ｇとソース電極Ｓが略短絡された状態となるため、スイッチング素子３００をより確実にオフ状態にすることができる。

なお、本実施形態では、第２クランプ回路３０が有効になる際に、スイッチング素子３００のゲート電極Ｇが制御部５０の基準電位であるＧＮＤＸを基準にしてクランプされる形態について説明しているが、ゲート電極Ｇの接続先は基準電位ＧＮＤＰであっても良い。すなわち、特許請求の範囲に記載において、第２基準ノードが第１基準ノードと同一であることを妨げない。

しかしながら、第２クランプ回路３０が有効になる際のゲート電極Ｇの接続先は電位が安定していることが好ましいので、制御部５０やＥＣＵといった制御系のモジュールに接続され、より安定が求められる基準電位に接続されていることが好ましい。

（変形例１）
図４に示すように、第２クランプ回路３０と第２基準ノードＴ２との間に、第２クランプ回路３０を第２基準ノードＴ２に設定された電位であるＧＮＤＸよりも高い電位に昇圧する昇圧部３３を備えているとより好ましい。

第３クランプ回路４０のスイッチ４２がＮＭＯＳである場合において、第２クランプ回路３０が有効にされているとき、スイッチング素子３００のゲート電極Ｇが基準電位ＧＮＤＸに近い電位にクランプされていると、閾値電圧によってはスイッチ４２が誤ってオンする虞がある。本変形例における半導体装置１００では、昇圧部３３が挿設されていない形態に較べて、第２クランプ回路３０オン時のゲート電圧を高くできるので、第３クランプ回路４０の意図しない有効化を防止することができる。

なお、昇圧部３３は、第２クランプ回路３０をＧＮＤＸよりも高い電位にできれば良いので、図４に示す電源回路に限定されない。例えばダイオードや、ゲート−ドレインショートされたＮＭＯＳであっても良い。

（第２実施形態）
第１実施形態では、半導体装置１００が、スイッチング素子３００が負荷２００に対して電源電位ＶＣＣ側に配置されたハイサイドドライバに適用される例について説明した。これに対して、第２実施形態では、半導体装置１００がローサイドドライバに適用される例について説明する。

半導体装置１００を構成する要素は第１実施形態と同一である。本実施形態において、スイッチング素子３００のドレイン電極Ｄは、図５に示すように、負荷２００を介して電源ノードＴ０に接続されている。一方、ソース電極Ｓは直接的に第１基準ノードＴ１に接続されている。半導体装置１００のうち第１クランプ回路２０は、一端がドレイン電極Ｄと負荷２００の中間点に接続され、他端はゲート電極Ｇに接続されている。

このように、半導体装置１００は、その回路構成を変更することなく、ハイサイドドライバにも、ローサイドドライバにも適用することが可能である。

（その他の実施形態）
以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。

上記した各実施形態における第２クランプ回路３０の抵抗器３１は、スイッチング素子３００のゲート電極の充放電が可能な定電流源やツェナーダイオードに置き換えることが可能である。

また、上記した各実施形態における第３クランプ回路４０の抵抗器４１は、スイッチング素子３００のゲート電極の放電が可能な定電流源やツェナーダイオードに置き換えることが可能である。

抵抗器３１および抵抗器４１を定電流源に置き換える場合には、その電流値を第３クランプ回路４０のほうが大きくなるように設定する。これにより、第２クランプ回路３０によるクランプ動作の後、ゲート電極Ｇの電位Ｖｇは第３クランプ回路４０に起因する定電流に依存するようになるので、第３クランプ回路４０による確実なスイッチング素子３００のオフを実現することができる。

さらに、スイッチ３２およびスイッチ４２は、単にダイオードに置き換えても良い。この場合、抵抗器３１の抵抗値Ｒ２と抵抗器４１の抵抗値Ｒ３との関係はＲ２＞Ｒ３を満たすようにする。これにより、第２クランプ回路３０によるクランプ動作の後、ゲート電極Ｇの電位Ｖｇは抵抗値Ｒ３に依存するようになるので、第３クランプ回路４０による確実なスイッチング素子３００のオフを実現することができる。

上記した各実施形態において、制御部５０の構成は図２に示すものに限定されることはなく、スイッチング素子３００の出力電流の異常を検出できる構成であれば良い。

１０…ドライバ，２０…第１クランプ回路，３０…第２クランプ回路，４０…第３クランプ回路，５０…制御部，１００…半導体装置，２００…負荷，３００…スイッチング素子，ＶＣＣ…電源電位

Claims (2)

1. 電源電位とされる電源ノード（Ｔ０）と、所定の基準電位とされる第１基準ノード（Ｔ１）との間において負荷（２００）に対して直列に接続されるスイッチング素子（３００）に対して、前記電源ノード側に接続される第１端子と、前記第１基準ノード側に接続される第２端子と、の間の端子間電位差を所定のクランプ電圧に制御する制御部（５０）を備え、
   前記スイッチング素子は、前記第１端子と前記第２端子との間に流れる電流を制御するための制御端子を有するものであり、
   前記第１端子と前記制御端子の間に接続され、第１クランプ電圧以上の電圧で通電する第１クランプ回路（２０）と、
   前記制御端子と前記制御部の基準電位とされる第２基準ノードとの間に接続され、前記制御端子の電荷を充放電して前記端子間電位差を第１クランプ電圧よりも低い第２クランプ電圧とする第２クランプ回路（３０）と、
   前記制御端子と前記第２端子との間に接続され、前記制御端子の電荷を放電する第３クランプ回路（４０）と、を備え、
   前記制御部は、前記負荷を流れる負荷電流を検出する過電流検出部（５０ｂ）を有し、
   前記制御部は、前記負荷電流が所定の閾値以上となった場合において前記第２クランプ回路を有効にするとともに、前記第２クランプ回路が有効になってから所定時間後に前記第３クランプ回路を有効にし、
   前記第２クランプ回路が有効になってから前記第３クランプ回路が有効になるまでの所定時間τは、前記負荷を含めたインダクタンスＬと、前記負荷を流れる電流値Ｉと、前記第２クランプ電圧Ｖ _２ と、電源電位ＶＣＣとを用いて、τ≧ＩＬ／（Ｖ _２ −ＶＣＣ）の関係を満たす半導体装置。
2. 前記第２クランプ回路と前記第２基準ノードとの間において、前記制御部の基準電位に対して第２クランプ回路の電位を高くする昇圧部（３３）を備える請求項１に記載の半導体装置。

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