[go: up one dir, main page]

JP6649198B2 - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法 Download PDF

Info

Publication number
JP6649198B2
JP6649198B2 JP2016139552A JP2016139552A JP6649198B2 JP 6649198 B2 JP6649198 B2 JP 6649198B2 JP 2016139552 A JP2016139552 A JP 2016139552A JP 2016139552 A JP2016139552 A JP 2016139552A JP 6649198 B2 JP6649198 B2 JP 6649198B2
Authority
JP
Japan
Prior art keywords
region
outer peripheral
concentration
type
guard ring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016139552A
Other languages
English (en)
Other versions
JP2018010988A (ja
Inventor
佳史 安田
佳史 安田
永岡　達司
達司 永岡
佐智子 青井
佐智子 青井
泰 浦上
泰 浦上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Toyota Motor Corp
Toyota Central R&D Labs Inc
Original Assignee
Denso Corp
Toyota Motor Corp
Toyota Central R&D Labs Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp, Toyota Motor Corp, Toyota Central R&D Labs Inc filed Critical Denso Corp
Priority to JP2016139552A priority Critical patent/JP6649198B2/ja
Priority to US15/602,741 priority patent/US10204980B2/en
Priority to DE102017114184.7A priority patent/DE102017114184B4/de
Priority to CN201710551971.9A priority patent/CN107623026B/zh
Publication of JP2018010988A publication Critical patent/JP2018010988A/ja
Application granted granted Critical
Publication of JP6649198B2 publication Critical patent/JP6649198B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H01L21/0465—Making n or p doped regions or layers, e.g. using diffusion using ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/125—Shapes of junctions between the regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/60—Impurity distributions or concentrations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/01—Manufacture or treatment
    • H10D8/051—Manufacture or treatment of Schottky diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/60—Schottky-barrier diodes 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/01—Manufacture or treatment
    • H10D8/045—Manufacture or treatment of PN junction diodes

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本明細書に開示の技術は、半導体装置とその製造方法に関する。
特許文献１に、ダイオードを備える半導体装置が開示されている。この半導体装置は、半導体基板と表面電極と裏面電極を有している。表面電極は、半導体基板の表面の略中央部を覆っている。裏面電極は、半導体基板の裏面の全域を覆っている。半導体基板の表面電極と裏面電極に挟まれた領域（以下、素子領域という）に、ダイオードが形成されている。ダイオードがオンすると、表面電極から裏面電極に向かって電流が流れる。半導体基板は、素子領域の周囲（すなわち、素子領域と半導体基板の外周端面の間）に、外周耐圧領域を有している。外周耐圧領域は、ｐ型の複数のガードリングとｎ型の外周ドリフト領域を有している。複数のガードリングは、半導体基板の表面に露出しており、素子領域を多重に囲んでいる。外周ドリフト領域は、複数のガードリングを互いから分離している。ダイオードがオフすると、外周耐圧領域では、横方向（内周側から外周側に向かう方向）に電位差が生じる。すると、素子領域から外周ドリフト領域内に空乏層が伸びる。空乏層が最も内周側のガードリングに到達すると、そのガードリングから外周側に向かって空乏層が伸びる。空乏層が内周側から２つ目のガードリングに到達すると、そのガードリングからさらに外周側に向かって空乏層が伸びる。このように、空乏層は、複数のガードリングを経由しながら外周側に向かって伸びる。すなわち、複数のガードリングは、外周耐圧領域内において空乏層が外周側に向かって伸びることを促進する。このため、外周耐圧領域内で空乏層が広く伸び、外周耐圧領域内の電界が緩和される。なお、特許文献１では素子領域にダイオードが設けられているが、素子領域に他の半導体素子（例えば、ＭＯＳＦＥＴやＩＧＢＴ）が設けられている場合であっても、ガードリングによって外周耐圧領域の電界を緩和することができる。
特開２０１３−１６８５４９号公報
上記の通り、複数のガードリングによって外周耐圧領域の電界を緩和することができるが、半導体装置の使用環境によっては外周耐圧領域の電界をさらに緩和することが求められる場合がある。複数のガードリングを有する半導体装置においては、内周側（素子領域に近い側）のガードリングの近傍では、外周側（半導体基板の外周端面に近い側）のガードリングの近傍よりも高い電界が生じやすい。これに対し、本願発明者らは、内周側に位置する複数のガードリングの幅（すなわち、内周側から外周側に向かう方向における寸法）が、外周側に位置する複数のガードリングの幅よりも広い構造を考案した。この構造によれば、内周側に位置するガードリング同士の間の間隔を、外周側に位置するガードリング同士の間の間隔よりも狭くすることができる。内周側のガードリング同士の間の間隔を狭くすることで、内周側のガードリングの近傍における電界を抑制することができる。しかしながら、この構造を採用したとしても、内周側のガードリングの近傍で外周側のガードリングの近傍よりも高い電界が生じる場合がある。したがって、本明細書では、外周耐圧領域の電界をさらに緩和することが可能な技術を提供する。
本明細書が開示する半導体装置は、半導体基板と、前記半導体基板の表面に接している表面電極と、前記半導体基板の裏面に接している裏面電極を有している。前記半導体基板が、前記半導体基板の厚み方向に沿って平面視したときに前記表面電極と前記半導体基板との接触面と重複する素子領域と、前記素子領域の周囲の外周耐圧領域を有している。前記素子領域が、前記表面電極と前記裏面電極の間に通電することが可能な半導体素子を有している。前記外周耐圧領域が、複数のガードリングと、外周ドリフト領域を有している。前記複数のガードリングは、前記表面に露出しており、前記素子領域を多重に囲むｐ型の領域である。前記外周ドリフト領域は、前記複数のガードリングを互いから分離しているｎ型の領域である。前記複数のガードリングが、複数の内周側ガードリングと、前記内周側ガードリングよりも外周側に配置されているとともに前記内周側ガードリングよりも幅が狭い複数の外周側ガードリングを有している。前記複数の内周側ガードリング同士の間の間隔が、前記複数の外周側ガードリング同士の間の間隔よりも狭い。前記内周側ガードリングのそれぞれが、自身のｐ型不純物濃度のピーク値の１０％よりも高いｐ型不純物濃度を有する第１高濃度領域と、そのピーク値の１０％以下のｐ型不純物濃度を有するとともに前記第１高濃度領域と前記外周ドリフト領域の間に配置されている第１低濃度領域を有している。前記外周側ガードリングのそれぞれが、自身のｐ型不純物濃度のピーク値の１０％よりも高いｐ型不純物濃度を有する第２高濃度領域と、そのピーク値の１０％以下のｐ型不純物濃度を有するとともに前記第２高濃度領域と前記外周ドリフト領域の間に配置されている第２低濃度領域を有している。前記第１高濃度領域に対して外周側で隣接する部分の前記第１低濃度領域の前記表面における幅が、前記第２高濃度領域に対して外周側で隣接する部分の前記第２低濃度領域の前記表面における幅よりも広い。
なお、本明細書において、ガードリングの幅は、内周側（素子領域側）から外周側（半導体基板の外周端面側）に向かう方向における寸法を意味する。また、本明細書において、低濃度領域の幅は、内周側から外周側に向かう方向における寸法を意味する。
この半導体装置は、幅が広い複数の内周側ガードリングと、幅が狭い複数の外周側ガードリングを有している。また、複数の内周側ガードリング同士の間の間隔が、複数の外周側ガードリング同士の間の間隔よりも狭い。この構成によれば、内周側ガードリングの近傍における電界が緩和される。さらに、この半導体装置では、第１低濃度領域の第１高濃度領域に対して外周側で隣接する部分（以下、外周側の部分という）の前記表面における幅が、第２低濃度領域の外周側の部分の前記表面における幅よりも広い。各低濃度領域の外周側の部分は、外周ドリフト領域が空乏化される際に、空乏化される。第１低濃度領域の外周側の部分の幅を広くすることで、内周側ガードリングの近傍において空乏化される領域が広くなり、内周側ガードリングの近傍における電界がさらに緩和される。
また、外周側ガードリングの幅が狭いので、仮に外周側ガードリングに幅が広い低濃度領域を設けるとすると、外周側ガードリングの高濃度領域の幅が極めて小さくなる。すると、外周側ガードリングが空乏層の進展に寄与し難くなり、外周側ガードリングの周辺の外周ドリフト領域において空乏層の伸びが不十分となる場合がある。この場合、空乏層の伸びが不十分となった領域で極めて高い電界が発生し、半導体装置の耐圧が極端に低下する。これに対し、上記の半導体装置では、外周側ガードリングの低濃度領域（第２低濃度領域）の外周側の部分の幅が小さいので、外周側ガードリングの高濃度領域（第２高濃度領域）の幅を十分に確保することができる。このため、外周側ガードリングの周辺の外周ドリフト領域に十分に空乏層を伸展させることができる。外周側ガードリングの周辺における電界が緩和される。
以上に説明したように、この半導体装置によれば、内周側ガードリングの近傍と外周側ガードリングの近傍のいずれにおいても、高い電界の発生を抑制することができる。このため、この半導体装置によれば、高い耐圧を実現することができる。
実施形態の半導体装置の断面図（図２のＩ−Ｉ線における断面図）。 実施形態の半導体装置の上面図。 外周耐圧領域の拡大断面図。 素子領域の拡大断面図。 比較例の半導体装置の外周耐圧領域の構造と電界分布を示す図。 実施形態の半導体装置の外周耐圧領域の構造と電界分布を示す図。 低濃度領域の幅と電界分布の関係を示す図。 実施形態の半導体装置の製造工程の説明図。 実施形態の半導体装置の製造工程の説明図。
図１、２に示す実施形態の半導体装置１０は、半導体基板１２を有している。半導体基板１２は、ワイドギャップ半導体（例えば、ＳｉＣ）により構成されている。図１に示すように、半導体基板１２の上面１２ａには、上部電極１４と絶縁膜１８が形成されている。なお、図２においては、上部電極１４と絶縁膜１８の図示が省略されている。図２の点線は、上部電極１４と半導体基板１２とが接触しているコンタクト面１５の輪郭を示している。上部電極１４は、半導体基板１２の上面１２ａの中央部に形成されている。上面１２ａの上部電極１４に覆われていない領域（すなわち、コンタクト面１５の外側の領域）は、絶縁膜１８によって覆われている。図１に示すように、半導体基板１２の下面１２ｂには、下部電極１６が形成されている。下部電極１６は、半導体基板１２の下面１２ｂの全域を覆っている。半導体基板１２の上部電極１４と下部電極１６に挟まれている領域２０（すなわち、半導体基板１２の厚み方向に沿って見たときにコンタクト面１５と重複する領域２０）は、半導体素子（本実施形態ではショットキーバリアダイオード）として動作する素子領域である。半導体基板１２の素子領域２０の外側の領域（素子領域２０と半導体基板１２の外周端面１２ｃの間の領域）は、外周耐圧領域２２である。
図１に示すように、半導体基板１２は、カソード領域３０、ドリフト領域３２、メインｐ型領域３４及び複数のガードリング３６を有している。
カソード領域３０は、ｎ型不純物濃度が高いｎ型領域である。カソード領域３０は、素子領域２０から外周耐圧領域２２に跨って分布している。カソード領域３０は、半導体基板１２の下面１２ｂの全域に露出している。カソード領域３０は、下部電極１６に対してオーミック接触している。
ドリフト領域３２は、カソード領域３０よりもｎ型不純物濃度が低いｎ型領域である。ドリフト領域３２は、カソード領域３０上に配置されており、カソード領域３０に接している。ドリフト領域３２は、素子領域２０から外周耐圧領域２２に跨って分布している。以下では、素子領域２０内のドリフト領域３２をメインドリフト領域３２ａといい、外周耐圧領域２２内のドリフト領域３２を外周ドリフト領域３２ｂという。メインドリフト領域３２ａは、外周ドリフト領域３２ｂに接している（繋がっている）。
図２においてハッチングされている領域は、半導体基板１２の上面１２ａに露出するｐ型領域を表している。上面１２ａに露出するｐ型領域のうち、素子領域２０内に配置されているｐ型領域がメインｐ型領域３４であり、外周耐圧領域２２内に配置されているｐ型領域がガードリング３６である。
図１、２に示すように、メインｐ型領域３４は、素子領域２０内で半導体基板１２の上面１２ａに露出している。メインｐ型領域３４は、環状に伸びる環状領域３４ａと、ストライプ状に伸びる複数のストライプ領域３４ｂを有する。環状領域３４ａは、半導体基板１２の上面１２ａにおいて略矩形に伸びている。環状領域３４ａは、ストライプ状に伸びる４辺と、曲線化されたコーナー部を有している。環状領域３４ａの幅は、各ストライプ領域３４ｂの幅よりも広い。環状領域３４ａ上に、コンタクト面１５の外周縁が配置されている。各ストライプ領域３４ｂは、環状領域３４ａの内側に配置されている。各ストライプ領域３４ｂは、互いに平行に伸びている。各ストライプ領域３４ｂの両端は、環状領域３４ａに接続されている。メインｐ型領域３４は、上部電極１４に接している。メインｐ型領域３４は、上部電極１４にオーミック接触していてもよいし、上部電極１４にショットキー接触していてもよい。
各ストライプ領域３４ｂの間の位置において、メインドリフト領域３２ａが半導体基板１２の上面１２ａに露出している。これらの位置において、メインドリフト領域３２ａは上部電極１４に対してショットキー接触している。
図１、２に示すように、各ガードリング３６は、外周耐圧領域２２内で半導体基板１２の上面１２ａに露出している。図２に示すように、各ガードリング３６は、半導体基板１２を厚み方向に平面視したときに、環状に伸びている。複数のガードリング３６は、素子領域２０を多重に囲んでいる。複数のガードリング３６は、複数の第１ガードリング３６ａ、複数の第２ガードリング３６ｂ、及び、複数の第３ガードリング３６ｃを有している。図３は、ガードリング３６の拡大断面図を示している。図３に示すように、第１ガードリング３６ａの幅Ｗａ１は第２ガードリング３６ｂの幅Ｗａ２よりも広い。第２ガードリング３６ｂの幅Ｗａ２は第３ガードリング３６ｃの幅Ｗａ３よりも広い。なお、各ガードリング３６の幅は、内周側から外周側に向かう方向における寸法である。図４は、ストライプ領域３４ｂの拡大断面図を示している。図３、４に示すように、第３ガードリング３６ｃの幅Ｗａ３は、各ストライプ領域３４ｂの幅Ｗａ４よりも広い。なお、ストライプ領域３４ｂの幅は、ストライプ領域３４ｂが伸びる方向（長手方向）に対して直交する方向における寸法である。図２に示すように、複数の第１ガードリング３６ａは、外周耐圧領域２２の中で素子領域２０に最も近い位置に配置されている。複数の第２ガードリング３６ｂは、第１ガードリング３６ａの外周側に配置されている。複数の第３ガードリング３６ｃは、第２ガードリング３６ｂの外周側に配置されている。図３に示すように、第１ガードリング３６ａ同士の間の間隔Ｗｂ１は、第２ガードリング３６ｂ同士の間の間隔Ｗｂ２よりも狭い。また、第２ガードリング３６ｂ同士の間の間隔Ｗｂ２は、第３ガードリング３６ｃ同士の間の間隔Ｗｂ３よりも狭い。図３に示すように、各ガードリング３６の深さは、互いに略等しい。また、図３、４に示すように、各ガードリング３６の深さは、各メインｐ型領域３４の深さと略等しい。図１に示すように、各ガードリング３６の上面は、絶縁膜１８に覆われている。
各ガードリング３６の間の位置において、外周ドリフト領域３２ｂが半導体基板１２の上面１２ａに露出している。外周ドリフト領域３２ｂによって、各ガードリング３６が互いから分離されている。また、外周ドリフト領域３２ｂによって、各ガードリング３６がメインｐ型領域３４から分離されている。
ガードリング３６及びメインｐ型領域３４のそれぞれの内部において、ｐ型不純物濃度が位置によって変化している。図３、４において参照符号Ｍで示すように、各ガードリング３６及び各ストライプ領域３４ｂは、幅方向の中心であって半導体基板１２の上面１２ａの近傍の位置に、ｐ型不純物濃度が自身の中で最も高いピークポイントを有している。各ガードリング３６及び各ストライプ領域３４ｂのそれぞれの内部において、ピークポイントＭからドリフト領域３２に近づくにしたがってｐ型不純物濃度が低下する。本明細書では、各ガードリング３６及び各ストライプ領域３４ｂにおいて、ピークポイントＭにおけるｐ型不純物濃度の１０％よりも高いｐ型不純物濃度を有する領域を高濃度領域４０といい、ピークポイントＭにおけるｐ型不純物濃度の１０％以下のｐ型不純物濃度を有する領域を低濃度領域４２という。各ガードリング３６及び各ストライプ領域３４ｂにおいて、高濃度領域４０はピークポイントＭの周囲に分布しており、半導体基板１２の上面１２ａに露出している。各ガードリング３６及び各ストライプ領域３４ｂにおいて、低濃度領域４２は高濃度領域４０とドリフト領域３２の間に分布している。
本明細書において、低濃度領域４２が上面１２ａに露出している部分の幅を、低濃度領域４２の幅Ｗｃという。図３、４から明らかなように、低濃度領域４２は、高濃度領域４０の両側で上面１２ａに露出している。本実施形態においては、ガードリング３６及びストライプ領域３４ｂのそれぞれにおいて、高濃度領域４０に対して外周側で隣接している部分の低濃度領域４２の幅は、高濃度領域４０に対して内周側で隣接している部分の低濃度領域４２の幅と略等しい。各ガードリング３６の低濃度領域４２の幅は、内周側から外周側に向かう方向における寸法である。各ストライプ領域３４ｂの低濃度領域の幅は、メインｐ型領域３４が伸びる方向（長手方向）に対して直交する方向における寸法である。図３に示すように、第１ガードリング３６ａの低濃度領域４２の幅Ｗｃ１は、第２ガードリング３６ｂの低濃度領域４２の幅Ｗｃ２よりも広い。また、第２ガードリング３６ｂの低濃度領域４２の幅Ｗｃ２は、第３ガードリング３６ｃの低濃度領域４２の幅Ｗｃ３よりも広い。また、図３、４に示すように、第３ガードリング３６ｃの低濃度領域４２の幅Ｗｃ３は、メインｐ型領域３４の低濃度領域４２の幅Ｗｃ４よりも広い。
次に、半導体装置１０の動作について説明する。半導体装置１０の素子領域２０には、上部電極１４、メインドリフト領域３２ａ、カソード領域３０及び下部電極１６によってショットキーバリアダイオード（以下、ＳＢＤという）が形成されている。上部電極１４はアノード電極として機能し、下部電極１６はカソード電極として機能する。上部電極１４と下部電極１６の間に順電圧（上部電極１４が下部電極１６よりも高電位となる電圧）を印加すると、上部電極１４とメインドリフト領域３２ａの間のショットキー界面を通過して上部電極１４から下部電極１６へ電流が流れる。すなわち、上部電極１４から、メインドリフト領域３２ａとカソード領域３０を介して下部電極１６へ電流が流れる。なお、各メインｐ型領域３４が上部電極１４にオーミック接触している場合には、メインｐ型領域３４とメインドリフト領域３２ａの界面を通る経路でも電流が流れる。各メインｐ型領域３４が上部電極１４にショットキー接触している場合には、メインｐ型領域３４とメインドリフト領域３２ａの界面を通る経路には電流はほとんど流れない。いずれの場合でも、少なくともショットキー界面を通る経路に電流が流れる。すなわち、ＳＢＤがオンする。
上部電極１４と下部電極１６の間への印加電圧を順電圧から逆電圧（下部電極１６が上部電極１４よりも高電位となる電圧）に切り換えると、電流が停止し、ＳＢＤがオフする。すると、上部電極１４とメインドリフト領域３２ａの間のショットキー界面に逆電圧が印加されるので、ショットキー界面からメインドリフト領域３２ａ内に空乏層が広がる。さらに、メインｐ型領域３４とメインドリフト領域３２ａの界面のｐｎ接合にも逆電圧が印加されるので、メインｐ型領域３４からメインドリフト領域３２ａ内に空乏層が広がる。メインｐ型領域３４から伸びる空乏層によって、隣接するストライプ領域３４ｂによって挟まれている範囲のメインドリフト領域３２ａが短時間でピンチオフされる。このため、ＳＢＤはターンオフ速度が速い。その後、空乏層はメインドリフト領域３２ａの略全体に広がる。メインドリフト領域３２ａが空乏化することで、メインドリフト領域３２ａ内に電位差が生じる。メインドリフト領域３２ａは、上部電極１４と下部電極１６によって縦方向に挟まれているので、空乏化したメインドリフト領域３２ａ内に縦方向に電位差が生じる。空乏化したメインドリフト領域３２ａ内では、横方向には電位差はほとんど生じない。
また、上部電極１４と下部電極１６の間に逆電圧が印加されると、環状領域３４ａから外周ドリフト領域３２ｂ内に空乏層が広がる。環状領域３４ａから伸びる空乏層が最も内周側のガードリング３６に到達すると、そのガードリング３６からさらに外周側に空乏層が伸びる。最も内周側のガードリング３６から伸びる空乏層が最も内周側から２番目のガードリング３６に到達すると、そのガードリング３６からさらに外周側に空乏層が伸びる。このように、外周耐圧領域２２においては、空乏層が複数のガードリング３６を経由しながら外周側に伸びる。すなわち、各ガードリング３６は、空乏層が外周側に伸びるのを促進する。空乏層は、半導体基板１２の外周端面１２ｃの近傍まで伸びる。
なお、外周ドリフト領域３２ｂに空乏層が伸びる際には、各ガードリング３６の外周側の端面を構成するｐｎ接合に電圧が印加される。このため、ガードリング３６の外周側の端面を構成するｐｎ接合の近傍で、低濃度領域４２が空乏化される。すなわち、高濃度領域４０に対して外周側で隣接する部分の低濃度領域４２が空乏化される。
一般に、ｐｎ接合の両側の空乏層（ｎ型領域が空乏化した空乏層とｐ型領域が空乏化した空乏層）の間において、固定電荷の量はバランスする。このため、ｐｎ接合を構成するｐ型領域のｐ型不純物濃度が高いほど、そのｐｎ接合からｎ型領域側に空乏層が伸びやすくなる。また、ｐ型不純物濃度が高い領域のサイズが大きいほど、ｎ型領域側に空乏層が伸びやすくなる。ここで、本実施形態においては、各ガードリング３６の低濃度領域４２は、ｐ型不純物濃度が低いので、外周ドリフト領域３２ｂへの空乏層の伸展にほとんど寄与しない。このため、各ガードリング３６の高濃度領域４０のサイズが、外周ドリフト領域３２ｂへの空乏層の伸びに影響する。上述したように、ガードリング３６の幅は、内周側から外周側に向かうにしたがって狭くなる（幅Ｗａ１＞Ｗａ２＞Ｗａ３）。これに対し、低濃度領域４２の幅も、内周側から外周側に向かうにしたがって狭くなる（幅Ｗｃ１＞Ｗｃ２＞Ｗｃ３）。このため、幅が狭い外周側の第３ガードリング３６ｃでも、高濃度領域４０の幅はそれほど狭くない。このため、幅が狭い外周側の第３ガードリング３６ｃによっても、外周ドリフト領域３２ｂへの空乏層の進展を十分に促進することができる。このため、幅が狭い第３ガードリング３６ｃの周辺で空乏層の伸びが不十分となることがない。したがって、第３ガードリング３６ｃの近傍で、高電界が生じることが防止される。
また、上述したように、外周耐圧領域２２内では、逆電圧が印加されたときに、外周ドリフト領域３２ｂに空乏層が伸展するとともに、高濃度領域４０に対して外周側で隣接する部分の低濃度領域４２も空乏化する。外周耐圧領域２２内に空乏層が広がると、空乏層内に電位差が生じる。半導体基板１２の上面１２ａの近傍においては、外周耐圧領域２２の内周端は上部電極１４と略同電位となり、外周耐圧領域２２の外周端（すなわち、半導体基板１２の外周端面１２ｃ）は下部電極１６と略同電位となる。このため、外周耐圧領域２２内では、横方向（内周側から外周側に向かう方向）に電位差が生じる。なお、空乏化していない高濃度領域４０内では電位差は生じないので、各ガードリング３６の高濃度領域４０の間で電位差が生じる。
ここで、図５に示す比較例の半導体装置の電位分布について検討する。図５の上図は比較例の半導体装置のガードリング３６の構造を示しており、図５の下図は比較例の半導体装置に逆電圧が印加されたときの上面１２ａ近傍における電位分布を示している。図５の構成では、各ガードリング３６の幅が等しく、各低濃度領域４２の幅が等しく、各ガードリング３６の間の間隔が等しい。上記の通り、高濃度領域４０に対して外周側に位置する部分の低濃度領域４２と外周ドリフト領域３２ｂが空乏化するので、これらの空乏化した領域内で電界が発生する。電界が発生している各領域（空乏化した各領域）では、ｐｎ接合（ガードリング３６と外周ドリフト領域３２ｂの界面）において電界がピークとなり、ｐｎ接合から離れるにしたがって電界が小さくなる。このように電界が分布するのは、ｐｎ接合の両側の空乏化した領域（空乏化した外周ドリフト領域３２ｂと空乏化した低濃度領域４２）に極性が異なる固定電荷が存在するためである。また、図５の下図のグラフを積分した値（グラフが描く各三角形の面積）は、隣接する高濃度領域４０の間に生じる電位差を表す。図５に示すように、比較例の半導体装置では、各高濃度領域４０の間に生じる電位差は、内周側ほど大きく、外周側ほど小さい。また、各高濃度領域４０の間の領域に広がる空乏層の幅が略等しいので、各高濃度領域４０の間の領域に生じる電界の大きさは、その領域に生じる電位差に略比例する。このため、内周側ほど、生じる電界が大きい。このため、この構成では、内周側のガードリング３６の近傍でアバランシェ降伏が生じやすい。また、内周側のガードリング３６の上部の絶縁膜１８の表面で電界が高くなり、その位置を起点として沿面放電（上部電極１４から下部電極１６へ、絶縁膜１８の表面と外周端面１２ｃを伝わって生じる放電）が生じやすい。
これに対し、図６は、本実施形態の半導体装置１０に逆電圧が印加されたときの上面１２ａ近傍における電位分布を示している。図６の下図に示すように、本実施形態の半導体装置１０では、各ガードリング３６の高濃度領域４０の間に生じる電位差（グラフが描く各三角形の面積）が、内周側と外周側とであまり差がない。これは、ガードリング３６の幅（Ｗａ１、Ｗａ２、Ｗａ３（図３参照））が内周側ほど広くなっており、ガードリング３６の間の間隔（Ｗｂ１、Ｗｂ２、Ｗｂ３（図３参照））が内周側ほど狭くなっているためである。このように、図６に示す本実施形態の半導体装置では、電位差が図５の場合よりも均等化されるので、内周側への電界集中をある程度抑制することができる。但し、ガードリング３６の幅とガードリング３６同士の間の間隔を調整するだけでは、内周側のガードリングの近傍で高電界が発生する場合がある。そこで、本実施形態の半導体装置１０のガードリング３６では、高濃度領域４０に対して外周側で隣接する部分の低濃度領域４２の幅（Ｗｃ１、Ｗｃ２、Ｗｃ３）が内周側ほど狭くなっている。上記の通り、この部分の低濃度領域４２は空乏化される。このため、内周側のガードリング３６では、この部分の幅が広くなっている分だけ空乏層の幅が広くなる。その結果、電界が分布する範囲が広くなり、電界のピークが小さくなる。例えば、図７は、２つのガードリング３６の間の電界分布を示しており、グラフＡは高濃度領域４０に対して外周側で隣接する部分の低濃度領域４２の幅が広い場合を示しており、グラフＢは当該部分の幅が狭い場合を示している。グラフＡ、Ｂにおいて、隣接するガードリング３６の間に生じている電位差（すなわち、グラフＡ、Ｂが描く三角形の面積）は等しい。グラフＡ、Ｂにおいて生じている電位差が等しいので、低濃度領域４２（すなわち、空乏化する領域）が広い分だけグラフＡにおける電界のピークがグラフＢにおける電界のピークよりも低くなっている。このように、高濃度領域４０に対して外周側で隣接する部分の低濃度領域４２の幅が広いほど、高い電界が生じ難くなる。本実施形態の半導体装置では、ガードリング３６の低濃度領域４２の幅（Ｗｃ１、Ｗｃ２、Ｗｃ３）が内周側ほど広くなっているので、内周側のガードリング３６の近傍で電界の抑制効果が高い。その結果、図６に示すように、各ガードリング３６の近傍において生じる電界が、内周側と外周側とで均一化される。本実施形態の構成によれば、耐圧をより向上させることができる。
また、上述したように、本実施形態の半導体装置１０では、素子領域２０内のメインｐ型領域３４の低濃度領域４２の幅Ｗｃ４が小さい。上述したように、素子領域２０内では横方向に電位差がほとんど生じないので、低濃度領域４２の幅Ｗｃ４が小さくても、高電界の問題は生じない。また、低濃度領域４２の幅Ｗｃ４を小さくすることで、メインドリフト領域３２ａと上部電極１４との接触面積（ショットキー界面の面積）を広くすることができる。これによって、ＳＢＤの特性を向上させることができる。
次に、半導体装置１０の製造方法について説明する。なお、この製造方法はガードリング３６とメインｐ型領域３４の形成工程に特徴を有するので、ガードリング３６とメインｐ型領域３４の形成工程について以下に説明する。まず、図８に示すように、半導体ウエハのドリフト領域３２の表面にマスク７０（例えば、酸化シリコン膜）を形成し、次にマスク７０に開口部７２ａ〜７２ｄを形成する。開口部７２ａ〜７２ｄは、選択的エッチングによって形成することができる。開口部７２ａ〜７２ｄは、同一の工程で形成してもよいし、別の工程で形成してもよい。第１ガードリング３６ａを形成すべき領域の上部に開口部７２ａを形成し、第２ガードリング３６ｂを形成すべき領域の上部に開口部７２ｂを形成し、第３ガードリング３６ｃを形成すべき領域の上部に開口部７２ｃを形成し、メインｐ型領域３４を形成すべき領域の上部に開口部７２ｄを形成する。このとき、エッチング条件を調整することによって、開口部７２ａ〜７２ｄの側面の傾斜角度を調整する。なお、側面の傾斜角度は、半導体基板１２の上面１２ａの垂線に対する側面の角度を意味する。ここでは、開口部７２ａの側面の傾斜角度θ１、開口部７２ｂの側面の傾斜角度θ２、開口部７２ｃの側面の傾斜角度θ３、及び、開口部７２ｄの側面の傾斜角度θ４が、θ１＞θ２＞θ３＞θ４の関係を満たすように各傾斜角度を調整する。また、各開口部の幅が、開口部７２ａで最も広く、開口部７２ｂで開口部７２ｃ、７２ｄよりも広く、開口部７２ｃで開口部７２ｄよりも広くなるように調整する。次に、図９に示すように、マスク７０を介して半導体基板１２に対してｐ型不純物を注入する。各開口部内では、ｐ型不純物が半導体基板１２に直接注入される。このため、開口部内に高濃度領域４０が形成される。また、開口部の傾斜する側面に入射したｐ型不純物の一部は、マスク７０を貫通して半導体基板１２に注入される。このため、開口部の傾斜する側面の裏側に位置する領域にも低い濃度でｐ型不純物が注入される。このため、開口部の側面の裏側に低濃度領域４２が形成される。開口部の側面の傾斜角度が大きいほど低濃度領域４２の幅が広くなる。したがって、図３、４に示すように、第１ガードリング３６ａ、第２ガードリング３６ｂ、第３ガードリング３６ｃ、及び、メインｐ型領域３４の間で、低濃度領域４２の幅が、Ｗｃ１＞Ｗｃ２＞Ｗｃ３＞Ｗｃ４の関係を満たす。この製造方法によれば、容易に半導体装置１０を製造することができる。
なお、上述した実施形態では、素子領域２０にＳＢＤが形成されていたが、素子領域２０に他の半導体素子が設けられていてもよい。例えば、上部電極１４がアノード電極として機能し、下部電極１６がカソード電極として機能するｐｎダイオードが素子領域に設けられていてもよい。ｐｎダイオードが形成されている場合でも、本実施形態と同様に、逆電圧が印加されたときに外周耐圧領域で電界を抑制することができる。また、上部電極１４がソース電極として機能し、下部電極１６がドレイン電極として機能し、さらにゲート電極を備えるＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が素子領域に設けられていてもよい。また、上部電極１４がエミッタ電極として機能し、下部電極１６がコレクタ電極として機能し、さらにゲート電極を備えるＩＧＢＴ（Insulated Gate Bipolar Transistor）が素子領域に設けられていてもよい。ＭＯＳＦＥＴまたはＩＧＢＴの場合には、これらの半導体素子がオフしたときに、外周耐圧領域で電界を抑制することができる。
また、上述した実施形態では、各ガードリング３６において、高濃度領域４０に対して外周側で隣接する部分の低濃度領域４２の幅と、高濃度領域４０に対して内周側で隣接する部分の低濃度領域４２の幅が等しかった。しかしながら、高濃度領域４０に対して外周側で隣接する部分の低濃度領域４２の幅がＷｃ１＞Ｗｃ２＞Ｗｃ３の関係を満たしていれば、高濃度領域４０に対して内周側で隣接する部分の低濃度領域４２の幅はどのような値であってもよい。
上述した実施形態の各構成要素と請求項の各構成要素との関係について説明する。実施形態の第１ガードリング３６ａは、請求項の内周側ガードリングの一例である。実施形態の第３ガードリング３６ｃは、請求項の外周側ガードリングの一例である。実施形態の第２ガードリング３６ｂは、第１ガードリング３６ａとの関係では外周側ガードリングの一例であるが、第３ガードリング３６ｃとの関係では内周側ガードリングの一例である。実施形態のメインｐ型領域のストライプ状に伸びる各部分は、請求項のコンタクトｐ型領域の一例である。
本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。
本明細書が開示する一例の構成では、素子領域が、複数のコンタクトｐ型領域と、メインドリフト領域と、カソード領域を有する。複数のコンタクトｐ型領域は、表面電極に接しており、互いに間隔を開けてストライプ状に伸びるｐ型の領域である。メインドリフト領域は、複数のコンタクトｐ型領域の間の位置で表面電極にショットキー接触しており、外周ドリフト領域に接しているｎ型の領域である。カソード領域は、裏面電極にオーミック接触しており、メインドリフト領域に接しているｎ型の領域である。コンタクトｐ型領域のそれぞれが、自身のｐ型不純物濃度のピーク値の１０％よりも高いｐ型不純物濃度を有する第３高濃度領域と、そのピーク値の１０％以下のｐ型不純物濃度を有するとともに第３高濃度領域とメインドリフト領域の間に配置されている第３低濃度領域を有している。第３低濃度領域の半導体基板の表面における幅が、第２高濃度領域に対して外周側で隣接する部分の第２低濃度領域の前記表面における幅よりも狭い。
この構成では、表面電極、メインドリフト領域、カソード領域及び裏面電極によって、ショットキーバリアダイオードが構成されている。ショットキーバリアダイオードに逆電圧が印加された場合には、各コンタクトｐ型領域からメインドリフト領域に空乏層が広がる。これによって、素子領域内における電界集中が抑制される。素子領域内では、半導体基板の厚み方向（縦方向）に電位差が生じ、横方向には電位差はほとんど生じない。このため、素子領域内では、横方向において電界集中は生じない。このため、各コンタクトｐ型領域の第３低濃度領域の幅を狭くしても問題はない。また、このように各メインｐ型領域の第３低濃度領域の幅を狭くすることで、ショットキー界面（メインドリフト領域と表面電極との接触面）の面積を広くすることが可能となり、ショットキーバリアダイオードの特性を向上させることができる。
本明細書が開示する半導体装置は、以下に例示する製造方法により製造することができる。この製造方法は、半導体ウエハの表面に内周側開口部と外周側開口部を有するマスクを形成する工程と、内周側開口部内の半導体ウエハの表面にｐ型不純物を注入することによって内周側ガードリングを形成するとともに外周側開口部内の半導体ウエハの表面にｐ型不純物を注入することによって外周側ガードリングを形成する工程を有している。内周側開口部の側面の傾斜角度が、外周側開口部の側面の傾斜角度よりも大きい。
ｐ型不純物の注入において、開口部の側面が傾斜している場合には、その側面部分を貫通して半導体基板にｐ型不純物が注入される。このようにｐ型不純物が注入された領域では、ｐ型不純物濃度が低い低濃度領域が形成される。上記の製造方法では、側面の傾斜角度が大きい外周側開口部では、側面の傾斜角度が小さい内周側開口部よりも幅が広い低濃度領域が形成される。したがって、この製造方法によれば、内周側ガードリングの第１低濃度領域の幅を、外周側ガードリングの第２低濃度領域の幅よりも広くすることができる。
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
１０ ：半導体装置
１２ ：半導体基板
１４ ：上部電極
１５ ：コンタクト面
１６ ：下部電極
１８ ：絶縁膜
２０ ：素子領域
２２ ：外周耐圧領域
３０ ：カソード領域
３２ ：ドリフト領域
３２ａ：メインドリフト領域
３２ｂ：外周ドリフト領域
３４ ：メインｐ型領域
３４ａ：環状領域
３４ｂ：ストライプ領域
３６ ：ガードリング
４０ ：高濃度領域
４２ ：低濃度領域

Claims (3)

  1. 半導体装置であって、
    半導体基板と、
    前記半導体基板の表面に接している表面電極と、
    前記半導体基板の裏面に接している裏面電極、
    を有しており、
    前記半導体基板が、前記半導体基板の厚み方向に沿って平面視したときに前記表面電極と前記半導体基板との接触面と重複する素子領域と、前記素子領域の周囲の外周耐圧領域を有しており、
    前記素子領域が、前記表面電極と前記裏面電極の間に通電することが可能な半導体素子を有しており、
    前記素子領域が、前記表面電極に接するメインｐ型領域を有しており、
    前記外周耐圧領域が、
    前記表面に露出しており、前記素子領域を多重に囲むｐ型の複数のガードリングと、
    前記複数のガードリングを互いから分離しているｎ型の外周ドリフト領域、
    を有しており、
    前記複数のガードリングが、前記外周ドリフト領域によって前記メインｐ型領域から分離されており、
    前記複数のガードリングが、複数の内周側ガードリングと、前記内周側ガードリングよりも外周側に配置されているとともに前記内周側ガードリングよりも幅が狭い複数の外周側ガードリングを有しており、
    前記複数の内周側ガードリング同士の間の間隔が、前記複数の外周側ガードリング同士の間の間隔よりも狭く、
    前記内周側ガードリングのそれぞれが、自身のｐ型不純物濃度のピーク値の１０％よりも高いｐ型不純物濃度を有する第１高濃度領域と、そのピーク値の１０％以下のｐ型不純物濃度を有するとともに前記第１高濃度領域と前記外周ドリフト領域の間に配置されている第１低濃度領域を有しており、
    前記外周側ガードリングのそれぞれが、自身のｐ型不純物濃度のピーク値の１０％よりも高いｐ型不純物濃度を有する第２高濃度領域と、そのピーク値の１０％以下のｐ型不純物濃度を有するとともに前記第２高濃度領域と前記外周ドリフト領域の間に配置されている第２低濃度領域を有しており、
    前記第１高濃度領域に対して外周側で隣接する部分の前記第１低濃度領域の前記表面における幅が、前記第２高濃度領域に対して外周側で隣接する部分の前記第２低濃度領域の前記表面における幅よりも広い、
    半導体装置。
  2. 前記メインｐ型領域が、前記表面電極に接しており、互いに間隔を開けてストライプ状に伸びるｐ型の複数のコンタクトｐ型領域を有しており、
    前記素子領域が、
    前記複数のコンタクトｐ型領域の間の位置で前記表面電極にショットキー接触しており、前記外周ドリフト領域に接しているｎ型のメインドリフト領域と、
    前記裏面電極にオーミック接触しており、前記メインドリフト領域に接しているｎ型のカソード領域、
    を有しており、
    前記コンタクトｐ型領域のそれぞれが、自身のｐ型不純物濃度のピーク値の１０％よりも高いｐ型不純物濃度を有する第３高濃度領域と、そのピーク値の１０％以下のｐ型不純物濃度を有するとともに前記第３高濃度領域と前記メインドリフト領域の間に配置されている第３低濃度領域を有しており、
    前記第３低濃度領域の前記表面における幅が、前記第２高濃度領域に対して外周側で隣接する部分の前記第２低濃度領域の前記表面における幅よりも狭い、
    請求項１の半導体装置。
  3. 請求項１または２の半導体装置の製造方法であって、
    半導体ウエハの表面に、内周側開口部と外周側開口部を有するマスクを形成する工程と、
    前記内周側開口部内の前記半導体ウエハの前記表面にｐ型不純物を注入することによって前記内周側ガードリングを形成するとともに、前記外周側開口部内の前記半導体ウエハの前記表面にｐ型不純物を注入することによって前記外周側ガードリングを形成する工程、
    を有しており、
    前記内周側開口部の側面の傾斜角度が、前記外周側開口部の側面の傾斜角度よりも大きい製造方法。
JP2016139552A 2016-07-14 2016-07-14 半導体装置とその製造方法 Active JP6649198B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2016139552A JP6649198B2 (ja) 2016-07-14 2016-07-14 半導体装置とその製造方法
US15/602,741 US10204980B2 (en) 2016-07-14 2017-05-23 Semiconductor device and manufacturing method of the same
DE102017114184.7A DE102017114184B4 (de) 2016-07-14 2017-06-27 Halbleitervorrichtung und Verfahren zur Herstellung derselben
CN201710551971.9A CN107623026B (zh) 2016-07-14 2017-07-07 半导体装置与其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016139552A JP6649198B2 (ja) 2016-07-14 2016-07-14 半導体装置とその製造方法

Publications (2)

Publication Number Publication Date
JP2018010988A JP2018010988A (ja) 2018-01-18
JP6649198B2 true JP6649198B2 (ja) 2020-02-19

Family

ID=60783056

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016139552A Active JP6649198B2 (ja) 2016-07-14 2016-07-14 半導体装置とその製造方法

Country Status (4)

Country Link
US (1) US10204980B2 (ja)
JP (1) JP6649198B2 (ja)
CN (1) CN107623026B (ja)
DE (1) DE102017114184B4 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109559989A (zh) * 2018-10-29 2019-04-02 厦门市三安集成电路有限公司 碳化硅结势垒肖特基二极管及其制作方法
EP3742476B1 (en) * 2019-05-20 2024-11-06 Infineon Technologies AG Method of implanting an implant species into a substrate at different depths
CN110707147A (zh) * 2019-08-30 2020-01-17 西安电子科技大学 一种具有可变角度的场限环终端结构及其制备方法
JP7227110B2 (ja) * 2019-09-18 2023-02-21 株式会社東芝 半導体装置
JP7415537B2 (ja) * 2019-12-18 2024-01-17 Tdk株式会社 ショットキーバリアダイオード
JP2022168904A (ja) * 2021-04-27 2022-11-09 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0168771A1 (de) 1984-07-17 1986-01-22 Siemens Aktiengesellschaft Verfahren zur gezielten Erzeugung von lateralen Dotierungs-gradienten in scheibenförmigen Siliziumkristallen für Halbleiterbauelemente
KR0154702B1 (ko) * 1995-06-09 1998-10-15 김광호 항복전압을 향상시킨 다이오드 제조 방법
JPH1012861A (ja) * 1996-06-26 1998-01-16 Meidensha Corp 高耐電圧半導体素子
JP2003347547A (ja) * 2002-05-27 2003-12-05 Mitsubishi Electric Corp 電力用半導体装置及びその製造方法
JP2008010506A (ja) 2006-06-27 2008-01-17 Matsushita Electric Ind Co Ltd 半導体装置
US9640609B2 (en) 2008-02-26 2017-05-02 Cree, Inc. Double guard ring edge termination for silicon carbide devices
JP5546759B2 (ja) * 2008-08-05 2014-07-09 トヨタ自動車株式会社 半導体装置及びその製造方法
WO2012096010A1 (ja) * 2011-01-14 2012-07-19 三菱電機株式会社 半導体装置の製造方法
JP5669712B2 (ja) 2011-11-11 2015-02-12 三菱電機株式会社 半導体装置の製造方法
JP2013168549A (ja) 2012-02-16 2013-08-29 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP6024751B2 (ja) * 2012-07-18 2016-11-16 富士電機株式会社 半導体装置および半導体装置の製造方法
DE112013004981B4 (de) 2012-10-11 2024-05-29 Mitsubishi Electric Corporation Halbleiterbauteil und Verfahren zu dessen Herstellung
JP2015126193A (ja) * 2013-12-27 2015-07-06 株式会社豊田中央研究所 縦型半導体装置
JP6513339B2 (ja) * 2014-04-30 2019-05-15 三菱電機株式会社 炭化珪素半導体装置
US9947806B2 (en) * 2014-11-05 2018-04-17 Shindengen Electric Manufacturing Co., Ltd. Semiconductor device

Also Published As

Publication number Publication date
DE102017114184B4 (de) 2022-08-04
US20180019301A1 (en) 2018-01-18
US10204980B2 (en) 2019-02-12
DE102017114184A1 (de) 2018-01-18
JP2018010988A (ja) 2018-01-18
CN107623026B (zh) 2020-10-20
CN107623026A (zh) 2018-01-23

Similar Documents

Publication Publication Date Title
JP6649198B2 (ja) 半導体装置とその製造方法
JP7114873B2 (ja) 半導体装置
JP4621708B2 (ja) 半導体装置及びその製造方法
US7973363B2 (en) IGBT semiconductor device
JP5449094B2 (ja) 半導体装置
US9059238B2 (en) Semiconductor device
US9147758B2 (en) Semiconductor device
US9735149B2 (en) Schottky barrier diode
JP6026418B2 (ja) バイポーラノンパンチスルー電力半導体デバイス
JP7077648B2 (ja) 半導体装置
JP6833848B2 (ja) 面積効率の良いフローティングフィールドリング終端
JP3632344B2 (ja) 半導体装置
JP6146097B2 (ja) 半導体装置
CN102687276A (zh) Pin二极管
JP2015162610A (ja) 半導体装置
CN109844954B (zh) 半导体器件及其制造方法
US11133406B2 (en) Semiconductor device
JP6092760B2 (ja) 縦型半導体装置
JP2014192433A (ja) 半導体装置
US10109749B2 (en) Semiconductor device and semiconductor device manufacturing method
KR20160116294A (ko) 쇼트키 다이오드
JP7296907B2 (ja) 半導体装置
JP5655370B2 (ja) 半導体装置
JP2024060452A (ja) 半導体装置とその製造方法
JP5494848B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20181107

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190820

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190827

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191015

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20191224

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200116

R151 Written notification of patent or utility model registration

Ref document number: 6649198

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250