JP6575312B2 - LC composite device and processor - Google Patents
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Description
本発明は、薄膜インダクタおよび薄膜キャパシタを備えるLC複合デバイスに関し、更にそれを備えるプロセッサに関する。 The present invention relates to an LC composite device including a thin film inductor and a thin film capacitor, and further to a processor including the LC composite device.
半導体基板に薄膜プロセスによって薄膜インダクタと薄膜キャパシタとを一体的に形成したIPD(Integrated Passive Device)は、小型かつ薄型であることから、特にモバイル端末用の複合受動部品として有用である(例えば、特許文献1,2)。
An integrated passive device (IPD) in which a thin film inductor and a thin film capacitor are integrally formed on a semiconductor substrate by a thin film process is particularly useful as a composite passive component for mobile terminals because it is small and thin (for example, patents)
しかし、特許文献1に示されるように、半導体基板上に薄膜キャパシタと薄膜インダクタとを横に並べて配置すると、これらの薄膜素子を形成するのに必要なスペースが大きくなってしまう。また、特許文献2に示されるように、薄膜キャパシタの上部側に薄膜インダクタを配置する構造では、入出力端子から薄膜キャパシタまでの距離が大きくなってしまい、この間の寄生インダクタ成分が高周波特性に影響を及ぼしてしまう。さらに、いずれの構造においても、薄膜インダクタの磁界がキャパシタ電極や半導体基板によって妨げられてしまうため、Q値の高いインダクタを構成することは難しい。
However, as shown in
本発明の目的は、上述の問題を解消して、寄生インダクタンスが抑えられたキャパシタおよび、Q値の高いインダクタを備えるLC複合デバイス、ならびにそれを備えるプロセッサを提供することにある。 An object of the present invention is to solve the above-described problems and provide an LC composite device including a capacitor with reduced parasitic inductance, an inductor having a high Q value, and a processor including the same.
(1)本発明のLC複合デバイスは、
再配線層が形成された半導体基板と、前記半導体基板または前記再配線層に形成された薄膜インダクタおよび薄膜キャパシタと、を備え、
前記薄膜キャパシタは、互いに対向する第1キャパシタ電極および第2キャパシタ電極を備え、
前記薄膜インダクタは、前記薄膜キャパシタの平面視での形成範囲外に形成され、前記再配線層の側面方向から視てミアンダ状をなす、ことを特徴とする。
(1) The LC composite device of the present invention is
A semiconductor substrate on which a redistribution layer is formed, and a thin film inductor and a thin film capacitor formed on the semiconductor substrate or the redistribution layer,
The thin film capacitor includes a first capacitor electrode and a second capacitor electrode facing each other,
The thin film inductor is formed outside a formation range of the thin film capacitor in a plan view, and has a meander shape when viewed from a side surface direction of the redistribution layer.
上記構成により、薄膜インダクタは、再配線層において側面方向から視てミアンダ状をなすため、薄膜インダクタの磁界がキャパシタ電極や半導体基板によって妨げられ難く、Q値の高いインダクタが構成される。また、再配線層の外面に形成される入出力端子から薄膜キャパシタまでの距離が短くなるので、寄生インダクタンスの小さな薄膜キャパシタが得られる。 With the above configuration, the thin film inductor has a meander shape as viewed from the side surface in the rewiring layer, so that the magnetic field of the thin film inductor is not easily disturbed by the capacitor electrode or the semiconductor substrate, and an inductor having a high Q value is configured. In addition, since the distance from the input / output terminal formed on the outer surface of the redistribution layer to the thin film capacitor is shortened, a thin film capacitor having a small parasitic inductance can be obtained.
(2)前記薄膜インダクタは、複数の第1インダクタ導体、前記第1インダクタ導体より上層に形成される複数の第2インダクタ導体およびこれらを順次接続する層間接続導体とで構成されることが好ましい。これにより、3種の導体で構成される簡素なパターンでありながら、積層方向にミアンダ状である薄膜インダクタが構成される。 (2) It is preferable that the thin film inductor includes a plurality of first inductor conductors, a plurality of second inductor conductors formed in an upper layer than the first inductor conductors, and an interlayer connection conductor that sequentially connects them. As a result, a thin-film inductor having a meander shape in the stacking direction is formed while having a simple pattern composed of three types of conductors.
(3)上記(2)において、前記第1インダクタ導体と前記第1キャパシタ電極とは同一層に設けられ、前記第2インダクタ導体と前記第2キャパシタ電極とは同一層に設けられることが好ましい。これにより、少ない層数で薄膜インダクタおよび薄膜キャパシタが構成でき、製造プロセスが簡素化され、低コスト化が図れる。 (3) In the above (2), preferably, the first inductor conductor and the first capacitor electrode are provided in the same layer, and the second inductor conductor and the second capacitor electrode are provided in the same layer. Thereby, a thin film inductor and a thin film capacitor can be configured with a small number of layers, the manufacturing process is simplified, and the cost can be reduced.
(4)上記(2)または(3)において、前記層間接続導体の総延長は、前記薄膜インダクタの総延長の1/3以上であることが好ましい。このように、第1、第2インダクタ導体に比べて、線長あたりの抵抗値が小さい層間接続導体の占める割合が大きいと、Q値の高い薄膜インダクタが得られる。 (4) In the above (2) or (3), it is preferable that the total extension of the interlayer connection conductor is 1/3 or more of the total extension of the thin film inductor. Thus, a thin film inductor having a high Q value is obtained when the proportion of the interlayer connection conductor having a small resistance value per line length is larger than that of the first and second inductor conductors.
(5)上記(1)から(4)のいずれかにおいて、前記再配線層の外面に第1端子、第2端子および第3端子がそれぞれ形成され、前記薄膜インダクタの第1端は前記第1端子に接続され、前記薄膜インダクタの第2端は前記第2端子に接続され、前記第1キャパシタ電極は前記薄膜インダクタの第2端に接続され、前記第3端子は、平面視で前記第2キャパシタ電極に重なる位置に配置され、前記第2キャパシタ電極は前記第3端子に接続されることが好ましい。これにより、第3端子から薄膜キャパシタまでの距離が最短化されて、寄生インダクタンスのより小さな薄膜キャパシタが得られる。 (5) In any one of the above (1) to (4), a first terminal, a second terminal, and a third terminal are formed on the outer surface of the redistribution layer, respectively, and the first end of the thin film inductor is the first end A second end of the thin film inductor is connected to the second terminal, the first capacitor electrode is connected to a second end of the thin film inductor, and the third terminal is the second terminal in plan view. Preferably, the second capacitor electrode is disposed at a position overlapping the capacitor electrode, and the second capacitor electrode is connected to the third terminal. As a result, the distance from the third terminal to the thin film capacitor is minimized, and a thin film capacitor with a smaller parasitic inductance is obtained.
(6)上記(1)から(5)のいずれかにおいて、前記薄膜インダクタは、前記再配線層の法線方向から視て、前記第1キャパシタ電極および前記第2キャパシタ電極の周囲を周回するループ状をなすことが好ましい。これにより、薄膜インダクタの占有面積当たりの経路長を長くでき、所定インダクタンスの薄膜インダクタを有する小型のLC複合デバイスが得られる。 (6) In any one of (1) to (5), the thin film inductor is a loop that circulates around the first capacitor electrode and the second capacitor electrode when viewed from the normal direction of the redistribution layer. It is preferable to make a shape. Thereby, the path length per occupied area of the thin film inductor can be increased, and a small LC composite device having a thin film inductor having a predetermined inductance can be obtained.
(7)本発明のプロセッサは、スイッチング電源回路のスイッチング回路を含むプロセッサ集積回路と、前記スイッチング回路に接続されたLC複合デバイスとを備え、
前記LC複合デバイスは、
再配線層が形成された半導体基板と、
前記半導体基板または前記再配線層に形成される薄膜インダクタおよび薄膜キャパシタと、
を備えるLC複合デバイスであって、
前記薄膜キャパシタは、互いに対向する第1キャパシタ電極および第2キャパシタ電極を備え、
前記薄膜インダクタは、前記再配線層の側面方向から視てミアンダ状をなす、ことを特徴とする。
(7) A processor of the present invention includes a processor integrated circuit including a switching circuit of a switching power supply circuit, and an LC composite device connected to the switching circuit,
The LC composite device is:
A semiconductor substrate on which a redistribution layer is formed;
A thin film inductor and a thin film capacitor formed on the semiconductor substrate or the rewiring layer;
An LC composite device comprising:
The thin film capacitor includes a first capacitor electrode and a second capacitor electrode facing each other,
The thin film inductor has a meander shape when viewed from a side surface direction of the rewiring layer.
上記構成により、小型のLC複合デバイスをプロセッサ集積回路に接続することで、スイッチング電源回路を備える小型化されたプロセッサとして利用できる。 With the above configuration, by connecting a small LC composite device to a processor integrated circuit, it can be used as a miniaturized processor including a switching power supply circuit.
本発明によれば、Q値の高い薄膜インダクタを備えるLC複合デバイスが構成される。また、スイッチング電源回路を備える小型化されたプロセッサが構成される。 According to the present invention, an LC composite device including a thin film inductor having a high Q value is configured. Further, a miniaturized processor including a switching power supply circuit is configured.
《第1の実施形態》
図1は第1の実施形態に係るLC複合デバイスの斜視図である。但し、再配線層3は導体部および電極部を透視して図示している。
<< First Embodiment >>
FIG. 1 is a perspective view of the LC composite device according to the first embodiment. However, the rewiring
LC複合デバイス101は、表面にSiO2 等の絶縁体層1Sを有するSi等の半導体基板1と絶縁体層1Sの表面に形成された再配線層3とを備える。そして、LC複合デバイス101は、半導体基板1と、絶縁体層1Sまたは再配線層3に形成される薄膜インダクタTFLおよび薄膜キャパシタTFCと、を備える。
The
薄膜キャパシタTFCは、互いに対向する第1キャパシタ電極11および第2キャパシタ電極12を備える。
The thin film capacitor TFC includes a
薄膜インダクタTFLは、再配線層3の側面方向から視てミアンダ状をなす。
The thin film inductor TFL has a meander shape as viewed from the side surface direction of the rewiring
具体的には、薄膜インダクタTFLは、複数の第1インダクタ導体21、第1インダクタ導体21より上層に形成される複数の第2インダクタ導体22およびこれらを順次接続する層間接続導体23とで構成される。これにより、3種の導体(第1インダクタ導体21、第2インダクタ導体22および層間接続導体23)で構成される簡素なパターンでありながら、積層方向にミアンダ状である薄膜インダクタが構成される。
Specifically, the thin film inductor TFL includes a plurality of
再配線層3の外面(図1における上面)には、第1端子31、第2端子32および第3端子33がそれぞれ形成されている。薄膜インダクタTFLの第1端は第1端子31に接続されていて、薄膜インダクタTFLの第2端は第2端子32に接続されている。第1キャパシタ電極11は薄膜インダクタTFLの第2端(第2端子32)に接続されている。
A
図2(A)は、図1における第1端子31および第2端子32を通る面での断面図であり、図2(B)は、図1における第3端子33を通る面での断面図である。
2A is a cross-sectional view taken along a plane passing through the
第1インダクタ導体21と第1キャパシタ電極11とは同一層に設けられ、第2インダクタ導体22と第2キャパシタ電極12とは同一層に設けられる。これにより、少ない層数で薄膜インダクタTFLおよび薄膜キャパシタTFCが構成でき、製造プロセスが簡素化され、低コスト化が図れる。
The
上記薄膜インダクタTFLにおいて、層間接続導体23の総延長は、薄膜インダクタTFLの総延長(第1インダクタ導体21、第2インダクタ導体22および層間接続導体23の総延長)の1/3以上であることが好ましい。さらには、1/2以上であることが好ましい。層間接続導体23は、第1インダクタ導体21、第2インダクタ導体22に比べて、線長あたりの抵抗値が小さいので、このように、層間接続導体23の占める割合が大きいと、薄膜インダクタTFLの直流抵抗DCRが小さく、Q値の高い薄膜インダクタが得られる。
In the thin film inductor TFL, the total extension of the
図2(B)に表れているように、第2キャパシタ電極12は層間接続導体13を介して第3端子33に接続されている。第2キャパシタ電極12と第3端子33との間隔は極めて短くできる。すなわち、第3端子33から薄膜キャパシタTFCまでの距離を短くできるので、寄生インダクタンスの小さな薄膜キャパシタTFCが得られる。
As shown in FIG. 2B, the
薄膜インダクタTFLは、再配線層3の法線方向から視て(すなわち平面視で)、第1キャパシタ電極11および第2キャパシタ電極12の周囲を周回するループ状をなす。本実施形態では平面視で1ターン分のループを形成している。これにより、薄膜インダクタTFLの占有面積当たりの経路長を長くでき、所定インダクタンスの薄膜インダクタTFLを有する小型のLC複合デバイス101が得られる。特に、薄膜キャパシタTFCの周囲は、薄膜キャパシタTFCにとってはデッドスペースであるので、薄膜インダクタTFLと薄膜キャパシタTFCとを並置する場合に比べて、基板上でのそれぞれの占有面積は縮小化される。
The thin film inductor TFL has a loop shape that goes around the
《第2の実施形態》
第2の実施形態では、平面視で複数ターンのループ状をなす薄膜インダクタを備えるLC複合デバイスについて示す。
<< Second Embodiment >>
In the second embodiment, an LC composite device including a thin film inductor having a loop shape of a plurality of turns in plan view will be described.
図3は第2の実施形態に係るLC複合デバイス102の平面図である。LC複合デバイス102は、表面に絶縁体層を有する半導体基板1と絶縁体層の表面に形成された再配線層とを備える。そして、LC複合デバイス102は、再配線層3に形成される薄膜インダクタTFLおよび薄膜キャパシタTFCと、を備える。
FIG. 3 is a plan view of the LC
薄膜キャパシタTFCは、互いに対向する第1キャパシタ電極11および第2キャパシタ電極12を備える。
The thin film capacitor TFC includes a
薄膜インダクタTFLは、再配線層3の側面方向から視てミアンダ状をなし、且つ平面視で複数ターンのループ状をなす。
The thin film inductor TFL has a meander shape when viewed from the side surface direction of the
具体的には、薄膜インダクタTFLは、複数の第1インダクタ導体21、第1インダクタ導体21より上層に形成される複数の第2インダクタ導体22およびこれらを順次接続する層間接続導体23とで構成される。第1の実施形態で示したLC複合デバイス101と異なり、第1インダクタ導体21、第2インダクタ導体22および層間接続導体23は、平面視で複数ターンの矩形スパイラル状に配置されている。
Specifically, the thin film inductor TFL includes a plurality of
再配線層の外面には、第1端子31、第2端子32および第3端子33がそれぞれ形成されている。薄膜インダクタTFLの第1端は第1端子31に接続されていて、薄膜インダクタTFLの第2端は第2端子32に接続されている。第1キャパシタ電極11は薄膜インダクタTFLの第2端(第2端子32)に接続されている。
A
このように、平面視で複数ターンの薄膜インダクタTFLを構成する場合に、或る周回における複数の層間接続導体23は、その外周または内周に隣接する周回内における複数の層間接続導体23とそれぞれ隣接配置される。この周回の異なる層間接続導体間の位置関係によって、自己インダクタンスが変化する。
As described above, when the thin film inductor TFL having a plurality of turns is configured in plan view, the plurality of
図4(A)は、図3に示した薄膜インダクタTFLにおける複数の層間接続導体の位置関係を示す図であり、図4(B)は各層間接続導体に流れる電流の向きの例を示す図である。また、図5(A)(B)は図4(A)(B)に対する比較例として示す図である。この比較例では、平面視で、第1インダクタ導体21と第2インダクタ導体22とが互いに隣接する。
4A is a diagram showing the positional relationship of a plurality of interlayer connection conductors in the thin film inductor TFL shown in FIG. 3, and FIG. 4B is a diagram showing an example of the direction of current flowing in each interlayer connection conductor. It is. FIGS. 5A and 5B are diagrams showing comparative examples with respect to FIGS. 4A and 4B. In this comparative example, the
図4(B)から明らかなように、互いに隣接する層間接続導体の対、23a−23e,23b−23f,23c−23g,23d−23hそれぞれについて、電流の方向が同方向であるので、自己インダクタンスが大きくなる。これに対し、比較例では、図5(B)から明らかなように、互いに隣接する層間接続導体の対、23a−23f,23b−23g,23c−23h,23d−23iそれぞれについて、電流の方向が逆方向であるので、自己インダクタンスは小さい。
As is clear from FIG. 4B, the current direction is the same for each of the pair of adjacent
図4(A)(B)、図5(A)(B)では、層間接続導体23a−23dと層間接続導体23e−23hとが、または層間接続導体23a−23dと層間接続導体23f−23iとが、同一ピッチ同位相で並置される例を示したが。このピッチは異なっていてもよいし、ピッチの位相が異なっていてもよい。そして、このピッチの位相によって自己インダクタンスを定めるようにしてもよい。
4A, 4B, and 5A, 5B, the
このように、周回の異なる層間接続導体間の位置関係によって、自己インダクタンスを適宜定めることができる。 As described above, the self-inductance can be appropriately determined according to the positional relationship between the interlayer connection conductors having different laps.
《第3の実施形態》
第3の実施形態では、薄膜インダクタおよび薄膜キャパシタをそれら以外の導体パターンと共に設けた例を示す。
<< Third Embodiment >>
In 3rd Embodiment, the example which provided the thin film inductor and the thin film capacitor with conductor patterns other than those is shown.
図6は第3の実施形態に係るLC複合デバイス103の部分平面図である。LC複合デバイス103は、所定の集積回路が設けられた半導体基板1と、この半導体基板1の表面に形成された再配線層とを備える。そして、LC複合デバイス103は、半導体基板1または再配線層3に形成される薄膜インダクタおよび薄膜キャパシタと、を備える。
FIG. 6 is a partial plan view of the LC
薄膜キャパシタは、互いに対向する第1キャパシタ電極11および第2キャパシタ電極12を備える。
The thin film capacitor includes a
薄膜インダクタは、複数の第1インダクタ導体21、第1インダクタ導体21より上層に形成される複数の第2インダクタ導体22およびこれらを順次接続する層間接続導体23で構成される。第2の実施形態で示したLC複合デバイス102と異なり、第1インダクタ導体21、第2インダクタ導体22および層間接続導体23は、平面視でミアンダ状に配置されている。再配線層には、薄膜キャパシタおよび薄膜インダクタ以外の導体パターン14,15等が形成されている。薄膜インダクタは、これら導体パターン14,15等および薄膜キャパシタを避けるように(これら導体パターン14,15等および薄膜キャパシタの残余部分に)配置されている。
The thin film inductor includes a plurality of
再配線層の外面には、第1端子31、第2端子32および第3端子33がそれぞれ形成されている。薄膜インダクタの第1端は第1端子31に接続されていて、薄膜インダクタの第2端は第2端子32に接続されている。第1キャパシタ電極11は薄膜インダクタの第2端(第2端子32)に接続されている。
A
図7は本実施形態のLC複合デバイスの回路図である。本実施形態では、第1キャパシタ電極11が薄膜インダクタの途中に接続されているので、図7に示すようにLCLのT型回路が構成される。
FIG. 7 is a circuit diagram of the LC composite device of this embodiment. In the present embodiment, since the
本実施形態によれば、半導体基板の再配線層に形成されている第1インダクタ導体21、第2インダクタ導体22および層間接続導体23は、熱伝導体としても作用する。すなわち、薄膜インダクタは半導体基板の放熱性を高める。
According to the present embodiment, the
以上に示した実施形態では、半導体基板1表面の絶縁体層1S上に形成された再配線層3に薄膜インダクタTFLおよび薄膜キャパシタTFCを構成した例を示したが、第1インダクタ導体21および第1キャパシタ電極11の一方または両方が半導体基板に形成されてもよい。また、第1インダクタ導体21および第1キャパシタ電極11の一方または両方が半導体基板の拡散層で形成されてもよい。
In the embodiment described above, an example in which the thin film inductor TFL and the thin film capacitor TFC are configured in the
《第4の実施形態》
第4の実施形態では、本発明に係るプロセッサの例を示す。
<< Fourth Embodiment >>
The fourth embodiment shows an example of a processor according to the present invention.
図8はプロセッサに対する平滑回路の接続構造を示す概念図である。プロセッサチップ201は例えばアプリケーションプロセッサのチップであり、スイッチング電源回路のスイッチング回路201Dを備えている。スイッチング回路201Dは、DC/DCコンバータのスイッチング素子およびそのスイッチング制御回路を含む。LC複合デバイス101はプロセッサチップ201の外部に設けられ、配線パターンを介してスイッチング回路201Dに接続される。
FIG. 8 is a conceptual diagram showing the connection structure of the smoothing circuit to the processor. The
LC複合デバイス101の構成は第1の実施形態で示したとおりである。図8における端子P1,P2,P3は上記第1端子31、第2端子32、第3端子33にそれぞれ対応する。
The configuration of the LC
図9は、LC複合デバイス101の実装構造およびプロセッサチップ201の実装構造を示す図である。プロセッサチップ201はベアチップ状態の集積回路であり、外部接続用の複数のパッドにはんだボールSBが取り付けられる。また、上記電源回路に接続されるパッドにLC複合デバイス101が取り付けられる。
FIG. 9 is a diagram illustrating a mounting structure of the LC
はんだボールおよびLC複合デバイス101が取り付けられたプロセッサチップ201はプリント配線板301に実装される。
The
図9に示した、LC複合デバイス101付きプロセッサチップ201は、例えば次の方法によって得る。
The
(1)プロセッサチップに分離する前のウエハー状態で、そのウエハー上の、LC複合デバイス101のマウント位置以外の位置にはんだボールSBをマウントする。
(1) In a wafer state before being separated into processor chips, the solder balls SB are mounted on a position other than the mounting position of the LC
(2)LC複合デバイス101の第1端子31、第2端子32、第3端子33にはんだボールをマウントし、そのはんだボールにフラックスを付けるか、ウエハー側にフラックスを付けて、LC複合デバイス101をウエハーにマウントする。
(2) A solder ball is mounted on the
(3)リフロープロセスによりウエハーにLC複合デバイス101を実装する。
(3) The LC
(4)ダイシングプロセスによってウエハーをダイシングし、LC複合デバイス101付きプロセッサチップを構成する。
(4) The wafer is diced by a dicing process to constitute a processor chip with the LC
上記LC複合デバイス101付きプロセッサチップ201をプリント配線板301に表面実装することによって、LC複合デバイス101は、プロセッサチップ201とプリント配線板301との間隙に配置される。
By mounting the
なお、LC複合デバイス101はプリント配線板301側に実装し、プリント配線板301に形成された配線パターンを介してLC複合デバイス101がプロセッサチップ201の電源回路に接続されるようにしてもよい。
The LC
《第5の実施形態》
第5の実施形態では、電源回路へのLC複合デバイスの複数の適用例について示す。
<< Fifth Embodiment >>
In the fifth embodiment, a plurality of application examples of the LC composite device to the power supply circuit will be described.
図10(A)は降圧チョッパの基本的な回路図である。降圧チョッパは、スイッチング素子Q1、ダイオードD1、インダクタL1およびキャパシタC1で構成され、入力電源E1の電圧を降圧して負荷RLに所定の電源電圧を供給する。 FIG. 10A is a basic circuit diagram of the step-down chopper. The step-down chopper includes a switching element Q1, a diode D1, an inductor L1, and a capacitor C1, and steps down the voltage of the input power supply E1 to supply a predetermined power supply voltage to the load RL.
このタイプの電源回路に適用する場合、インダクタL1およびキャパシタC1をLC複合デバイス101で構成する。
When applied to this type of power supply circuit, the inductor L1 and the capacitor C1 are constituted by the LC
図10(B)は昇圧チョッパの基本的な回路図である。昇圧チョッパは、スイッチング素子Q1、ダイオードD1、インダクタL1およびキャパシタC1,C2で構成され、入力電源E1の電圧を昇圧して負荷RLに所定の電源電圧を供給する。 FIG. 10B is a basic circuit diagram of the boost chopper. The step-up chopper includes a switching element Q1, a diode D1, an inductor L1, and capacitors C1 and C2, and boosts the voltage of the input power supply E1 to supply a predetermined power supply voltage to the load RL.
このタイプの電源回路に適用する場合、インダクタL1および入力側のキャパシタC1をLC複合デバイス101で構成する。
When applied to this type of power supply circuit, the LC
図10(C)は昇降圧チョッパの基本的な回路図である。昇降圧チョッパは、スイッチング素子Q1、ダイオードD1、インダクタL1およびキャパシタC1で構成され、入力電源E1の電圧を昇圧または降圧して負荷RLに所定の電源電圧を供給する。 FIG. 10C is a basic circuit diagram of the buck-boost chopper. The step-up / step-down chopper includes a switching element Q1, a diode D1, an inductor L1, and a capacitor C1, and boosts or steps down the voltage of the input power supply E1 to supply a predetermined power supply voltage to the load RL.
このタイプの電源回路に適用する場合、インダクタL1およびキャパシタC1をLC複合デバイス101で構成する。
When applied to this type of power supply circuit, the inductor L1 and the capacitor C1 are constituted by the LC
以上に示した例は、LC複合デバイスをスイッチング電源回路に適用するものであったが、本発明のLC複合デバイスは、電源回路以外に、フィルタ、移相器等の各種信号処理回路に適用することもできる。 In the example shown above, the LC composite device is applied to the switching power supply circuit. However, the LC composite device of the present invention is applied to various signal processing circuits such as a filter and a phase shifter in addition to the power supply circuit. You can also.
最後に、上述の実施形態の説明は、すべての点で例示であって、制限的なものではない。当業者にとって変形および変更が適宜可能である。本発明の範囲は、上述の実施形態ではなく、特許請求の範囲によって示される。さらに、本発明の範囲には、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 Finally, the description of the above embodiment is illustrative in all respects and not restrictive. Modifications and changes can be made as appropriate by those skilled in the art. The scope of the present invention is shown not by the above embodiments but by the claims. Furthermore, the scope of the present invention is intended to include all modifications within the meaning and scope equivalent to the scope of the claims.
C1,C2…キャパシタ
D1…ダイオード
E1…入力電源
L1…インダクタ
P1,P2,P3…端子
Q1…スイッチング素子
RL…負荷
SB…はんだボール
TFC…薄膜キャパシタ
TFL…薄膜インダクタ
1…半導体基板
1S…絶縁体層
3…再配線層
11…第1キャパシタ電極
12…第2キャパシタ電極
13…層間接続導体
14,15…導体パターン
21…第1インダクタ導体
22…第2インダクタ導体
23…層間接続導体
23a〜23i…層間接続導体
31…第1端子
32…第2端子
33…第3端子
101,102,103…LC複合デバイス
201…プロセッサチップ
201D…スイッチング回路
301…プリント配線板
C1, C2 ... Capacitor D1 ... Diode E1 ... Input power supply L1 ... Inductors P1, P2, P3 ... Terminal Q1 ... Switching element RL ... Load SB ... Solder ball TFC ... Thin film capacitor TFL ...
Claims (7)
前記半導体基板または前記再配線層に形成された薄膜インダクタおよび薄膜キャパシタと、
を備えるLC複合デバイスであって、
前記薄膜キャパシタは、互いに対向する第1キャパシタ電極および第2キャパシタ電極を備え、
前記薄膜インダクタは、前記薄膜キャパシタの平面視での形成範囲外に形成され、前記再配線層の側面方向から視てミアンダ状をなし、
前記再配線層の外面に第1端子、第2端子および第3端子がそれぞれ形成され、
前記薄膜インダクタの第1端は前記第1端子に接続され、前記薄膜インダクタの第2端は前記第2端子に接続され、
前記第1キャパシタ電極は前記薄膜インダクタの第2端に接続され、
前記第3端子は、平面視で前記第2キャパシタ電極に重なる位置に配置され、前記第2キャパシタ電極は前記第3端子に接続される、
LC複合デバイス。 A semiconductor substrate on which a redistribution layer is formed;
A thin film inductor and a thin film capacitor formed on the semiconductor substrate or the rewiring layer;
An LC composite device comprising:
The thin film capacitor includes a first capacitor electrode and a second capacitor electrode facing each other,
The thin film inductor is formed outside the formation range in the plan view of the thin film capacitor, to name a meander shape when viewed from the side of the redistribution layer,
A first terminal, a second terminal, and a third terminal are formed on the outer surface of the rewiring layer,
A first end of the thin film inductor is connected to the first terminal; a second end of the thin film inductor is connected to the second terminal;
The first capacitor electrode is connected to a second end of the thin film inductor;
The third terminal is disposed at a position overlapping the second capacitor electrode in plan view, and the second capacitor electrode is connected to the third terminal;
LC composite device.
前記半導体基板または前記再配線層に形成された薄膜インダクタおよび薄膜キャパシタと、
を備えるLC複合デバイスであって、
前記薄膜キャパシタは、互いに対向する第1キャパシタ電極および第2キャパシタ電極を備え、
前記薄膜インダクタは、前記薄膜キャパシタの平面視での形成範囲外に形成され、前記再配線層の側面方向から視てミアンダ状をなし、
前記薄膜インダクタは、前記再配線層の法線方向から視て、前記第1キャパシタ電極および前記第2キャパシタ電極の周囲を周回するループ状をなす、
LC複合デバイス。 A semiconductor substrate on which a redistribution layer is formed;
A thin film inductor and a thin film capacitor formed on the semiconductor substrate or the rewiring layer;
An LC composite device comprising:
The thin film capacitor includes a first capacitor electrode and a second capacitor electrode facing each other,
The thin film inductor is formed outside the formation range in plan view of the thin film capacitor, and has a meander shape as viewed from the side surface direction of the redistribution layer,
The thin film inductor has a loop shape that circulates around the first capacitor electrode and the second capacitor electrode when viewed from the normal direction of the redistribution layer.
LC composite device.
前記LC複合デバイスは、
再配線層が形成された半導体基板と、
前記半導体基板または前記再配線層に形成される薄膜インダクタおよび薄膜キャパシタと、
を備えるLC複合デバイスであって、
前記薄膜キャパシタは、互いに対向する第1キャパシタ電極および第2キャパシタ電極を備え、
前記薄膜インダクタは、前記薄膜キャパシタの平面視での形成範囲外に形成され、前記再配線層の側面方向から視てミアンダ状をなし、
前記再配線層の外面に第1端子、第2端子および第3端子がそれぞれ形成され、
前記薄膜インダクタの第1端は前記第1端子に接続され、前記薄膜インダクタの第2端は前記第2端子に接続され、
前記第1キャパシタ電極は前記薄膜インダクタの第2端に接続され、
前記第3端子は、平面視で前記第2キャパシタ電極に重なる位置に配置され、前記第2キャパシタ電極は前記第3端子に接続される、
プロセッサ。 A processor comprising a processor integrated circuit including a switching circuit of a switching power supply circuit and an LC composite device connected to the switching circuit;
The LC composite device is:
A semiconductor substrate on which a redistribution layer is formed;
A thin film inductor and a thin film capacitor formed on the semiconductor substrate or the rewiring layer;
An LC composite device comprising:
The thin film capacitor includes a first capacitor electrode and a second capacitor electrode facing each other,
The thin film inductor is formed outside the formation range in the plan view of the thin film capacitor, to name a meander shape when viewed from the side of the redistribution layer,
A first terminal, a second terminal, and a third terminal are formed on the outer surface of the rewiring layer,
A first end of the thin film inductor is connected to the first terminal; a second end of the thin film inductor is connected to the second terminal;
The first capacitor electrode is connected to a second end of the thin film inductor;
The third terminal is disposed at a position overlapping the second capacitor electrode in plan view, and the second capacitor electrode is connected to the third terminal;
Processor.
前記LC複合デバイスは、 The LC composite device is:
再配線層が形成された半導体基板と、 A semiconductor substrate on which a redistribution layer is formed;
前記半導体基板または前記再配線層に形成された薄膜インダクタおよび薄膜キャパシタと、 A thin film inductor and a thin film capacitor formed on the semiconductor substrate or the rewiring layer;
を備えるLC複合デバイスであって、An LC composite device comprising:
前記薄膜キャパシタは、互いに対向する第1キャパシタ電極および第2キャパシタ電極を備え、 The thin film capacitor includes a first capacitor electrode and a second capacitor electrode facing each other,
前記薄膜インダクタは、前記薄膜キャパシタの平面視での形成範囲外に形成され、前記再配線層の側面方向から視てミアンダ状をなし、 The thin film inductor is formed outside the formation range in plan view of the thin film capacitor, and has a meander shape as viewed from the side surface direction of the redistribution layer,
前記薄膜インダクタは、前記再配線層の法線方向から視て、前記第1キャパシタ電極および前記第2キャパシタ電極の周囲を周回するループ状をなす、 The thin film inductor has a loop shape that circulates around the first capacitor electrode and the second capacitor electrode when viewed from the normal direction of the redistribution layer.
プロセッサ。 Processor.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015221823A JP6575312B2 (en) | 2015-11-12 | 2015-11-12 | LC composite device and processor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015221823A JP6575312B2 (en) | 2015-11-12 | 2015-11-12 | LC composite device and processor |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017092292A JP2017092292A (en) | 2017-05-25 |
JP6575312B2 true JP6575312B2 (en) | 2019-09-18 |
Family
ID=58769287
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015221823A Active JP6575312B2 (en) | 2015-11-12 | 2015-11-12 | LC composite device and processor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6575312B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10447226B2 (en) * | 2017-12-21 | 2019-10-15 | Qualcomm Incorporated | Three dimensional inductor-capacitor apparatus and method of fabricating |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06275780A (en) * | 1993-03-22 | 1994-09-30 | Toshiba Corp | Semiconductor device |
JPH07272932A (en) * | 1994-03-31 | 1995-10-20 | Canon Inc | Printed inductor |
JPH08330517A (en) * | 1995-05-31 | 1996-12-13 | Sanyo Electric Co Ltd | Integrated circuit device and resonant circuit |
JP2006229173A (en) * | 2005-02-21 | 2006-08-31 | Tokyo Electron Ltd | Inductance element |
JP2008306150A (en) * | 2007-05-08 | 2008-12-18 | Denso Corp | Insulated gate transistor |
US8143952B2 (en) * | 2009-10-08 | 2012-03-27 | Qualcomm Incorporated | Three dimensional inductor and transformer |
TWI479640B (en) * | 2012-12-25 | 2015-04-01 | Ind Tech Res Inst | Chip stacking structure |
US9368564B2 (en) * | 2014-03-28 | 2016-06-14 | Qualcomm Incorporated | 3D pillar inductor |
-
2015
- 2015-11-12 JP JP2015221823A patent/JP6575312B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2017092292A (en) | 2017-05-25 |
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