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JP6563313B2 - 半導体装置、及び電子機器 - Google Patents

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Description

本発明の一態様は、半導体装置、及び電子機器に関する。
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、撮像装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
なお、本明細書等において、半導体装置は、半導体特性を利用することで機能しうる素子、回路、又は装置等を指す。一例としては、トランジスタ、ダイオード等の半導体素子は半導体装置である。また別の一例としては、半導体素子を有する回路は、半導体装置である。また別の一例としては、半導体素子を有する回路を備えた装置は、半導体装置である。
シリコン（Ｓｉ）を半導体層に用いたトランジスタ（以下、Ｓｉトランジスタ）と、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＯＳ）を半導体層に用いたトランジスタ（以下、ＯＳトランジスタ）と、を組み合わせて多値のデータの保持を可能にした半導体装置が注目されている（特許文献１、２参照）。
特開２０１４−１９９７０７号公報 特開２０１４−１９９７０８号公報
特許文献１、２では、読み出される電圧がＳｉトランジスタの閾値電圧の影響を受ける。Ｓｉトランジスタの閾値電圧は、周囲温度等によって変化する。したがって、読み出される電圧は、周囲温度等の影響を受けてしまい、正しいデータが読み出せない虞がある。
本発明の一態様は、新規な半導体装置、新規な電子機器等を提供することを課題の一とする。
または、本発明の一態様では、読み出す電圧が周囲温度等の影響を受けても正しいデータとして読み出すことのできる、新規な構成の半導体装置等を提供することを課題の一とする。または、本発明の一態様は、保持できる複数の電圧のレベルを増やした多値のデータの書き込み及び読み出しを行うことができる、新規な構成の半導体装置等を提供することを課題の一とする。
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び／又は他の課題のうち、少なくとも一つの課題を解決するものである。
本発明の一態様は、メモリセルと、Ａ／Ｄコンバータと、を有する半導体装置であって、メモリセルは、複数の電圧を保持する機能を有し、メモリセルは、第１のトランジスタを有し、メモリセルは、複数の電圧のいずれか一と、第１のトランジスタの閾値電圧と、の和となる読み出し電圧を出力する機能を有し、Ａ／Ｄコンバータは、補正された参照電圧と読み出し電圧とを比較して複数の電圧に対応するデータを判別する機能を有し、Ａ／Ｄコンバータは、第２のトランジスタを有し、補正された参照電圧は、基準となる参照電圧と、第２のトランジスタの閾値電圧と、の和となる電圧である、半導体装置である。
本発明の一態様において、読み出し電圧は、複数の電圧のいずれか一に応じて第１のトランジスタに電流を流すことで読み出される電圧である、半導体装置が好ましい。
本発明の一態様において、第１のトランジスタと、第２のトランジスタと、は、チャネル形成領域にシリコンを有する、半導体装置が好ましい。
本発明の一態様において、補正された参照電圧は、第２のトランジスタのゲートに基準となる参照電圧を与えて得られる電圧である、半導体装置が好ましい。
本発明の一態様において、補正された参照電圧を与える配線を有し、基準となる参照電圧は、第２のトランジスタのゲートに与えられ、配線は、第２のトランジスタにスイッチを介して電気的に接続され、補正された参照電圧は、配線をプリチャージし、スイッチを導通状態とすることで配線を放電させて得られる電圧である、半導体装置が好ましい。
本発明の一態様において、メモリセルは、第３のトランジスタを有し、第３のトランジスタのソース又はドレインの一方は、第１のトランジスタのゲートに電気的に接続され、第３のトランジスタは、チャネル形成領域に酸化物半導体を有するトランジスタである、半導体装置が好ましい。
本発明の一態様において、Ａ／Ｄコンバータは、フラッシュ型のＡ／Ｄコンバータである、半導体装置が好ましい。
なおその他の本発明の一態様については、以下で述べる実施の形態における説明、及び図面に記載されている。
本発明の一態様は、新規な半導体装置、新規な電子機器等を提供することができる。
または、本発明の一態様では、読み出す電圧が周囲温度等の影響を受けても正しいデータとして読み出すことのできる、新規な構成の半導体装置等を提供することができる。または、本発明の一態様は、保持できる複数の電圧のレベルを増やした多値のデータの書き込み及び読み出しを行うことができる、新規な構成の半導体装置等を提供することができる。
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び／又は他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
本発明の一態様を説明するための回路図。 本発明の一態様を説明するための図。 本発明の一態様を説明するためのタイミングチャート。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図及びタイミングチャート。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための上面図及び回路図。 本発明の一態様を説明するための断面模式図。 本発明の一態様を説明するための模式図。 本発明の一態様を説明するためのフローチャート及び斜視図。 本発明の一態様を適用可能な電子機器の図。 本発明の一態様を説明するための回路図及びタイミングチャート。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
なお本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略して言及することもありうる。
なお図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置が有する、メモリセル及びＡ／Ｄ（アナログ／デジタル）コンバータの構成について説明する。
図１は、メモリセルＭＣと、メモリセルＭＣに接続されたＡ／ＤコンバータＡＤＣの一例を示す回路図である。
図１に示すメモリセルＭＣは、トランジスタ１１と、トランジスタ１２と、容量素子１３と、を有する。なおメモリセルＭＣは、図１では図示を省略したが、マトリクス状に複数設けられる。
図１に示すＡ／ＤコンバータＡＤＣは、トランジスタ５１と、スイッチ５２と、コンパレータ５３と、を有する。なおＡ／ＤコンバータＡＤＣは、図１では図示を省略したが、メモリセルＭＣに保持される多値のデータの数に応じて、トランジスタ５１と、スイッチ５２と、コンパレータ５３とが複数設けられる。
メモリセルＭＣは、トランジスタ１２を非導通状態とすることで、ノードＦＮに複数のアナログ電圧を保持する機能を有する。複数のアナログ電圧は、メモリセルＭＣで保持する多値のデータに相当する。データの書き込み及び読み出しは、トランジスタ１１、１２の導通状態を制御して行う。トランジスタ１１、１２の導通状態は、配線ＷＷＬ及び配線ＲＷＬに伝送される信号によって制御される。
メモリセルＭＣへのデータの書き込みは、トランジスタ１２を導通状態とし、配線ＢＬの電位をノードＦＮに与えて行う。メモリセルＭＣでのデータの保持は、トランジスタ１２を非導通状態としてノードＦＮの電荷を保持することで行う。メモリセルＭＣからのデータの読み出しは、ノードＦＮに保持する電荷に応じて変化する、プリチャージされた配線ＢＬの電位をＡ／Ｄコンバータで読み出すことで行う。
配線ＢＬと配線ＳＬとの間を流れる電流（Ｉｒ）は、トランジスタ１１のゲートとソースとの間の電圧（Ｖｇｓ）の絶対値が閾値電圧（Ｖｔｈ）以下となることで小さくなる。Ａ／ＤコンバータＡＤＣは、電流Ｉｒが小さくなるときの配線ＢＬ又は配線ＳＬに読み出される電位をメモリセルＭＣに保持されたデータとして読み出す。
配線ＢＬ又は配線ＳＬに読み出される電位は、ノードＦＮに保持する電荷に応じた電圧をＶＭとすると、ＶＭ＋Ｖｔｈとなる。すなわち、複数のアナログ電圧のいずれか一と、トランジスタ１１の閾値電圧との和となる。ＶＭ＋Ｖｔｈは、ノードＦＮの電位ＶＭと配線ＳＬの電位との差の絶対値であるＶｇｓが、Ｖｔｈ以下となる電圧である。ＶＭ＋Ｖｔｈを読み出し電圧という場合がある。
Ａ／ＤコンバータＡＤＣは、配線ＢＬ又は配線ＳＬに読み出される読み出し電圧と、補正された参照電圧とをコンパレータで比較し、比較した信号を基にデジタル信号を生成する機能を有する。補正された参照電圧は、基準となる参照電圧Ｖｒｅｆがトランジスタ５１のゲートに与えられるとき、スイッチ５２をオンにすることで得られる電圧である。なお補正された参照電圧を与える配線は、スイッチ５２をオンにする前にプリチャージしておくことが好ましい。また、スイッチ５２は信号ＳＷ＿ＥＮによってオン・オフが制御される。
補正された参照電圧を与える配線をプリチャージする場合、一例としては図２０に示すように信号ＳＷ＿ｐｒｅで制御されるスイッチ５９を介してプリチャージ電圧Ｖｐｒｅｃｈａｒｇｅを与える構成とすればよい。なお図２０のようにスイッチ５９を用いて配線のプリチャージを行う場合、図２１に示すようにスイッチ５２を省略することもできる。なお以下では、スイッチ５９を用いてプリチャージを行う構成を一例として挙げて説明するが、トランジスタ５１に接続された配線の電位を変化させて、トランジスタ５１及びスイッチ５２を介して、補正された参照電圧を与える配線をプリチャージすることもできる。
基準となる参照電圧Ｖｒｅｆがゲートに与えられるトランジスタ５１は、トランジスタ１１と同じ導電型のトランジスタであり、同様の閾値電圧Ｖｔｈを有する。従って、トランジスタ５１に接続されたスイッチ５２をオンにすることで、補正された参照電圧を与える配線にプリチャージされた電荷が放電される。コンパレータ５３の入力端子に供給される補正された参照電圧は、この放電によって、基準となる参照電圧Ｖｒｅｆと、トランジスタ５１の閾値電圧Ｖｔｈとの和である、Ｖｒｅｆ＋Ｖｔｈとなる。
本実施の形態の構成のメモリセルＭＣは、上述したように、メモリセルＭＣから読み出される読み出し電圧を、ＶＭ＋Ｖｔｈといったトランジスタ１１の閾値電圧を含む形で出力する。トランジスタ１１の閾値電圧は、周囲温度等の変動によって変動する。閾値電圧が変動すると読み出し電圧が変動し、Ａ／ＤコンバータＡＤＣで読み出し電圧と補正された参照電圧を比較して、Ａ／Ｄ変換する場合に正しいデータの出力が得られず、得られるデータの信頼性が低下する。
そこで本実施の形態の構成のＡ／ＤコンバータＡＤＣは、読み出し電圧ＶＭ＋Ｖｔｈと比較する補正された参照電圧を、Ｖｒｅｆ＋Ｖｔｈといったトランジスタ１１の閾値電圧の変動に対応した電圧とする。具体的には、Ａ／ＤコンバータＡＤＣにトランジスタ５１を設け、スイッチ５２の制御によって比較したい基準となる参照電圧Ｖｒｅｆにトランジスタ５１の閾値電圧が加算された値の補正された参照電圧であるＶｒｅｆ＋Ｖｔｈを用いて、読み出し電圧のＡ／Ｄ変換を行う。
トランジスタ５１の閾値電圧が加算された値の補正された参照電圧は、トランジスタ１１の閾値電圧の変動に対応して変化させることができる。従って、読み出し電圧のトランジスタ１１の閾値電圧の変動を、補正された参照電圧のトランジスタ５１の閾値電圧の変動で相殺し、Ａ／Ｄ変換を行うことができる。従って、読み出す電圧が周囲温度等の影響を受けても正しいデータとして読み出すことのできる、半導体装置とすることができる。
また本実施の形態で説明する半導体装置は、周囲温度等の変化に伴う閾値電圧の変動の影響を小さくしてデータの読み出しを行うことができるため、補正された参照電圧と読み出し電圧との間の電位差を大きくとる必要がない。言い換えれば、保持可能な電圧内で、複数の読み出し電圧と補正された参照電圧を設定することができ、メモリセルＭＣに保持する電圧のレベルの数を増やして、多値のデータの書き込み及び読み出しを行うことができる。
図２（Ａ）、（Ｂ）では、周囲温度の変化等によって閾値電圧が異なる際の、読み出し電圧及び補正された参照電圧の変化について説明する。なお比較のため、図２（Ａ）では、Ａ／Ｄコンバータで閾値電圧を加算しない、つまり補正しない参照電圧を用いる場合について、図２（Ｂ）では、Ａ／Ｄコンバータで閾値電圧を加算した補正された参照電圧を用いる場合について説明する。
なお図２（Ａ）、（Ｂ）では、温度ｔ１とｔ２での、データとしてｄａｔａ１乃至３の読み出し電圧の分布を示す。また図２（Ａ）、（Ｂ）では、温度ｔ１からｔ２に変化することで、閾値電圧が上昇する場合を説明する。また図２（Ａ）、（Ｂ）では、温度ｔ１時の閾値電圧をＶｔｈ＿ｔ１とし、温度ｔ２時の閾値電圧をＶｔｈ＿ｔ２とする。なおＡ／Ｄ変換に用いる補正しない参照電圧について、図２（Ａ）では、Ｖｒｅｆ＿１乃至Ｖｒｅｆ＿３を用い、図２（Ｂ）では、Ｖｒｅｆ＿１乃至Ｖｒｅｆ＿３を基準となる参照電圧として用い、実際の補正された参照電圧を温度ｔ１ではＶｒｅｆ＿１＋Ｖｔｈ＿ｔ１乃至Ｖｒｅｆ＿３＋Ｖｔｈ＿ｔ１、温度ｔ２ではＶｒｅｆ＿１＋Ｖｔｈ＿ｔ２乃至Ｖｒｅｆ＿３＋Ｖｔｈ＿ｔ２とする。なお図２（Ａ）、（Ｂ）において、ＶＭ＿１乃至ＶＭ＿３は、データによって異なる読み出し電圧を表している。
図２（Ａ）では、温度ｔ１からｔ２への変化によって、読み出し電圧がＶＭ＿１＋Ｖｔｈ＿ｔ１乃至ＶＭ＿３＋Ｖｔｈ＿ｔ１から、ＶＭ＿１＋Ｖｔｈ＿ｔ２乃至ＶＭ＿３＋Ｖｔｈ＿ｔ２に上昇している。図２（Ａ）でＡ／Ｄ変換に用いる補正しない参照電圧Ｖｒｅｆ＿１乃至Ｖｒｅｆ＿３は一定のため、同じデータの読み出し電圧であっても正しいデータとして読み出すことが難しい。
一方で図２（Ｂ）では、温度ｔ１からｔ２への変化によって、読み出し電圧がＶＭ＿１＋Ｖｔｈ＿ｔ１乃至ＶＭ＿３＋Ｖｔｈ＿ｔ１から、ＶＭ＿１＋Ｖｔｈ＿ｔ２乃至ＶＭ＿３＋Ｖｔｈ＿ｔ２に閾値電圧の変化の分、上昇している。この上昇に併せて、参照電圧もＶｒｅｆ＿１＋Ｖｔｈ＿ｔ１乃至Ｖｒｅｆ＿３＋Ｖｔｈ＿ｔ１から、Ｖｒｅｆ＿１＋Ｖｔｈ＿ｔ２乃至Ｖｒｅｆ＿３＋Ｖｔｈ＿ｔ２に上昇している。従って、温度の違いに伴う補正された参照電圧と読み出し電圧との大小関係に変化はなく、正しいデータとして読み出すことができる。
＜メモリセルＭＣの構成例について＞
次いで、図１に示すメモリセルＭＣの構成について説明する。
トランジスタ１１のゲートは、トランジスタ１２のソース又はドレインの一方に接続される。また、トランジスタ１１のソース又はドレインの一方は、配線ＢＬに接続される。また、トランジスタ１１のソース又はドレインの他方は、配線ＳＬに接続される。なお図１では、トランジスタ１１の導電型をｐチャネル型として示すが、ｎチャネル型でもよい。
なおトランジスタ１１の導電型をｎチャネル型とする場合は、図１９に示すようにＡ／ＤコンバータＡＤＣが有するトランジスタ５１の導電型もｎチャネル型とする。トランジスタ１１、５１をｎチャネル型とする場合、グラウンド電位を与える配線の電位を電位ＶＤＤとする等、電位の関係を反転させて動作させればよい。
トランジスタ１１は、チャネル形成領域にシリコンを有するトランジスタ（Ｓｉトランジスタ）であることが好ましい。Ｓｉトランジスタは、不純物等の添加により、同一プロセスで作製される際の閾値電圧のばらつきを小さくすることができる。従って、読み出し電圧に加わる閾値電圧のばらつきを小さくすることができる。なおトランジスタ１１と同じ極性とするトランジスタ５１についても、トランジスタ１１と同様にＳｉトランジスタとすることで、閾値電圧Ｖｔｈ等の諸特性を揃えることができるため、好ましい。
トランジスタ１２のゲートは、配線ＷＷＬに接続される。また、トランジスタ１２のソース又はドレインの他方は、配線ＢＬに接続される。また、トランジスタ１２とトランジスタ１１の間のノードは、ノードＦＮという。なお図１では、トランジスタ１２の導電型をｎチャネル型として示すが、ｐチャネル型でもよい。
トランジスタ１２は、データの書き込みと保持を制御するスイッチとしての機能を有する。なおトランジスタ１２は、非導通状態においてソースとドレインとの間を流れる電流（オフ電流）が低いトランジスタが用いられることが好適である。オフ電流が少ないトランジスタとしては、チャネル形成領域に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）であることが好ましい。ＯＳトランジスタは、オフ電流が低い、Ｓｉトランジスタと重ねて作製できる等の利点がある。ＯＳトランジスタについては、後の実施の形態で詳述する。
容量素子１３の一方の電極は、ノードＦＮに接続される。また、容量素子１３の他方の電極は、配線ＲＷＬが接続される。
配線ＷＷＬには、書き込みワード信号が与えられる。書き込みワード信号は、配線ＢＬの電圧をノードＦＮに与えるために、トランジスタ１２を導通状態とする信号である。
配線ＢＬには、多値のデータが与えられる。また配線ＢＬには、データを読み出すための、プリチャージ電圧Ｖｐｒｅｃｈａｒｇｅが与えられる。配線ＢＬには、その他の電圧、例えば初期化するための電圧等が与えられてもよい。なお配線ＢＬは、プリチャージ電圧Ｖｐｒｅｃｈａｒｇｅが与えられた後に、電気的に浮遊状態とする。
多値のデータは、ｋビット（ｋは２以上の自然数）のデータである。具体的には、２ビットのデータであれば４値のデータであり、４段階の電圧のいずれか一を有する信号である。
プリチャージ電圧Ｖｐｒｅｃｈａｒｇｅは、データを読み出すために、配線ＢＬに与えられる電圧である。また、プリチャージ電圧Ｖｐｒｅｃｈａｒｇｅが与えられた後、配線ＢＬは電気的に浮遊状態となる。
配線ＲＷＬには、読み出し信号が与えられる。読み出し信号は、メモリセルＭＣからデータを選択的に読み出すために、容量素子１３の他方の電極に与えられる信号である。
配線ＳＬには、配線ＢＬに与えられるプリチャージ電圧Ｖｐｒｅｃｈａｒｇｅよりも低い電圧、例えばグラウンド電圧ＶＧＮＤが与えられる。
＜メモリセルＭＣの動作例について＞
次いでメモリセルＭＣの動作例について、タイミングチャート及び回路図を用いて説明する。なおメモリセルＭＣの動作の詳細については、本出願人による特開２０１４−１９９７０７号公報を参照されたい。
メモリセルＭＣへのデータの書き込みは、図３（Ａ）に示すタイミングチャート図、及び図４（Ａ）、（Ｂ）に示す回路図で説明することができる。
図３（Ａ）に示すタイミングチャートは、初期状態である期間Ｔ０、メモリセルＭＣにデータを書きこむ期間Ｔ１、メモリセルＭＣでデータを保持する期間Ｔ２、を示している。図３（Ａ）に示すタイミングチャートは、図１で示した配線ＷＷＬ、配線ＲＷＬ、ノードＦＮ、配線ＢＬ、及び配線ＳＬに与えられる各信号の変化について示すものである。
また、図４（Ａ）の回路図は、期間Ｔ１での状態を説明する回路図である。図４（Ｂ）の回路図は、期間Ｔ２での状態を説明する回路図である。配線ＢＬに与えられるデータの電圧ＶＭは、多値のデータが例えば４値であれば、４つのレベル（Ｖ００、Ｖ０１、Ｖ１０、Ｖ１１）のいずれか一の電圧である。図４（Ａ）に示す点線矢印は、メモリセルＭＣへのデータの書き込み時における、電荷の流れを表している。図４（Ａ）、（Ｂ）に示す「Ｈ」、「Ｌ」は、信号のハイレベル、ローレベルを表している。
データの書き込みは、次のように行われる。
まず、期間Ｔ０では、配線ＷＷＬをローレベルとして、トランジスタ１２を非導通状態にして、ノードＦＮを電気的に浮遊状態にする。ノードＦＮを浮遊状態として、配線ＲＷＬをハイレベルからローレベルにする。すると、容量素子１３の容量結合によりノードＦＮの電位が低下する。
期間Ｔ１では、配線ＷＷＬをハイレベルとし、トランジスタ１２を導通状態にして、配線ＢＬの電位ＶＭをノードＦＮに与える。ノードＦＮの電位は、電位ＶＭの電圧レベルによって変わる。
期間Ｔ２では、配線ＷＷＬをローレベルとし、トランジスタ１２を非導通状態にして、ノードＦＮを電気的に浮遊状態にする。ノードＦＮを浮遊状態として、配線ＲＷＬの電位をローレベルからハイレベルにする。すると、ノードＦＮの電位が電位ＶＭから一定の電位（ＶＲＷＬ）だけ上昇する。データの書き込みが完了し、書きこまれたデータはメモリセルＭＣのノードＦＮに保持される。
次いで、メモリセルＭＣからのデータの読み出しは、図３（Ｂ）に示すタイミングチャート図、及び図５（Ａ）乃至（Ｃ）に示す回路図で説明することができる。
図３（Ｂ）に示すタイミングチャートは、データ保持状態である期間Ｔ３、配線ＢＬをプリチャージする期間Ｔ４、メモリセルＭＣからデータを読み出す期間Ｔ５、を示している。図３（Ｂ）に示すタイミングチャートは、図１で示した配線ＷＷＬ、配線ＲＷＬ、ノードＦＮ、配線ＢＬ、及び配線ＳＬに与えられる各信号の変化について示すものである。
また、図５（Ａ）の回路図は、期間Ｔ３での状態を説明する回路図である。図５（Ｂ）の回路図は、期間Ｔ４での状態を説明する回路図である。図５（Ｃ）の回路図は、期間Ｔ５での状態を説明する回路図である。配線ＢＬに読み出される電圧は、多値のデータが例えば４値であれば、４つのレベル（Ｖ００、Ｖ０１、Ｖ１０、Ｖ１１）のいずれか一に対応する電圧である。図５（Ｃ）に示す点線矢印は、メモリセルＭＣからのデータ読み出し時における、電荷の流れを表している。図５（Ｃ）に示す「Ｖｔｈ」は、トランジスタ１１の閾値電圧である。図５（Ａ）乃至（Ｃ）に示す「Ｈ」、「Ｌ」は、信号のハイレベル、ローレベルを表している。
データの読み出しは、次のように行われる。
まず、期間Ｔ３では、配線ＷＷＬをローレベルとして、トランジスタ１２を非導通状態とする。以降、データの読み出し時には、トランジスタ１２は非導通状態である。また期間Ｔ３では、配線ＲＷＬをハイレベルとし、期間Ｔ２で保持されたノードＦＮの電位ＶＭ＋ＶＲＷＬを保持する。配線ＳＬの電位は、グラウンド電位ＶＧＮＤである。
期間Ｔ４では、配線ＢＬを電位Ｖｐｒｅｃｈａｒｇｅにプリチャージする。また期間Ｔ４では、配線ＲＷＬをハイレベルとし、期間Ｔ２で保持されたノードＦＮの電位ＶＭ＋ＶＲＷＬを保持する。
期間Ｔ５では、ノードＦＮを浮遊状態として、配線ＲＷＬの電位をハイレベルからローレベルにする。すると、ノードＦＮの電位が電位ＶＭ＋ＶＲＷＬから一定の電位（ＶＲＷＬ）だけ下降し、元のデータの電位ＶＭとなる。この電位ＶＭに応じて、トランジスタ１１では電流Ｉｒが流れる。電流Ｉｒが流れることで、配線ＢＬの電位が電位Ｖｐｒｅｃｈａｒｇｅから下降する。配線ＢＬの電位の下降は、トランジスタ１１のゲートとソースの間の電圧（Ｖｇｓ）が閾値電圧Ｖｔｈとなることで電流Ｉｒが小さくなるため、止まる。トランジスタ１１のゲートの電位が電位ＶＭのため、ＶｇｓがＶｔｈとなる配線ＢＬの電位は電位ＶＭ＋Ｖｔｈとなる。このＶＭ＋Ｖｔｈは、ノードＦＮに保持した電位ＶＭと同様に、多値のデータが例えば４値であれば、４つのレベル（Ｖ００、Ｖ０１、Ｖ１０、Ｖ１１）のいずれか一の電圧に対応する。すなわち、配線ＢＬの電位は、データに応じた電位とすることができる。従って、配線ＢＬへのデータの読み出しが完了し、読み出されたデータは配線ＢＬを介してＡ／ＤコンバータＡＤＣに与えることができる。
＜Ａ／Ｄコンバータの構成例＞
図６（Ａ）には、４値のデータに応じた電圧を変換するＡ／ＤコンバータＡＤＣの回路図の一例を示す。図６（Ａ）では、コンパレータ５３の補正された参照電圧を与える側の入力端子を端子ＣＯＭＰ＿ＩＮとし、端子ＣＯＭＰ＿ＩＮをプリチャージするためのスイッチ５９を図示している。スイッチ５９の制御は、信号ＳＷ＿ｐｒｅで行い、補正された参照電圧の生成時にスイッチ５９を導通状態とし、電圧Ｖｐｒｅｃｈａｒｇｅを端子ＣＯＭＰ＿ＩＮに与える。
Ａ／ＤコンバータＡＤＣのトランジスタ５１のゲートに与える基準となる参照電圧Ｖｒｅｆ＿１乃至Ｖｒｅｆ＿３は、電圧生成回路５４を用いて与える。電圧生成回路５４で得られる基準となる参照電圧Ｖｒｅｆ＿１乃至Ｖｒｅｆ＿３を用いて、プリチャージした端子ＣＯＭＰ＿ＩＮをＶｒｅｆ＿１＋Ｖｔｈ乃至Ｖｒｅｆ＿３＋Ｖｔｈとすることができる。電圧生成回路５４は、一例として図６（Ａ）に図示するように、抵抗を直列に接続した回路である。
コンパレータ５３で比較して得られる出力信号Ｄ＿ＯＵＴ１乃至Ｄ＿ＯＵＴ３は、周囲温度等の変化による閾値電圧の変動が相殺されて得られる。従って、得られるデジタルデータが信頼性に優れたものとすることができる。
＜Ａ／Ｄコンバータの動作例＞
次いでＡ／ＤコンバータＡＤＣの動作例について、図６（Ｂ）のタイミングチャートを用いて説明する。
図６（Ｂ）に示すタイミングチャートは、待機状態である期間Ｔ６、プリチャージを行う期間Ｔ７、基準となる参照電圧を生成する期間Ｔ８、を示している。
閾値電圧の変化分を含む参照電圧を生成するための、Ａ／ＤコンバータＡＤＣの動作は、次のように行われる。
まず、期間Ｔ６では、スイッチ５２、スイッチ５９をオフにする。なおスイッチ５２、スイッチ５９として、オフ電流が低いＯＳトランジスタを用いることが好ましい。スイッチ５２、スイッチ５９をオフにする期間、Ａ／ＤコンバータＡＤＣには補正された参照電圧を生成するための電流が流れず、この間の消費電力を低減することができる。
期間Ｔ７では、信号ＳＷ＿ｐｒｅを制御してスイッチ５９をオンにし、端子ＣＯＭＰ＿ＩＮを電位Ｖｐｒｅｃｈａｒｇｅにプリチャージする。
期間Ｔ８では、信号ＳＷ＿ＥＮを制御してスイッチ５２をオンにする。すると、トランジスタ５１のゲートの基準となる参照電圧Ｖｒｅｆ＿１乃至Ｖｒｅｆ＿３に応じて、トランジスタ５１では電流が流れる。トランジスタ５１に電流が流れることで、端子ＣＯＭＰ＿ＩＮの電位が電位Ｖｐｒｅｃｈａｒｇｅから下降する。端子ＣＯＭＰ＿ＩＮの電位の下降は、トランジスタ５１のゲートとソースの間の電圧が閾値電圧Ｖｔｈとなることでトランジスタ５１を流れる電流が小さくなるため、止まる。トランジスタ５１のゲートの電位が電位Ｖｒｅｆ＿１乃至Ｖｒｅｆ＿３のため、ＶｇｓがＶｔｈとなる端子ＣＯＭＰ＿ＩＮの電位は電位Ｖｒｅｆ＿１＋Ｖｔｈ乃至Ｖｒｅｆ＿３＋Ｖｔｈとなる。このＶｒｅｆ＿１＋Ｖｔｈ乃至Ｖｒｅｆ＿３＋Ｖｔｈは、閾値電圧の変化分を含む補正された参照電圧とすることができる。従って、周囲温度等の変化による閾値電圧の変動を加味した電圧とすることができる。
＜半導体装置のブロック図について＞
図７は、図１で説明したメモリセルＭＣ及びＡ／ＤコンバータＡＤＣを有する、半導体装置の構成例を示すブロック図である。
図７に示す半導体装置２００は、図１で説明したメモリセルＭＣが複数設けられたメモリセルアレイ２０１、行選択ドライバ２０２、列選択ドライバ２０３、及び読み出し回路２０４を有する。なお半導体装置２００は、ｍ行ｎ列のマトリクス状に設けられたメモリセルＭＣを有する。また図７では、配線ＷＷＬ、配線ＲＷＬ、配線ＢＬ、配線ＳＬとして、（ｍ−１）行目の配線ＷＷＬ［ｍ−１］、配線ＲＷＬ［ｍ−１］、ｍ行目の配線ＷＷＬ［ｍ］、配線ＲＷＬ［ｍ］、（ｎ−１）列目の配線ＢＬ［ｎ−１］、ｎ列目の配線ＢＬ［ｎ］、及び配線ＳＬを示している。
図７に示すメモリセルアレイ２０１は、図１で説明したメモリセルＭＣが、マトリクス状に設けられている。なおメモリセルＭＣが有する各構成の説明は、図１と同様であり、図１での説明を援用するものとして説明を省略する。
なお図７に示すメモリセルアレイ２０１では、隣り合うメモリセルで、配線ＳＬを共有化した構成としている。該構成を採用することにより、配線ＳＬが占めていた分の面積の縮小が図られる。そのため該構成を採用する半導体装置では、単位面積あたりの記憶容量の向上を図ることができる。
行選択ドライバ２０２は、各行におけるメモリセルＭＣのトランジスタ１２を選択的に導通状態とする機能、及び各行におけるメモリセルＭＣのノードＦＮの電位を選択的に変化させる機能、を有する。具体的には、配線ＷＷＬに書き込みワード信号を与え、配線ＲＷＬに読み出し信号を与える回路である。行選択ドライバ２０２を有することで、半導体装置２００は、メモリセルＭＣへのデータの書き込み及び読み出しを行毎に選択して行うことができる。
列選択ドライバ２０３は、各列におけるメモリセルＭＣのノードＦＮに選択的にデータを書き込む機能、配線ＢＬを放電する機能、及び配線ＢＬを電気的に浮遊状態とする機能、を有する。具体的には、配線ＢＬに多値のデータに対応する電位、及び配線ＢＬにプリチャージ電圧Ｖｐｒｅｃｈａｒｇｅ、を与える回路である。列選択ドライバ２０３を備えることで、半導体装置２００は、メモリセルＭＣへのデータの書き込み及び読み出しを列毎に選択して行うことができる。
読み出し回路２０４は、上述したＡ／ＤコンバータＡＤＣを有する。読み出し回路２０４は、アナログ値である配線ＢＬの電位を、デジタル値に変換して外部に出力する機能を有する。アナログ値からデジタル値への変換は、上述したように、Ａ／ＤコンバータＡＤＣが有するコンパレータを利用して補正された参照電圧とアナログ値の電位を比較することで行う。読み出し回路２０４を備えることで、半導体装置２００は、メモリセルＭＣより読み出されたデータに対応する配線ＢＬの電位を外部に出力することができる。
なお読み出し回路２０４が有するＡ／ＤコンバータＡＤＣは、補正された参照電圧を用いて動作する回路構成であれば、他の構成でもよい。上記説明ではフラッシュ型のＡ／Ｄコンバータを挙げて説明したが、逐次比較型、マルチスロープ型、デルタシグマ型のＡ／Ｄコンバータを用いてもよい。
＜まとめ＞
以上、説明したように本実施の形態の構成のメモリセルＭＣは、メモリセルＭＣから読み出される読み出し電圧を、トランジスタ１１の閾値電圧を含む形で出力する。また、本実施の形態の構成のＡ／ＤコンバータＡＤＣは、読み出し電圧と比較する参照電圧を、トランジスタ１１の閾値電圧の変動に対応した電圧とする。従って、読み出し電圧のトランジスタ１１の閾値電圧の変動を、補正された参照電圧のトランジスタ５１の閾値電圧の変動で相殺し、Ａ／Ｄ変換を行うことができる。そのため、読み出す電圧が周囲温度等の影響を受けても正しいデータとして読み出すことのできる、半導体装置とすることができる。
（実施の形態２）
本実施の形態では、実施の形態１で説明したメモリセルＭＣを構成する変形例、及びＡ／ＤコンバータＡＤＣの変形例について説明する。
＜メモリセルＭＣの変形例について＞
図８（Ａ）乃至（Ｅ）には、図１で説明したメモリセルＭＣが取り得る回路構成の一例を示す。
図８（Ａ）に示すメモリセルＭＣ＿Ａは、トランジスタ１１＿Ａと、トランジスタ１２と、容量素子１３と、を有する。トランジスタ１１＿Ａは、ｎチャネルトランジスタである。図８（Ａ）の構成を図１のメモリセルＭＣに適用可能である。
図８（Ｂ）に示すメモリセルＭＣ＿Ｂは、トランジスタ１１と、トランジスタ１２＿Ａと、容量素子１３と、を有する。トランジスタ１２＿Ａはバックゲートを有し、配線ＢＧＬよりバックゲートを制御可能な構成としている。当該構成により、トランジスタ１２＿Ａの閾値電圧を制御可能な構成とすることができる。図８（Ｂ）の構成を図１のメモリセルＭＣに適用可能である。
図８（Ｃ）に示すメモリセルＭＣ＿Ｃは、トランジスタ１１＿Ａと、トランジスタ１２と、容量素子１３と、トランジスタ２０＿Ａを有する。トランジスタ２０＿Ａは、トランジスタ１１＿Ａと同じｎチャネルトランジスタである。図８（Ｃ）の構成を図１のメモリセルＭＣに適用可能である。
図８（Ｄ）に示すメモリセルＭＣ＿Ｄは、トランジスタ１１＿Ｂと、トランジスタ１２と、容量素子１３と、トランジスタ２０＿Ｂを有する。トランジスタ２０＿Ｂは、トランジスタ１１＿Ｂと同じｐチャネルトランジスタである。図８（Ｄ）の構成を図１のメモリセルＭＣに適用可能である。
図８（Ｅ）に示すメモリセルＭＣ＿Ｅは、トランジスタ１１と、トランジスタ１２と、容量素子１３を有する。トランジスタ１１は、ビット線ＢＬ＿Ａに接続され、トランジスタ１２は、ビット線ＢＬ＿Ｂに接続される。図８（Ｅ）の構成では、例えば、ビット線ＢＬ＿Ａをデータの読み出し用、ビット線ＢＬ＿Ｂをデータの書き込み用とすることができる。図８（Ｅ）の構成を図１のメモリセルＭＣに適用可能である。
＜Ａ／Ｄコンバータの変形例について＞
図１の構成例でＡ／ＤコンバータＡＤＣは、配線ＢＬに接続される構成としたが、他の構成でもよい。例えば、配線ＳＬに接続される構成としてもよい。図９には、配線ＳＬに接続されたＡ／ＤコンバータＡＤＣ＿Ａを図示している。Ａ／ＤコンバータＡＤＣ＿ＡのＶｒｅｆ＋Ｖｔｈを生成する動作は、Ａ／ＤコンバータＡＤＣと同様である。
該構成とすることでデータを読み出す際に、ノードＦＮに保持したデータに対応する電圧を、トランジスタ１１を介して読み出す構成とすることができる。ノードＦＮに保持したデータに対応する電圧は、トランジスタ１１を介してノードＦＮに書きこんでおくことで、読み出されるデータの閾値電圧の影響を小さくすることができる。従って、読み出されるデータの信頼性に優れた半導体装置とすることができる。
または、図１の構成例でＡ／ＤコンバータＡＤＣは、トランジスタ５１のゲートに電圧Ｖｒｅｆを直接与える構成としたが他の構成でもよい。例えば、トランジスタ５５を介してノードＦＮＶｒｅｆに与える構成としてもよい。図１０には、トランジスタ５１のゲートに電圧Ｖｒｅｆを直接与えない構成のＡ／ＤコンバータＡＤＣ＿Ｂを図示している。Ａ／ＤコンバータＡＤＣ＿ＢのＶｒｅｆ＋Ｖｔｈを生成する動作は、Ａ／ＤコンバータＡＤＣと同様である。
トランジスタ５５は、オフ電流の小さいトランジスタであることが好ましい。一例としては、トランジスタ１２と同様にＯＳトランジスタとすることが好ましい。トランジスタ５５は、制御信号Ｖｒｅｆ＿ＥＮによって導通状態を制御する。ノードＦＮＶｒｅｆに与えたＶｒｅｆは、トランジスタ５５を非導通状態とすることで保持することができる。従って、継続して外部から基準となる参照電圧Ｖｒｅｆを与える必要がなくなり、この分の消費電力の低減を図ることができる。
なお図１０に示すＡ／ＤコンバータＡＤＣ＿Ｂの構成では、トランジスタ５１及びトランジスタ５５の構成が、メモリセルＭＣが有するトランジスタ１１及びトランジスタ１２と同じ構成になる。そのため、トランジスタ５１及びトランジスタ５５に相当する回路をメモリセルと同様にメモリセルアレイに設け、基準となる参照電圧Ｖｒｅｆを保持するメモリセルから補正された参照電圧を読み出す構成としてもよい。この場合の回路図の一例を図１８（Ａ）に示す。
図１８（Ａ）の回路図では、基準となる参照電圧Ｖｒｅｆを保持するメモリセルＭＣ＿ｒｅｆと、データの電圧ＶＭを保持するメモリセルＭＣを示す。メモリセルＭＣ＿ｒｅｆに接続される配線ＢＬ＿ｒｅｆとメモリセルＭＣに接続される配線ＢＬは、Ａ／ＤコンバータＡＤＣ＿Ｆのコンパレータ５３に接続される。
データの読み出し時において、配線ＢＬ＿ｒｅｆでは、補正された参照電圧Ｖｒｅｆ＋Ｖｔｈが得られ、配線ＢＬでは、読み出し電圧ＶＭ＋Ｖｔｈが得られる。補正された参照電圧Ｖｒｅｆ＋Ｖｔｈ及び読み出し電圧ＶＭ＋Ｖｔｈの生成は、図３（Ｂ）での説明と同様である。補正された参照電圧Ｖｒｅｆ＋Ｖｔｈ及び読み出し電圧ＶＭ＋Ｖｔｈの双方は、トランジスタ１１の閾値電圧を含む形で出力される。従って、読み出し電圧の閾値電圧の変動を、補正された参照電圧の閾値電圧の変動で相殺し、Ａ／Ｄ変換を行うことができる。そのため、読み出す電圧が周囲温度等の影響を受けても正しいデータとして読み出すことのできる、半導体装置とすることができる。
加えて図１８（Ａ）の構成では、読み出し電圧と補正された参照電圧とを同じタイミングで生成する。従って、配線ＢＬ＿ｒｅｆと配線ＢＬの双方を同じタイミングでプリチャージし、トランジスタ１１を介して放電することができる。そのため、図１８（Ｂ）に示すタイミングチャートのように補正された参照電圧Ｖｒｅｆ＋Ｖｔｈと、読み出し電圧ＶＭ＋Ｖｔｈ（ＶＭ＿ａ＋Ｖｔｈ、ＶＭ＿ｂ＋Ｖｔｈで図示）と、のように、放電を開始してから時間の経過を待たずに、読み出し電圧と補正された参照電圧との大小関係に基づく出力信号Ｄ＿ＯＵＴを得ることができる。従って、データの読み出し速度に優れた、半導体装置とすることができる。
なお図１０に示すＡ／ＤコンバータＡＤＣ＿Ｂは、図９の構成と同様に、ソース線に接続してもよい。図１１には、配線ＳＬに接続されたＡ／ＤコンバータＡＤＣ＿Ｃを図示している。Ａ／ＤコンバータＡＤＣ＿ＣのＶｒｅｆ＋Ｖｔｈを生成する動作は、Ａ／ＤコンバータＡＤＣと同様である。
該構成とすることでデータを読み出す際に、読み出されるデータの閾値電圧の影響を小さくできる他、消費電力の低減を図ることができる。従って、読み出されるデータの信頼性に優れた半導体装置とすることができる。
または、図１の構成例でＡ／ＤコンバータＡＤＣは、スイッチ５２をオン／オフさせてＶｒｅｆ＋Ｖｔｈを生成する構成としたが他の構成でもよい。例えば、定電流源とトランジスタ５１とを組み合わせてソースフォロワを構成してＶｒｅｆ＋Ｖｔｈを生成する構成としてもよい。図１２（Ａ）には、定電流源５６を有する構成のＡ／ＤコンバータＡＤＣ＿Ｄを図示している。
なお図１２（Ａ）の定電流源５６の代わりに抵抗素子を用いてもよい。図１２（Ｂ）には、抵抗素子５７を有する構成のＡ／ＤコンバータＡＤＣ＿Ｅを図示している。
以上説明したように、本発明の一態様は、様々な変形例を採用して動作させることができる。
（実施の形態３）
本実施の形態では、上記実施の形態で説明したＯＳトランジスタについて説明する。
＜オフ電流特性について＞
ＯＳトランジスタは、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にすることでオフ電流を低くすることができる。ここで、実質的に真性とは、酸化物半導体中のキャリア密度が、８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上であることを指す。酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。
真性または実質的に真性にした酸化物半導体を用いたトランジスタは、キャリア密度が低いため、閾値電圧がマイナスとなる電気特性になることが少ない。また、当該酸化物半導体を用いたトランジスタは、酸化物半導体のキャリアトラップが少ないため、電気特性の変動が小さく、信頼性の高いトランジスタとなる。また、当該酸化物半導体を用いたトランジスタは、オフ電流を非常に低くすることが可能となる。
なおオフ電流を低くしたＯＳトランジスタでは、室温（２５℃程度）にてチャネル幅１μｍあたりの規格化されたオフ電流が１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、更に好ましくは１×１０−２４Ａ以下、又は８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、更に好ましくは１×１０−２１Ａ以下とすることができる。
＜オフ電流＞
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流を言う場合がある。
トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従ってトランジスタのオフ電流がＩ以下となるＶｇｓが存在するときに、トランジスタのオフ電流がＩ以下である、と言う場合がある。トランジスタのオフ電流は、Ｖｇｓが所定の値であるときのオフ電流、Ｖｇｓが所定の範囲内の値であるときのオフ電流、または、Ｖｇｓが十分に低減されたオフ電流が得られる値であるときのオフ電流を指す場合がある。
一例として、しきい値電圧Ｖｔｈが０．５Ｖであり、Ｖｇｓが０．５Ｖであるときのドレイン電流が１×１０−９Ａであり、Ｖｇｓが０．１Ｖにおけるドレイン電流が１×１０−１３Ａであり、Ｖｇｓがー０．５Ｖにおけるドレイン電流が１×１０−１９Ａであり、Ｖｇｓがー０．８Ｖにおけるドレイン電流が１×１０−２２Ａであるようなｎチャネル型トランジスタを想定する。当該トランジスタのドレイン電流は、Ｖｇｓが−０．５Ｖにおいて、または、Ｖｇｓが−０．５Ｖ乃至−０．８Ｖの範囲において、１×１０−１９Ａ以下であるから、当該トランジスタのオフ電流は１×１０−１９Ａ以下である、と言う場合がある。当該トランジスタのドレイン電流が１×１０−２２Ａ以下となるＶｇｓが存在するため、当該トランジスタのオフ電流は１×１０−２２Ａ以下である、と言う場合がある。
本明細書では、チャネル幅Ｗを有するトランジスタのオフ電流を、チャネル幅Ｗあたりの値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あたりの電流値で表す場合がある。後者の場合、オフ電流の単位は、電流／長さ（例えば、Ａ／μｍ）で表される場合がある。
トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、室温、６０℃、８５℃、９５℃、または１２５℃におけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。室温、６０℃、８５℃、９５℃、１２５℃、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）、におけるトランジスタのオフ電流がＩ以下となるＶｇｓが存在するときに、トランジスタのオフ電流がＩ以下である、と言う場合がある。
トランジスタのオフ電流は、ドレインとソースの間の電圧Ｖｄｓに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓの絶対値が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ，２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。Ｖｄｓが所定の値であるときに、トランジスタのオフ電流がＩ以下となるＶｇｓが存在する場合、トランジスタのオフ電流がＩ以下である、と言うことがある。ここで、所定の値とは、例えば、０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ，２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、２０Ｖ、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓの値、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓの値である。
上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソースを流れる電流を言う場合もある。
本明細書では、オフ電流と同じ意味で、リーク電流と記載する場合がある。
本明細書において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
＜酸化物半導体の組成＞
なおＯＳトランジスタの半導体層に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）又は亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種又は複数種を有してもよい。
トランジスタの半導体層に用いる酸化物半導体としては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等がある。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
＜酸化物半導体中の不純物＞
半導体層を構成する酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素が減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うことが好ましい。
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素又は水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化又はｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上であることをいう。
＜酸化物半導体の構造＞
酸化物半導体の構造について説明する。
なお本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに分けられる。または、酸化物半導体は、例えば、結晶性酸化物半導体と非晶質酸化物半導体とに分けられる。
なお、非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。また、結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体などがある。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
次に、非晶質酸化物半導体膜について説明する。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
ａ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
なお、ａ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
また、酸化物半導体膜は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半導体膜の組成がわかれば、該組成と同じ組成における単結晶の密度と比較することにより、その酸化物半導体膜の構造を推定することができる。例えば、単結晶の密度に対し、ａ−ｌｉｋｅ ＯＳ膜の密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶の密度に対し、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は９２．３％以上１００％未満となる。なお、単結晶の密度に対し密度が７８％未満となる酸化物半導体膜は、成膜すること自体が困難である。
上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ ＯＳ膜の密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出することができる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて算出することが好ましい。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
以上説明したようにＯＳトランジスタは、極めて優れたオフ電流特性を実現できる。
（実施の形態４）
本実施の形態では、メモリセルＭＣのレイアウト図、レイアウト図に対応する回路図、断面模式図、及び層毎のレイアウトを表す模式図の一例について、図１３乃至１５を参照して説明する。
図１３（Ａ）では、メモリセルＭＣのレイアウト図を示している。また図１３（Ｂ）は、図１３（Ａ）のレイアウト図に対応する回路図である。図１３（Ｂ）の回路図は、図８（Ｂ）で示した回路図に相当する。図１４では、図１３（Ａ）の一点鎖線Ａ−Ｂにおける断面模式図を示している。図１５は、図１４の断面模式図の層毎のレイアウトについての模式図である。
図１３（Ａ）、図１４では、基板２１、半導体層２２、絶縁層２３、導電層２４、絶縁層２５、導電層２６、導電層２７、絶縁層２８、導電層２９、導電層３０、導電層３０ａ、絶縁層３１、半導体層３２、導電層３３、導電層３４、導電層３５、絶縁層３６、導電層３７、導電層３８、絶縁層３９、導電層４０、導電層４１、導電層４２、絶縁層４３、導電層４４、開口部ＣＴ１乃至ＣＴ５を示している。
基板２１は、例えば単結晶シリコン基板（ｐ型の半導体基板、またはｎ型の半導体基板を含む）、炭化シリコンや窒化ガリウムを材料とした化合物半導体基板、またはＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、ガラス基板などを用いることができる。
半導体層２２及び半導体層３２は、非晶質半導体、微結晶半導体、多結晶半導体等を用いることができる。例えば、非晶質シリコンや、微結晶ゲルマニウム等を用いることができる。また、炭化シリコン、ガリウム砒素、酸化物半導体、窒化物半導体などの化合物半導体や、有機半導体等を用いることができる。
特に半導体層３２は、酸化物半導体を単層または積層して設ける構成が好ましい。酸化物半導体は、少なくともインジウム、ガリウム、及び亜鉛を含む酸化物であり、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）を用いることができる。なお、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。例えば、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物を用いることができる。酸化物半導体の形成方法としては、スパッタリング法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、蒸着法、塗布法などを用いることができる。
導電層２４、導電層２６、導電層２７、導電層２９、導電層３０、導電層３０ａ、導電層３３、導電層３４、導電層３５、導電層３７、導電層３８、導電層４０、導電層４１、導電層４２、及び導電層４４は、アルミニウム、銅、チタン、タンタル、タングステン等の金属材料を用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いることができる。形成方法は、蒸着法、ＰＥ−ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。
絶縁層２３、絶縁層２５、絶縁層２８、絶縁層３１、絶縁層３６、絶縁層３９、及び絶縁層４３は、無機絶縁層または有機絶縁層を、単層又は多層で形成することが好ましい。無機絶縁層としては、窒化シリコン膜、酸化窒化シリコン膜、又は窒化酸化シリコン膜等を、単層又は多層で形成することが好ましい。有機絶縁層としては、ポリイミド又はアクリル等を、単層又は多層で形成することが好ましい。また、各絶縁層の作製方法に特に限定はないが、例えば、スパッタリング法、ＭＢＥ法、ＰＥ−ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いることができる。
なお半導体層３２に酸化物半導体を用いる場合、半導体層３２に接する絶縁層３１及び絶縁層３６は、無機絶縁層を、単層又は多層で形成することが好ましい。また、絶縁層３１及び絶縁層３６は、半導体層３２に酸素を供給する効果があるとより好ましい。
開口部ＣＴ１、ＣＴ２は、導電層２６及び導電層２７と、半導体層２２とを直接接続するために絶縁層２３及び絶縁層２５に設けられる。また、開口部ＣＴ３は、導電層３５と、導電層４２とを直接接続するために絶縁層３６及び絶縁層３９に設けられる。また、開口部ＣＴ４は、導電層３７と、導電層４１とを直接接続するために絶縁層３９に設けられる。また、開口部ＣＴ５は、導電層４０と、導電層４４とを直接接続するために絶縁層４３に設けられる。
また図１５には、図１３（Ａ）のメモリセルＭＣのレイアウト図、及び図１３（Ａ）の一点鎖線Ａ−Ｂにおける断面模式図における、導電層、及び半導体層について、層毎に図示している。また図１５では、導電層間、導電層と半導体層とを接続するための開口部を示している。
図１５では、半導体層２２と同層に形成する半導体層のレイアウト図を、「Ｓｉ ｌａｙｅｒ」として図示している。また、図１５では、導電層２４と同層に形成する導電層のレイアウト図を、「Ｓｉ ＧＥ ｌａｙｅｒ」として図示している。また、図１５では、導電層２６、２７と同層に形成する導電層のレイアウト図を、「Ｓｉ Ｓ／Ｄ ｌａｙｅｒ」として図示している。また、図１５では、導電層２９、３０、３０ａと同層に形成する導電層のレイアウト図を、「ＯＳ ＢＧ ｌａｙｅｒ」として図示している。また、図１５では、半導体層３２と同層に形成する層のレイアウト図を、「ＯＳ ｌａｙｅｒ」として図示している。また、図１５では、導電層３３、３４、３５と同層に形成する導電層のレイアウト図を、「ＯＳ Ｓ／Ｄ ｌａｙｅｒ」として図示している。また、図１５では、導電層３７、３８と同層に形成する導電層のレイアウト図を、「ＯＳ ＧＥ ｌａｙｅｒ」として図示している。また、図１５では、導電層４０、４１、４２と同層に形成する導電層のレイアウト図を、「１ｓｔ ｃｏｎｄｕｃｔｉｖｅ ｌａｙｅｒ」として図示している。また、図１５では、導電層４４と同層に形成する導電層のレイアウト図を、「２ｎｄ ｃｏｎｄｕｃｔｉｖｅ ｌａｙｅｒ」として図示している。
なお図１３（Ａ）のレイアウト図に示すように半導体層３２に接する導電層３４、３５は、半導体層３２のチャネル幅方向に平行な辺を完全には覆わないように設ける構成が好ましい。当該構成とすることで、導電層３０、３８と重畳する面積を削減し、導電層間の寄生容量を減らすことができる。そのため、導電層３０、３８の電位が変動することによる導電層３４、３５での電位の変動を抑制することができる。
（実施の形態５）
上記実施の形態で開示された、導電層や半導体層はスパッタ法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使っても良い。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
熱ＣＶＤ法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
ＡＬＤ法では、チャンバー内を大気圧または減圧下とし、反応のための原料ガスを順次にチャンバーに導入・反応させ、これを繰り返すことで成膜を行う。原料ガスと一緒に不活性ガス（アルゴン、或いは窒素など）をキャリアガスとして導入しても良い。２種類以上の原料ガスを順番にチャンバーに供給してもよい。その際、複数種の原料ガスが混ざらないように第１の原料ガスの反応後、不活性ガスなどを導入し、第２の原料ガスを導入する。あるいは、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着・反応して第１の層を成膜し、後から導入される第２の原料ガスが吸着・反応して、第２の層が第１の層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された導電膜や半導体膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム（Ｉｎ（ＣＨ３）３）、トリメチルガリウム（Ｇａ（ＣＨ３）３）、及びジメチル亜鉛（Ｚｎ（ＣＨ３）２）を用いる。これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを順次繰り返し導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎ−Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＧａ−Ｏ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次繰り返し導入してＺｎ−Ｏ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合酸化物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。
（実施の形態６）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例について、図１６、図１７を用いて説明する。
図１６（Ａ）では上述の実施の形態で説明した半導体装置を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
上記実施の形態４の図１３乃至１５に示すようなトランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。
後工程については、図１６（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。
次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。
次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。
以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、信頼性に優れた電子部品を実現することができる。
また、完成した電子部品の斜視模式図を図１６（Ｂ）に示す。図１６（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図１６（Ｂ）に示す電子部品７００は、リード７０１及び回路部７０３を示している。図１６（Ｂ）に示す電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品７００が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで電子機器の内部に搭載することができる。完成した回路基板７０４は、電子機器等の内部に設けられる。
次いで、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、デジタルビデオカメラなどの電子機器に、上述の電子部品を適用する場合について説明する。
図１７（Ａ）は、携帯型の情報端末であり、筐体９０１、筐体９０２、第１の表示部９０３ａ、第２の表示部９０３ｂなどによって構成されている。筐体９０１と筐体９０２の少なくとも一部には、先の実施の形態に示す半導体装置が設けられている。そのため、信頼性に優れた携帯型の情報端末が実現される。
なお、第１の表示部９０３ａはタッチ入力機能を有するパネルとなっており、例えば図１７（Ａ）の左図のように、第１の表示部９０３ａに表示される選択ボタン９０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「キーボード入力」を選択した場合、図１７（Ａ）の右図のように第１の表示部９０３ａにはキーボード９０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。
また、図１７（Ａ）に示す携帯型の情報端末は、図１７（Ａ）の右図のように、第１の表示部９０３ａ及び第２の表示部９０３ｂのうち、一方を取り外すことができる。第２の表示部９０３ｂもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体９０２を持ち、他方の手で操作することができるため便利である。
図１７（Ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
また、図１７（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
更に、図１７（Ａ）に示す筐体９０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。
図１７（Ｂ）は、電子ペーパーを実装した電子書籍端末９１０であり、筐体９１１と筐体９１２の２つの筐体で構成されている。筐体９１１及び筐体９１２には、それぞれ表示部９１３及び表示部９１４が設けられている。筐体９１１と筐体９１２は、軸部９１５により接続されており、該軸部９１５を軸として開閉動作を行うことができる。また、筐体９１１は、電源９１６、操作キー９１７、スピーカー９１８などを備えている。筐体９１１、筐体９１２の少なくとも一には、半導体装置が設けられている。そのため、信頼性に優れた電子書籍端末が実現される。
図１７（Ｃ）は、テレビジョン装置９２０であり、筐体９２１、表示部９２２、スタンド９２３などで構成されている。テレビジョン装置９２０の操作は、筐体９２１が備えるスイッチや、リモコン操作機９２４により行うことができる。筐体９２１及びリモコン操作機９２４には、先の実施の形態に示す半導体装置が設けられている。そのため、信頼性に優れたテレビジョン装置が実現される。
図１７（Ｄ）は、スマートフォンであり、本体９３０には、表示部９３１と、スピーカー９３２と、マイク９３３と、操作ボタン９３４等が設けられている。本体９３０内には、先の実施の形態に示す半導体装置が設けられている。そのため信頼性に優れたスマートフォンが実現される。
図１７（Ｅ）は、デジタルカメラであり、本体９４１、表示部９４２、操作スイッチ９４３などによって構成されている。本体９４１内には、先の実施の形態に示す半導体装置が設けられている。そのため、信頼性に優れたデジタルカメラが実現される。
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が設けられている。このため、信頼性に優れた電子機器が実現される。
（本明細書等の記載に関する付記）
以上の実施の形態、及び実施の形態における各構成の説明について、以下に付記する。
＜実施の形態で述べた本発明の一態様に関する付記＞
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互い構成例を適宜組み合わせることが可能である。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
また、各実施の形態において本発明の一態様を説明したが、本発明の一態様はこれらに限定されない。例えば、本発明の一態様として実施の形態１では、オフ電流が低いトランジスタとしてＯＳトランジスタを用いる構成について説明したが、本発明の一態様は、オフ電流が低いトランジスタであればよいので、ＯＳトランジスタに限定されない。したがって、状況に応じて、例えばＯＳトランジスタを用いない構成を本発明の一態様としてもよい。
＜図面を説明する記載に関する付記＞
本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。
また、「上」や「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
また、図面において、上面図（平面図、レイアウト図ともいう）や斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
＜言い換え可能な記載に関する付記＞
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
＜語句の定義に関する付記＞
以下では、上記実施の形態中で言及したかった語句の定義について説明する。
＜＜スイッチについて＞＞
本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソースとドレインが電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソースとドレインが電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
＜＜チャネル長について＞＞
本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。
なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
＜＜チャネル幅について＞＞
本明細書等において、チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
＜＜接続について＞＞
本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＣＴ１ 開口部
ＣＴ３ 開口部
ＣＴ４ 開口部
ＣＴ５ 開口部
Ｄ＿ＯＵＴ１ 出力信号
Ｄ＿ＯＵＴ３ 出力信号
Ｔ０ 期間
Ｔ１ 期間
Ｔ２ 期間
Ｔ３ 期間
Ｔ４ 期間
Ｔ５ 期間
Ｔ６ 期間
Ｔ７ 期間
Ｔ８ 期間
１１ トランジスタ
１１＿Ａ トランジスタ
１１＿Ｂ トランジスタ
１２ トランジスタ
１２＿Ａ トランジスタ
１３ 容量素子
２０＿Ａ トランジスタ
２０＿Ｂ トランジスタ
２１ 基板
２２ 半導体層
２３ 絶縁層
２４ 導電層
２５ 絶縁層
２６ 導電層
２７ 導電層
２８ 絶縁層
２９ 導電層
３０ 導電層
３０ａ 導電層
３１ 絶縁層
３２ 半導体層
３３ 導電層
３４ 導電層
３５ 導電層
３６ 絶縁層
３７ 導電層
３８ 導電層
３９ 絶縁層
４０ 導電層
４１ 導電層
４２ 導電層
４３ 絶縁層
４４ 導電層
５１ トランジスタ
５２ スイッチ
５３ コンパレータ
５４ 電圧生成回路
５５ トランジスタ
５６ 定電流源
５７ 抵抗素子
５９ スイッチ
２００ 半導体装置
２０１ メモリセルアレイ
２０２ 行選択ドライバ
２０３ 列選択ドライバ
２０４ 回路
７００ 電子部品
７０１ リード
７０２ プリント基板
７０３ 回路部
７０４ 回路基板
９０１ 筐体
９０２ 筐体
９０３ａ 表示部
９０３ｂ 表示部
９０４ 選択ボタン
９０５ キーボード
９１０ 電子書籍端末
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 軸部
９１６ 電源
９１７ 操作キー
９１８ スピーカー
９２０ テレビジョン装置
９２１ 筐体
９２２ 表示部
９２３ スタンド
９２４ リモコン操作機
９３０ 本体
９３１ 表示部
９３２ スピーカー
９３３ マイク
９３４ 操作ボタン
９４１ 本体
９４２ 表示部
９４３ 操作スイッチ

Claims (7)

  1. メモリセルと、Ａ／Ｄコンバータと、を有する半導体装置であって、
    前記メモリセルは、複数の電圧を保持する機能を有し、
    前記メモリセルは、第１のトランジスタを有し、
    前記メモリセルは、前記複数の電圧のいずれか一と、前記第１のトランジスタの閾値電圧と、の和となる読み出し電圧を出力する機能を有し、
    前記Ａ／Ｄコンバータは、補正された参照電圧と前記読み出し電圧とを比較して前記複数の電圧に対応するデータを判別する機能を有し、
    前記Ａ／Ｄコンバータは、第２のトランジスタを有し、
    前記補正された参照電圧は、基準となる参照電圧と、前記第２のトランジスタの閾値電圧と、の和となる電圧である、半導体装置。
  2. 請求項１において、
    前記読み出し電圧は、前記複数の電圧のいずれか一に応じて前記第１のトランジスタに電流を流すことで読み出される電圧である、半導体装置。
  3. 請求項１または請求項２において、
    前記補正された参照電圧は、前記第２のトランジスタのゲートに前記基準となる参照電圧を与えて得られる電圧である、半導体装置。
  4. 請求項１または請求項２において、
    前記補正された参照電圧を与える配線を有し、
    前記基準となる参照電圧は、前記第２のトランジスタのゲートに与えられ、
    前記配線は、前記第２のトランジスタにスイッチを介して電気的に接続され、
    前記補正された参照電圧は、前記配線をプリチャージし、前記スイッチを導通状態とすることで前記配線を放電させて得られる電圧である、半導体装置。
  5. 請求項１乃至４のいずれか一項において、
    前記メモリセルは、第３のトランジスタを有し、
    前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートに電気的に接続され、
    前記第３のトランジスタは、チャネル形成領域に酸化物半導体を有するトランジスタである、半導体装置。
  6. 請求項１乃至５のいずれか一項において、
    前記Ａ／Ｄコンバータは、フラッシュ型のＡ／Ｄコンバータである、半導体装置。
  7. 請求項１乃至６のいずれか一項に記載の半導体装置と、
    表示部と、を有する電子機器。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6906978B2 (ja) 2016-02-25 2021-07-21 株式会社半導体エネルギー研究所 半導体装置、半導体ウェハ、および電子機器
KR102367787B1 (ko) 2016-06-30 2022-02-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 동작 방법
CN109643572A (zh) * 2016-09-12 2019-04-16 株式会社半导体能源研究所 存储装置及其工作方法、半导体装置、电子构件以及电子设备
JP6963463B2 (ja) 2016-11-10 2021-11-10 株式会社半導体エネルギー研究所 半導体装置、電子部品、及び電子機器
US11243235B2 (en) * 2018-07-06 2022-02-08 Texas Instruments Incorporated Load current sensing at low output voltage
US12075618B2 (en) 2018-10-16 2024-08-27 Silicon Storage Technology, Inc. Input and digital output mechanisms for analog neural memory in a deep learning artificial neural network
US10741568B2 (en) 2018-10-16 2020-08-11 Silicon Storage Technology, Inc. Precision tuning for the programming of analog neural memory in a deep learning artificial neural network
JP7653416B2 (ja) 2020-04-17 2025-03-28 株式会社半導体エネルギー研究所 半導体装置

Family Cites Families (114)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JP2853217B2 (ja) * 1989-11-21 1999-02-03 日本電気株式会社 半導体メモリ
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
TW559814B (en) * 2001-05-31 2003-11-01 Semiconductor Energy Lab Nonvolatile memory and method of driving the same
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
US7002401B2 (en) * 2003-01-30 2006-02-21 Sandisk Corporation Voltage buffer for capacitive loads
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
EP2226847B1 (en) 2004-03-12 2017-02-08 Japan Science And Technology Agency Amorphous oxide and thin film transistor
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
JP5118811B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 発光装置及び表示装置
EP2455975B1 (en) 2004-11-10 2015-10-28 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577256B (zh) 2005-11-15 2011-07-27 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
WO2011055669A1 (en) * 2009-11-06 2011-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102682982B1 (ko) * 2009-11-20 2024-07-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011114868A1 (en) * 2010-03-19 2011-09-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5470128B2 (ja) * 2010-03-26 2014-04-16 ローム株式会社 定電圧回路、コンパレータおよびそれらを用いた電圧監視回路
JP6030298B2 (ja) * 2010-12-28 2016-11-24 株式会社半導体エネルギー研究所 緩衝記憶装置及び信号処理回路
TWI548057B (zh) * 2011-04-22 2016-09-01 半導體能源研究所股份有限公司 半導體裝置
JP6099325B2 (ja) 2012-07-18 2017-03-22 日本エステル株式会社 潜在捲縮性ポリエステル複合短繊維およびその不織布
US9286953B2 (en) * 2013-02-28 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
KR20150128820A (ko) * 2013-03-14 2015-11-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 구동 방법 및 반도체 장치
KR20150128823A (ko) 2013-03-14 2015-11-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 구동 방법 및 반도체 장치
KR102330412B1 (ko) 2014-04-25 2021-11-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 부품, 및 전자 기기

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US9998104B2 (en) 2018-06-12
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