JP6555682B2

JP6555682B2 - コモンモードフィルタ

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Publication number: JP6555682B2
Application number: JP2015020017A
Authority: JP
Inventors: 誠曽根原; 祥明吉作; 敏郎佐藤
Original assignee: Shinshu University NUC
Current assignee: Shinshu University NUC
Priority date: 2015-02-04
Filing date: 2015-02-04
Publication date: 2019-08-07
Anticipated expiration: 2035-02-04
Also published as: JP2016144115A

Description

本発明は差動伝送に用いられるコモンモードフィルタに関する。

差動伝送技術は、伝送線路を介して信号を伝送する際に、２本の平行に配置した線路に差動信号（ディファレンシャルモード）を伝播させることにより、電磁的な妨害波が外部に作用しないようにする（EMC対策）ためのものである。この差動伝送技術においては、同相成分（コモンモード）のノイズが伝播すると、ノイズ輻射によりEMC対策が阻害されることから、コモンモード成分を抑制するコモンモードフィルタが必ず用いられる。

従前のコモンモードフィルタは、コモンモードチョークコイルやチップ素子を用いたフィルタが一般的であった。これに対し、従前のコモンモードフィルタとは動作原理が異なる擬似伝送線路理論に基づくコモンモードフィルタが提案されている（特許文献１）。図２０は、擬似伝送線路理論に基づくコモンモードフィルタの構成例を示す。このコモンモードフィルタは、第１の伝送線路L1と第２の伝送線路L2に、それぞれ入力側のAパターン部L1A、L2A、出力側のBパターン部L1B、L2B、中間接続パターン部L1C、L2Cを設けた構成を備える。

図１６は図１５の等価回路である。等価回路は、各パターン部及び各パターン部間のキャパシタンス成分、インダクタンス成分を考慮して構成されている。このコモンモードフィルタは、コモンモードのノイズ信号を遮断し、ディファレンシャルモードについては、通したい周波数領域の信号のみ通過させるという作用をなす。
擬似伝送線路理論に基づくコモンモードフィルタは、図１５に示すように、薄膜パターンの線幅や形状を適宜設計することによって形成することができ、容易に小型化、薄型化が可能である。

特開２０１２−１９１５３０号公報

擬似伝送線路理論に基づく従来のコモンモードフィルタは、図２１の等価回路に示すように、６個のインダクタと８個のキャパシタを構成素子としている。これらの構成素子のうち、インダクタは占有面積が大きくなるため、デバイスに組み込む際の高集積化が阻害されるという問題があった。
本発明は、従来のコモンモードフィルタに用いられているインダクタの数を減らすことにより回路の簡素化を図り、小型化、高集積化を可能とするコモンモードフィルタを提供することを目的とする。

本発明に係るコモンモードフィルタは、第１の伝送線路（L1)と第２の伝送線路（L2)に差動信号を伝播させて信号を伝送する伝送回路に用いるコモンモードフィルタであって、前記コモンモードフィルタは、一対のインダクタと複数のキャパシタとから構成され、前記インダクタが相互に磁気的に結合される配置として形成したことを特徴とする。
コモンモードフィルタを構成する一対のインダクタを磁気的に結合する配置とすることにより、インダクタとなるコイルを互いに近接させて配置することができ、コモンモードフィルタの小型化を効率的に図ることができる。

本発明に係るコモンモードフィルタは、第１の伝送線路（L1)と第２の伝送線路（L2)に差動信号を伝播させて信号を伝送する伝送回路に用いるコモンモードフィルタであって、
前記第１の伝送線路（L1）に配設した第１のキャパシタ（９１）及び前記第２の伝送線路（L2)に配設した第２のキャパシタ（９２）と、前記第１のキャパシタ（９１）よりも入力側の前記第1の伝送線路（L1)上の点と、前記第２のキャパシタ（９２）よりも入力側の前記第２の伝送線路（L2)上の点との間に掛け渡して配設した第１のインダクタ（１１）と、前記第１のキャパシタ（９１）よりも出力側の前記第1の伝送線路（L1)上の点と、前記第２のキャパシタ（９２）よりも出力側の前記第２の伝送線路（L2)上の点との間に掛け渡して配設した第２のインダクタ（２１）と、前記第1の伝送線路（L1)及び前記第２の伝送線路（L2)上の、前記第１のインダクタ（１１）との接続点よりも入力側の位置において、前記第1の伝送線路（L1)と前記第２の伝送線路（L2)との間に直列接続により掛け渡して配設され、中間点が接地された第３のキャパシタ（３１）及び第４のキャパシタ（４１）と、前記第1の伝送線路（L1)及び前記第２の伝送線路（L2)上の、前記第２のインダクタ（１１）との接続点よりも出力側の位置において、前記第1の伝送線路（L1)と前記第２の伝送線路（L2)との間に直列接続により掛け渡して配設され、中間点が接地された第５のキャパシタ（３２）及び第６のキャパシタ（４２）と、前記第３のキャパシタ（３１）と前記第１の伝送線路（L1)との接続点よりも入力側の前記第１の伝送線路（L1)上に配設した第７のキャパシタ（５１）及び前記第４のキャパシタ（４１）と前記第２の伝送線路（L2)との接続点よりも入力側の前記第２の伝送線路（L2)上に配設した第８のキャパシタ（７１）と、前記第５のキャパシタ（３２）と前記第１の伝送線路（L1)との接続点よりも出力側の前記第1の伝送線路（L1)上に配設した第９のキャパシタ（６２）及び前記第６のキャパシタ（４２）と前記第２の伝送線路（L2)との接続点よりも出力側の前記第２の伝送線路（L2)上に配設した第１０のキャパシタ（８２）とを備え、前記第１〜第１０のキャパシタ（９１、９２、３１、４１、３２、４２、５１、７１、６２、８２）を構成する導体パターンが設けられた第１層と、誘電体材からなる第２層と、前記第１〜第１０のキャパシタ（９１、９２、３１、４１、３２、４２、５１、７１、６２、８２）を構成する導体パターン及び前記第1のインダクタ（１１）と第２のインダクタ（２１）を構成する導体パターンが設けられた第３層とを、前記第２層を中間層として積層するとともに、前記第１層の前記第１〜第１０のキャパシタを構成する導体パターンと前記第３層の前記第１〜第１０のキャパシタを構成する導体パターンとを前記第２層を挟んで対向配置し、前記第１のインダクタ（１１）と前記第２のインダクタ（２１）は、前記第３層の平面内において、コイルパターンを互いに入り組ませた形態として磁気的に結合する構成とするとともに、前記コイルパターンを囲む配置に前記第１〜第１０のキャパシタを構成する導体パターンを形成したことを特徴とする。

本発明に係るコモンモードフィルタは、一対のインダクタを相互に磁気的に結合する構成としたことにより、インダクタを相互に接近させて配置することができ、コモンモードフィルタの小型化を好適に図ることができる。

１ユニット構成のコモンモードフィルタの等価回路である。図１のコモンモードフィルタを導体パターンの積層構造として構成した例を示す組み立て斜視図である。図１の等価回路を立体構造として書き表した回路である。図１のコモンモードフィルタの周波数特性を解析した結果のグラフである。図１の等価回路を２つ接続した回路（２ユニット構成）である。図５のコモンモードフィルタをデバイスとして構成する場合の平面図である。本発明に係るコモンモードフィルタの等価回路である。図７に示すコモンモードフィルタをデバイスとして構成した場合の平面図である。図７の等価回路を立体的に書き換えた等価回路である。図７の等価回路を備えるコモンモードフィルタを導体パターンを積層したデバイスとして構成した組み立て斜視図である。デバイスのインダクタの部分の平面図である。コモンモードフィルタのデバイスの周波数特性を測定した結果を示すグラフである。コモンモードフィルタの減衰特性を解析により求めた結果と、実測結果を対比して示すグラフである。図１３に示すグラフのうち、ディファレンシャルモードの特性を拡大して示すグラフである。従来のコモンモードフィルタの構成例を示す説明図である。従来のコモンモードフィルタの等価回路である。

（コモンモードフィルタ回路：１ユニット構成）
本発明においてコモンモードフィルタとして検討している構成は、キャパシタとインダクタとなる導体パターンを形成した層を絶縁層を挟んで積層することにより、パターン間あるいは線間に寄生するキャパシタンス成分、インダクタンス成分を構成して、コモンモードフィルタとするものである。

図１は、コモンモードフィルタの基本単位（ユニット）として当初検討したコモンモードフィルタの等価回路を示す。
このコモンモードフィルタは、信号を伝送する第１の伝送線路L1と第２の伝送線路L2との間を、インダクタ１１（インダクタンス：2L_L)により接続するとともに、インダクタ１１と並列に、キャパシタ３１（キャパシタンス：C_R）とキャパシタ４１（キャパシタンス：C_R)を直列接続により配置した構成を備える。
キャパシタ３１とキャパシタ４１とを接続する中間位置は接地電位とする。なお、インダクタ１１のインダクタンスを2L_Lと表しているのは、キャパシタンス３１、４１と並列にインダクタンスL_Lの２つのインダクタを直列配置した回路を想定しているためである。
また、第１の伝送線路L1と第２の伝送線路L2には、インダクタ１１及びキャパシタ３１、４１との結節点を挟む配置に、それぞれ、キャパシタ５１、キャパシタ６１（キャパシタンス：C_L)と、キャパシタ７１、キャパシタ８１（キャパシタンス：C_L)を設ける。

図２は図１に示す等価回路に相当するコモンモードフィルタをデバイスに組み込む構造とするため、導体パターンを備える積層構造として構成した例である。
図２に示すコモンモードフィルタは、全体形状を矩形の平面形状とし、導体パターンを配した第１層と、絶縁層からなる第２層と、インダクタとキャパシタを構成する導体パターンを形成した第３層とからなる。
インダクタ１１は第３層の中央部に配置し、第１層と第３層に形成するキャパシタとなる導体パターンは、インダクタ１１の周囲に配置する。インダクタ１１を配置する領域を導体パターンの空域としているのは、インダクタ１１を配置する領域に重複して導体パターンを配置すると、インダクタ１１のQ値が大きく低下してしまうためである。

第１層には、キャパシタ３１、４１と、キャパシタ５１、６１、７１、８１となる導体パターンが形成されている。第２層は絶縁層である。
第３層には、インダクタ１１の他に、キャパシタ３１、４１と、キャパシタ５１、６１、７１、８１となる導体パターンが形成されている。
それぞれのキャパシタは、第２層の絶縁層を第１層の導体パターンと第３層の導体パターンとで挟むことにより、平行平板キャパシタとして構成される。

キャパシタ３１、４１と、キャパシタ５１、６１、７１、８１のキャパシタンスは、絶縁層（第２層）の厚さ、誘電率、導体パターンの対向する部分の面積によって決められる。
キャパシタ３１、４１のキャパシタンスC_Rは、絶縁層の厚さｄ、絶縁層の誘電率ε_r、導体パターンの面積S_Rに基づいて、次式（１）により与えられる。
C_R ＝ ε₀ε_rS_R ／ｄ・・・（１）
キャパシタ５１、６１、７１、８１のキャパシタンスCLは、次式（２）により与えられる。S_Lは導体パターンの対向する部分の面積、絶縁層の厚さｄ、絶縁層の誘電率ε_rは上式と同一である。
C_L ＝ ε₀ε_rS_L ／ｄ・・・（２）

インダクタ１１のインダクタンスは、巻き数、線幅、線間によって決められる。
図２に示すコモンモードフィルタは、1.8〜2.0[GHz]帯でのフィルタとして構成する場合の設計例で、インダクタ１１については、巻数：2turn、線幅20μｍ、線間30μｍとし、インダクタ１１の外形寸法を、横：1460μｍ、縦：930μｍとした。S_Rの設計値は490×290μｍ²、S_Lの設計値は210×490μｍ²である。キャパシタンスについてのパラメータは、C_R＝3.7pF、C_L＝2.7pF、インダクタンスL_L=1.2nH、インダクタ１１のインダクタンス2L_L＝2.4nHである。

図３に、図１に示した等価回路を、図２に示すコモンモードフィルタの積層構造に対応して立体構造として書き換えた図を示す。図３と図１とはまったく同一の回路である。図３と図２とを対比してみると、絶縁層を挟んで対向する導体パターン間において、それぞれキャパシタが形成されていることがわかる。

図４は、上述したコモンモードフィルタの設計値にしたがって、コモンモードフィルタの周波数特性を電磁界解析により解析した結果を示す。なお、キャパシタ３１、４１のキャパシタンスはC_R＝3.7pF、キャパシタ５１、６１、７１、８１のキャパシタはC_L＝2.7pF、インダクタンスL_L=1.2nH、すなわちインダクタ１１のインダクタンス2L_L＝2.4nHである。
図４に示す分析結果を見ると、1.8〜2.0[GHz]帯におけるコモンモードフィルタの遮蔽特性を見ると、-8dB程度であり、実用レベルである-15dBを満足していない。

（コモンモードフィルタ回路：２ユニット構成）
上述したコモンモードフィルタは、キャパシタとインダクタとを構成する導体パターンを積層構造として形成したものであり、図２に示すように、きわめて微細なパターンとして形成することができ、高集積化されたデバイスに組み込むことが可能であるという特徴がある。しかしながら、コモンモードフィルタとしての実用可能性については不十分である。
そこで、本発明者は、上述したフィルタユニットを２つ直列に接続した２ユニット構造からなるコモンモードフィルタについて検討した。

図５に、図１に示す等価回路の２ユニットを直列接続した回路を示す。図５に示すコモンモードフィルタは、図１に示した、インダクタ１１、キャパシタ３１、４１、キャパシタ５１、６１、７１、８１からなるフィルタユニットと同形のフィルタユニット、すなわち、インダクタ２１（インダクタンス：2L_L)、キャパシタ３１、４１（キャパシタンス：C_R)、キャパシタ５１、６１、７１、８１（キャパシタタンス：C_L)を備えるユニットを接続したものである。

図５の回路は、２つのインダクタ１１、２１と１２個のキャパシタを備えている。この回路においてはインダクタ１１、１２は、相互作用を排除するために一定程度離間させた配置としている。このような等価回路構成としたフィルタ回路は、コモンモードフィルタとして実用レベルのフィルタ特性を有することが確かめられる。
しかしながら、図５に示す等価回路構成とした場合は、実際に搭載するデバイス構造は、図６に示すようなコイルとキャパシタとを備える同形のデバイスユニットを二つ横に並べる配置となり、デバイスの小型化の点からは有効でないという問題が生じる。

そこで、図５に示した等価回路を組み替え、図７に示すようにインダクタ１１、２１を互いに接近させインダクタ１１、２１を磁気的に結合させた構成の等価回路を考える。２つのフィルタユニットを接続してフィルタとする場合、通常はインダクタ１１、２１の間に磁気的な相互作用が生じないようにインダクタ１１、２１を空間的に離して設計するが、本方法では、敢えてインダクタ１１、２１間で磁気的な相互作用が生じるように等価回路を設計する。インダクタ１１、２１を相互に近づけて配置する構成とすることにより、インダクタ１１、２１の中間に配置されていたキャパシタ５２、６1、キャパシタ７２、８１はそれぞれ一つにまとめられ、キャパシタンスC_L／２のキャパシタ９１、９２に置き換えられる。

図８は、図７の等価回路を導体パターンを積層した構成を備えるデバイスとして構成した場合の平面図である。インダクタ１１とインダクタ２１とを磁気的に結合する構成としたことにより、インダクタ１１とインダクタ２１のコイルパターンを相互に入り組む形状にすることができ、直列接続されていたキャパシタ５２とキャパシタ６１、キャパシタ７２とキャパシタ８１を一つのキャパシタ９１、９２にまとめることにより、キャパシタの数を減らすことができ、キャパシタを構成するための導体パターンの面積を縮小させることができる。図８に示すように、デバイスの平面領域は、図６に示すデバイスの１／４程度となる。

図７に示す等価回路を用いて、コモンモードフィルタの目標特性として、目標帯域1.8〜2.0GHｚ、特性インピーダンス50±5Ω、コモンモードの減衰15ｄB以上、ディファレンシャルモードの減衰3ｄB以下として回路設計した。
図９に導体パターンの積層構造としてデバイスを構成するために、図７の等価回路を立体的に書き換えた等価回路を示す。図９は、上層にインダクタ１１、２１を配置し、上層と下層に設ける導体パターンによりキャパシタが形成されることを示す。導体パターンを形成する上層と下層との間に所定の厚さの誘電体層を設けることにより、所要のキャパシタンスを有するキャパシタが構成される。

図１０は、導体パターンを積層構造としたデバイスの組み立て斜視図である。第１層にはキャパシタを構成するための導体パターンが形成され、第３層にインダクタとキャパシタの導体パターンが形成されている。第２層は誘電体層である。第１層の導体パターンと第３層の導体パターンとが対向することによりそれぞれのキャパシタが構成される。図１０では、図９に示す立体構造の等価回路のインダクタ１１、２１とキャパシタに対応する導体パターンに符号を付して示した。

図１１はインダクタの平面図である。インダクタ１１、２１は、巻数：1.25turn、線幅：20μm、線間：30μmに設定した。インダクタ１１、２１の配置領域は縦：500μm、横：400μmの矩形領域である。
インダクタ１１、２１のインダクタンスL_Lの設計値L_L＝ 1.2ｎHである。
本実施形態においては、上述した目標帯域において所要のコモンモードとディファレンシャルモードの減衰特性が得られるように、等価回路におけるキャパシタのキャパシタンスC_R、C_Lを次のように設定した。
C_R＝ 3.7ｐF、C_L＝ 2.7ｐF

C_RとC_Lは、対向する導体パターン部分の面積S_R、S_Lと誘電体層（第２層）の厚さｄ、誘電体層の誘電率ε_rにより次式により定められる。ε_０は真空の誘電率である。導体パターンの面積S_R、S_Lと誘電体層の材質（誘電率）と厚さを適宜選択することにより、C_RとC_Lの目標値に合わせることができる。
C_R＝ε_０・ε_r・S_R／ｄ S_R＝ 200×380(μｍ)²
C_L＝ε_０・ε_r・S_L／ｄ S_L＝ 400×130(μｍ)²

図１０に示す積層構造を備えるデバイスを実際に作製し、コモンモードフィルタとしての周波数特性を実際に測定した。測定は4ポートネットワークアナライザを使用して行った。
図１２に測定結果を示す。図１２に示す測定結果は、目標帯域1.8〜2.0GHｚにおいて、コモンモードの減衰は-35.2dB、ディファレンシャルモードの減衰は-2.8dBであり、目標帯域での減衰特性を十分に満足していることがわかる。また、コモンモードの減衰特性についてみると、2GHｚ〜5GHｚの広帯域で減衰が15dB以上であり、ディファレンシャルモードの減衰が3dB以下となる帯域が3GHｚ〜4GHｚ帯にもあることがわかる。

図１３、１４は、上記のパラメータを図７の等価回路に設定したときのコモンモードフィルタの減衰特性を解析により求めた結果と、図１２に示す測定結果とを対比して示している。図１４は図１３のグラフでディファレンシャルモードの特性を拡大して示したものである。コモンモードフィルタの減衰特性は電磁界シミュレーションソフトを利用して行った。
表１に、ディファレンシャルモードの減衰が3dB以下となる周波数帯域について、実測と解析により求めた帯域と、対応する帯域でのディファレンシャルモードとコモンモードの減衰値を示す。

図１３及び表１から、実測値と解析値とでは、ディファレンシャルモードについて、減衰が3dB以下となる周波数帯域が、解析値の方がやや低い側にあらわれているものの、実測値でも近似した周波数帯域で3dB以下となる減衰特性が得られている。コモンモードについては、解析値の減衰特性は-70dB以下といった大きな減衰特性になるのに対して、実測値では解析値よりも減衰特性が劣っている。ただし、実測値でも30dB以下の減衰特性は確保している。

（減衰特性の解析）
図７に示すコモンモードフィルタにおけるインダクタ、キャパシタの設計においては、インダクタとキャパシタのパラメータを設定し、電磁界シミュレーションソフトを使用してコモンモードフィルタが目標特性（目標帯域1.8〜2.0GHｚ、特性インピーダンス50±5Ω、コモンモードの減衰15ｄB以上、ディファレンシャルモードの減衰3ｄB以下）を満足するか否かを評価して行った。

なお、上記実施形態において説明したコモンモードフィルタは、目標帯域1.8〜2.0GHｚ、特性インピーダンス50±5Ω、コモンモードの減衰15ｄB以上、ディファレンシャルモードの減衰3ｄB以下を満足する条件下でインダクタやキャパシタのパラメータを設計したものであり、用途により、求められる目標帯域やコモンモードの減衰特性、ディファレンシャルモードの減衰特性等の特性はさまざまである。本発明に係るコモンモードフィルタは、インダクタとキャパシタのパラメータ、インダクタの相互インダクタンスを適宜設計することにより、用途に応じた減衰特性を有し、かつ小型なコモンモードフィルタとして提供することが可能である。
また、上記実施形態においては、インダクタ１１、２１のパターンを形成した周辺を空間としている（図１１のパターン以外の領域部分）。このパターン以外の領域を１より大きな比誘電率の誘電体、あるいは１より大きな比誘電率及び比透磁率を有する複合材料で形成することにより、フィルタ特性を改善することが可能である。

本発明に係るコモンモードフィルタは、一対のインダクタを近接配置して、磁気的に結合した配置として設けるから、図８、１０に示すように、コイルを相互に入り組ませた形態として配置することができ、これによって効果的にコモンモードフィルタの小型化を図ることができるという利点がある。このように小型化し、導体パターンを積層する構造とすることにより、各種電子部品に搭載することが容易に可能になる。

本発明によれば、小型化、高集積化が可能でフィルタ特性に優れたコモンモードフィルタを提供することができ、信号伝送特性に優れた差動伝送技術に好適に適用できる。

１１、２１インダクタ（2L_L)
３１、３２、４１、４２キャパシタ（C_R)
５１、５２、６１、６２、７１、７２、８１、８２キャパシタ（C_L)
９１、９２キャパシタ（C_L/2)
L₁ 第１の伝送線路
L₂ 第２の伝送線路

Claims

第１の伝送線路（L1)と第２の伝送線路（L2)に差動信号を伝播させて信号を伝送する伝送回路に用いるコモンモードフィルタであって、
前記第１の伝送線路（L1）に配設した第１のキャパシタ（９１）及び前記第２の伝送線路（L2)に配設した第２のキャパシタ（９２）と、
前記第１のキャパシタ（９１）よりも入力側の前記第1の伝送線路（L1)上の点と、前記第２のキャパシタ（９２）よりも入力側の前記第２の伝送線路（L2)上の点との間に掛け渡して配設した第１のインダクタ（１１）と、
前記第１のキャパシタ（９１）よりも出力側の前記第1の伝送線路（L1)上の点と、前記第２のキャパシタ（９２）よりも出力側の前記第２の伝送線路（L2)上の点との間に掛け渡して配設した第２のインダクタ（２１）と、
前記第1の伝送線路（L1)及び前記第２の伝送線路（L2)上の、前記第１のインダクタ（１１）との接続点よりも入力側の位置において、前記第1の伝送線路（L1)と前記第２の伝送線路（L2)との間に直列接続により掛け渡して配設され、中間点が接地された第３のキャパシタ（３１）及び第４のキャパシタ（４１）と、
前記第1の伝送線路（L1)及び前記第２の伝送線路（L2)上の、前記第２のインダクタ（１１）との接続点よりも出力側の位置において、前記第1の伝送線路（L1)と前記第２の伝送線路（L2)との間に直列接続により掛け渡して配設され、中間点が接地された第５のキャパシタ（３２）及び第６のキャパシタ（４２）と、
前記第３のキャパシタ（３１）と前記第１の伝送線路（L1)との接続点よりも入力側の前記第１の伝送線路（L1)上に配設した第７のキャパシタ（５１）及び前記第４のキャパシタ（４１）と前記第２の伝送線路（L2)との接続点よりも入力側の前記第２の伝送線路（L2)上に配設した第８のキャパシタ（７１）と、
前記第５のキャパシタ（３２）と前記第１の伝送線路（L1)との接続点よりも出力側の前記第1の伝送線路（L1)上に配設した第９のキャパシタ（６２）及び前記第６のキャパシタ（４２）と前記第２の伝送線路（L2)との接続点よりも出力側の前記第２の伝送線路（L2)上に配設した第１０のキャパシタ（８２）とを備え、
前記第１〜第１０のキャパシタ（９１、９２、３１、４１、３２、４２、５１、７１、６２、８２）を構成する導体パターンが設けられた第１層と、誘電体材からなる第２層と、前記第１〜第１０のキャパシタ（９１、９２、３１、４１、３２、４２、５１、７１、６２、８２）を構成する導体パターン及び前記第1のインダクタ（１１）と第２のインダクタ（２１）を構成する導体パターンが設けられた第３層とを、前記第２層を中間層として積層するとともに、前記第１層の前記第１〜第１０のキャパシタを構成する導体パターンと前記第３層の前記第１〜第１０のキャパシタを構成する導体パターンとを前記第２層を挟んで対向配置し、
前記第１のインダクタ（１１）と前記第２のインダクタ（２１）は、前記第３層の平面内において、コイルパターンを互いに入り組ませた形態として磁気的に結合する構成とするとともに、前記コイルパターンを囲む配置に前記第１〜第１０のキャパシタを構成する導体パターンを形成したことを特徴とするコモンモードフィルタ。