JP6548680B2 - イメージング装置、イメージングシステム、および、移動体 - Google Patents

Description

本発明は、イメージング装置、イメージングシステム、および、移動体に関する。

デジタルカメラ、プロジェクタ、ディスプレイなど、複数の画素を備えるイメージング装置が知られている。特許文献１は、ＸＹアドレス型の撮像素子であるＣＭＯＳイメージセンサを備えた撮像装置を開示している。撮像装置内の各機能ブロックは出荷前にテストされる。特許文献１は、そのテスト対象となる機能ブロックの一つとして、垂直走査部を開示している。

特許文献１に開示された垂直走査部は、第０行から第ｎ行までの複数の行に対応して、（ｎ＋１）組の保持部およびセットリセット部および信号生成部を備える。第Ｌ行（Ｌは１〜ｎまでの整数）のセットリセット部は、第（Ｌ−１）行における信号生成部の出力信号がリセットされたことに応じて、第Ｌ行の保持部をリセットする。この動作を繰り返すことで、リセット動作が複数の行において順次行われていく。最終行のリセット動作が行われたことを確認することで、伝達経路に含まれる回路の検査が可能となる。

特開２０１６−１０３７８０号公報

本発明者らは、イメージング装置のテストにおいてテストカバレッジ率を向上させることが好ましいという知見を新たに発見した。しかしながら、特許文献１に開示された撮像装置では、垂直走査部の各行に含まれる複数の信号生成部のうち、１つの信号生成部しか検査することができない。あるいは、垂直走査部の各行の保持部が、複数の記憶素子を含む場合、全ての記憶素子を検査することができない。そのため、テストカバレッジ率が低下するという課題が生じる。

実施例に係るイメージング装置は、第１の行および第２の行を含む複数の行を成すように配列された複数の画素と、前記第１の行の画素に接続された複数の第１制御線と、前記第２の行の画素に接続された複数の第２制御線と、前記複数の第１制御線へ供給される複数の第１制御信号を生成する第１行駆動部、および、前記複数の第２制御線へ供給される複数の第２制御信号を生成する第２行駆動部を少なくとも含み、走査信号に基づいて前記複数の画素を行単位で駆動する走査部と、を備え、前記第１行駆動部によって生成された前記複数の第１制御信号は、前記第２行駆動部に入力され、前記第２行駆動部は、前記複数の第１制御信号と前記走査信号とを選択し、選択した信号に基づいて前記複数の第２制御信号を生成する。

別の実施例に係るイメージング装置は、第１の行および第２の行を含む複数の行を成すように配列された複数の画素と、前記第１の行の画素に接続された第１制御線と、前記第２の行の画素に接続された第２制御線と、前記第１制御線へ供給される第１制御信号を生成する第１行駆動部、および、前記第２制御線へ供給される第２制御信号を生成する第２行駆動部を少なくとも含み、走査信号に基づいて前記複数の画素を行単位で駆動する走査部と、を備え、前記第１行駆動部および前記第２行駆動部のそれぞれは、第１の保持部と前記第１の保持部の出力ノードに接続された第２の保持部とを含み、前記第１行駆動部によって生成され、前記第１行駆動部の前記第２の保持部から出力された前記第１制御信号は、前記第２行駆動部の前記第１の保持部に入力され、前記第２行駆動部は、前記第１制御信号と前記走査信号とを選択して、選択した信号に基づいて前記第２制御信号を出力する。

上記の課題に鑑み、本発明は、テストカバレッジ率の向上を可能とすることを目的とする。

実施例１に関わる撮像装置の構成例を模式的に示すブロック図。 （ａ）実施例１に関わる画素部１０４の構成を模式的に示す図、および、（ｂ）実施例１に関わる撮像装置の画素の等価回路図を示した概略図。 実施例１に関わる垂直走査部１０３の構成例を模式的に示すブロック図。 実施例１に関わる光電変換素子の読み出し動作の一例を示すタイミングチャート。 実施例１に関わる垂直走査部１０３のテスト動作の一例を示すタイミングチャート。 実施例２に関わる垂直走査部１０３の構成例を模式的に示すブロック図。 実施例２に関わる光電変換素子の読み出し動作の一例を示すタイミングチャート。 実施例２に関わる垂直走査部１０３のテスト動作の一例を示すタイミングチャート。 実施例３に関わる垂直走査部１０３の構成例を模式的に示すブロック図。 実施例３に関わる光電変換素子の読み出し動作の一例を示すタイミングチャート。 実施例３に関わる垂直走査部１０３のテスト動作の一例を示すタイミングチャート。 実施例４に関わる垂直走査部１０３のテスト動作の一例を示すタイミングチャート。 実施例５に関わる垂直走査部１０３の構成例を模式的に示すブロック図。 実施例７に関わる表示装置の画素の等価回路図。 イメージングシステムの実施例のブロック図。 移動体の実施例のブロック図。

［実施例１］
［全体ブロック図］
図１は、本実施例に係る撮像装置の構成例を模式的に示すブロック図である。撮像装置は、ＣＰＵ１０１、制御部１０２、垂直走査部１０４、画素部１０４、列回路１０５、水平走査部１０６、および、信号出力１０７を含む。ＣＰＵ１０１は、装置全体を制御する。制御部１０２は、ＣＰＵ１０１からの同期信号を受けて、撮像装置の各部を制御する。垂直走査部１０３は、制御部１０２の制御信号を受けて動作する。画素部１０４は、複数の行を成すように配列された複数の画素によって構成される。列回路１０５は、画素部１０４からの信号を処理する。水平走査部１０６は、列回路１０５から順次、信号出力部１０７へ信号を読み出す。列回路１０５と水平走査部１０６は制御部１０２の制御信号を受けて動作する。図１では、各画素にＰ（ｘ、ｙ）の符号を付している。符号中のｘおよびｙは、それぞれ、画素の列番号および行番号を示す。

［列構成］
図２は本実施例に係る画素部１０４及び列回路１０５の構成例を模式的に示した概略図である。１つの列を成す複数の画素２０１は、１つの垂直出力線２０２に接続される。本実施例では、複数の画素２０１が複数の列および複数の行を含む行列を成すように配列されている。そのため、複数の垂直出力線２０２が配される。また、垂直出力線２０２は定電流源２０３に接続される。また、垂直出力線２０２は列アンプ２０４に接続される。定電流源２０３および列アンプ２０４は、列回路１０５に含まれる。

［画素回路］
図３は、本実施例に係る画素２０１の等価回路を示す図である。例として、第ｎ行に配された画素２０１を説明するが、本実施例では全ての画素が同じ回路構成を有している。画素２０１は、光電変換素子３０１と、電荷転送手段３０２と、フローティングディフュージョン部（以下、ＦＤ）と、リセット手段３０３と、信号増幅手段３０４と、行選択手段３０５を有する。光電変換素子３０１は、光電変換に入射した光量に応じた電荷を生成する、フォトダイオード等の素子を有する。

電荷転送手段３０２は、光電変換素子３０１とＦＤとの間に接続している。電荷転送手段３０２は、例えば、光電変換素子３０１に蓄積された電荷をＦＤに転送するための転送トランジスタである。画素転送信号ＰＴＸ（ｎ）により、電荷転送手段３０２の導通／非導通（オン／オフ）が制御される。

リセット手段３０３は、電源電圧ＶＤＤとＦＤとの間に接続される。リセット手段３０３は、例えば、ＦＤに電源電圧ＶＤＤを供給して、ＦＤの電圧をリセットするリセットトランジスタである。画素部リセット信号ＰＲＥＳ（ｎ）により、リセット手段３０３の導通／非導通（オン／オフ）が制御される。

信号増幅手段３０４のゲート端子にはＦＤが接続される。信号増幅手段３０４のドレイン端子およびソース端子には、それぞれ、電源電圧ＶＤＤおよび行選択手段３０５が接続される。信号増幅手段３０４は、例えば、ＦＤに蓄積された電荷を電圧に変換して増幅し、電圧信号として垂直出力線２０２に出力する増幅トランジスタである。本実施例では、当該増幅トランジスタと定電流源２０３とが、ソースフォロア回路を構成している。

行選択手段３０５は、信号増幅手段３０４のソース端子と垂直出力線２０２との間に接続される。行選択手段３０５は、例えば、画素信号を出力する行を選択するための選択トランジスタである。行選択信号ＰＳＥＬ（ｎ）により、行選択手段３０５の導通／非導通（オン／オフ）が制御される。

画素転送信号ＰＴＸ（ｎ）、画素部リセット信号ＰＲＥＳ（ｎ）、および、行選択信号ＰＳＥＬ（ｎ）は、それぞれ、画素２０１の駆動を制御する制御信号である。本実施例では１つの画素２０１に複数の制御信号が供給される。（ｎ）は、第ｎ行の画素２０１に供給されることを示している。

［走査回路］
図３は、本実施例に係る垂直走査部１０３の構成例を示すブロック図である。垂直走査部１０３は行駆動部４１０〜４１ｎで構成される。本実施例の垂直走査部は、シフトレジスタの形態をとっている。

１行目の行駆動部４１１を例に、その構成を説明する。他の行の行駆動部についても同様である。行駆動部４１１は、保持部４１１１と、信号生成部４１１２と、走査信号選択部４１１３と、レベルシフト部４１１４を備える。行駆動部４１１は、対応する１行の画素に接続された複数の制御線へ、制御信号を供給する。

保持部４１１１はフリップフロップ回路で構成される。保持部４１１１は、制御部１０２で生成されるクロック信号ｃｌｋがＨｉｇｈレベルになるタイミングで、走査信号選択部４１１３の出力信号ｍｕｘ（１）のレベルを記憶する。

信号生成部４１１２は、保持部４１１１の出力信号ｄｏｕｔ（１）と制御部１０２から供給されるパルスｐｓｅｌとの論理演算を行い、制御信号ｉｐｓｅｌ（１）を生成する。また、信号生成部４１１２は、出力信号ｄｏｕｔ（１）と制御部１０２から供給されるパルスｐｒｅｓ＿ｂとの論理演算を行い、制御信号ｉｐｒｅｓ＿ｂ（１）を生成する。また、信号生成部４１１２は、出力信号ｄｏｕｔ（１）と制御部１０２から供給されるパルスｐｔｘとの論理演算を行い、制御信号ｉｐｔｘ（１）を生成する。

レベルシフト部４１１４は、入力された信号のレベルシフトを行うバッファ回路である。レベルシフト部４１１４は、必要に応じて入力信号を反転させる。制御信号ｉｐｓｅｌ（１）は、レベルシフト部４１１４によって、行選択信号ＰＳＥＬ（１）として、画素に接続された制御線に出力される。同様に、制御信号ｉｐｒｅｓ＿ｂ（１）、および、制御信号ｉｐｔｘ（１）は、それぞれ、画素部リセット信号ＰＲＥＳ（１）、および、画素転送信号ＰＴＸ（１）として、画素に接続された制御線に出力される。バッファ回路の出力ノードは、画素の制御線に接続される。一方、バッファ回路の入力ノードは、隣の行駆動部４１２に接続されている。

１行目の行駆動部４１１には、０行目の行駆動部４１０の保持部４１０１の出力信号ｄｏｕｔ（０）が入力される。便宜的に、１行目の行駆動部４１１に入力された出力信号ｄｏｕｔ（０）を、入力信号ｔｉｎ（１）と呼ぶ。出力信号ｄｏｕｔ（０）と入力信号ｔｉｎ（１）とは同じ信号である。また、１行目の行駆動部４１１には、０行目の信号生成部４１０２が生成した制御信号ｉｐｓｅｌ（０）、制御信号ｉｐｒｅｓ＿ｂ（０）、および、制御信号ｉｐｔｘ（０）が入力される。これらの制御信号の論理和（ＯＲ）を演算することによって、入力信号ｔｉｎ（１）が生成される。

走査信号選択部４１１３は、入力信号ｄｉｎ（１）および入力信号ｔｉｎ（１）のいずれかを選択し、出力信号ｍｕｘ（１）として後段の保持部４１１１へ出力する。制御部１０２で生成される信号ｔｅｓｔ＿ｅｎがＬｏｗレベルの場合は、入力信号ｄｉｎ（１）が出力信号ｍｕｘ（１）として出力される。入力信号ｄｉｎ（１）は、０行目の保持部４１０１の出力信号ｄｏｕｔ（０）であるため、信号ｔｅｓｔ＿ｅｎがＬｏｗレベルの場合、垂直走査部１０３はシフトレジスタとして動作する。換言すると、出力信号ｄｏｕｔ（０）および入力信号ｄｉｎ（１）は、垂直走査部１０３に与えられる走査信号である。

また、信号ｔｅｓｔ＿ｅｎがＨｉｇｈレベルの場合は、入力信号ｔｉｎ（１）が出力信号ｍｕｘ（１）として出力される。ここで、入力信号ｔｉｎ（１）は、０行目の信号生成部４１０２によって生成された制御信号に基づいている。つまり、入力信号ｔｉｎ（１）は、前段の０行目の行駆動部４１０が正常に動作しているかを示す検査信号である。

なお、図３に示された走査信号選択部４１１３は一例であり、走査信号選択部４１１３の回路構成は変更されうる。例えば、制御信号の論理和（ＯＲ）を演算する代わりに、排他的論理和（ＥＸＯＲ）などの論理演算を用いてもよい。あるいは、論理演算を行う代わりに、マルチプレクサを用いてもよい。

［駆動方法１−１：光電変換素子の読み出し動作］
以下に、本実施例にかかる撮像装置の駆動方法について説明する。最初に、光電変換素子３０１で生じた電荷に基づく信号を読み出すための駆動について説明する。図４は、図３で示した垂直走査部１０３、および、画素部１０４の動作の一例を示すタイミングチャートである。

まず、全期間において信号ｔｅｓｔ＿ｅｎはＬｏｗとする。したがって、各行の走査信号選択部４１ｋ３の制御により、入力信号ｄｉｎ（ｋ）（＝出力信号ｄｏｕｔ（ｋ−１））が選択され、出力信号ｍｕｘ（ｋ）として出力される。ｋは、次の式を満たす任意の整数である：１≦ｋ≦ｎ。なお、０行目の走査信号選択部４１０３には垂直走査開始信号ｖｓｔｒが入力される。

時刻Ｔ００において、光電変換素子の読み出し動作を開始する。ＣＰＵ１０１は、制御部１０２に対して、垂直同期信号ＶＤと水平同期信号ＨＤを入力する。それと同時に垂直走査開始信号ｖｓｔｒを入力する。

次にＴ００ａにおいて、クロック信号ｃｌｋがＨｉｇｈに遷移し、保持部４１０１は垂直走査開始信号ｖｓｔｒのＨｉｇｈを記憶する。この動作により、出力信号ｄｏｕｔ（０）がＨｉｇｈに遷移し、Ｔ０１ａまで保持される。また同期間中、他行の出力信号ｄｏｕｔ（ｋ）はＬｏｗを保持する。したがって、出力信号ｄｏｕｔ（０）を受ける信号生成部４１０２だけが、制御信号を生成することができる。

同様の時間帯、時刻Ｔ００ａから時刻Ｔ０１ａにおける画素駆動パルスについて説明する。複数行の制御信号ｉｐｓｅｌ（ｋ）のうち、０行目の制御信号ｉｐｓｅｌ（０）だけが、パルスｐｓｅｌの波形に準じて遷移する。したがって、画素Ｐ（０，０）〜（ｍ，０）では行選択手段３０５が導通し、画素Ｐ（０，０）〜（ｍ，０）が垂直出力線２０２と接続する。また、それ以外の行の画素は、垂直出力線２０２と接続しない。

また同様に、複数の制御信号ｉｐｒｅｓ＿ｂ（ｋ）のうち、制御信号ｉｐｒｅｓ＿ｂ（０）のみがパルスｐｒｅｓ＿ｂの波形に準じて遷移する。画素部リセット信号ＰＲＥＳ（ｋ）は、制御信号ｉｐｒｅｓ＿ｂ（ｋ）の反転波形を持つ。そのため、画素Ｐ（０，０）〜（ｍ，０）では、制御信号ｉｐｒｅｓ＿ｂ（０）がＨｉｇｈの期間、ＦＤのリセットが解除される。つまり、ＦＤがフローティングとなる。また、それ以外の行の画素では、ＦＤはリセット状態に保持される。

また同様に、複数の制御信号ｉｐｔｘ（ｋ）のうち、制御信号ｉｐｔｘ（０）のみがパルスｐｔｘの波形に準じて遷移する。したがって、画素Ｐ（０，０）〜（ｍ，０）の光電変換素子３０１の電荷に基づく信号を、垂直出力線２０２を介して読み出すことができる。

次にＴ０１ａにおいて、クロック信号ｃｌｋがＨｉｇｈに遷移し、保持部４１０１は垂直走査開始信号ｖｓｔｒのＬｏｗを記憶する。また同時刻に、Ｈｉｇｈレベルの出力信号ｄｏｕｔ（０）が、入力信号ｄｉｎ（１）として、走査信号選択部４１１３に入力されている。そして、走査信号選択部４１１３は、入力信号ｄｉｎ（１）を選択している。そのため、保持部４１１１は出力信号ｍｕｘ（１）のＨｉｇｈを記憶する。この動作により、出力信号ｄｏｕｔ（０）がＬｏｗ、出力信号ｄｏｕｔ（１）がＨｉｇｈに遷移し、Ｔ０２ａまで保持される。また同期間中、他行の出力信号ｄｏｕｔ（ｋ）はＬｏｗを保持する。

時刻Ｔ０１ａから時刻Ｔ０２ａにおける画素駆動パルスの動作については、選択する行が異なる以外は、時刻Ｔ００ａから時刻Ｔ０１ａと同様の動作を行う。結果、画素Ｐ（０，１）〜（ｍ，１）の光電変換素子３０１の電荷に基づく信号が読み出される。

これ以降も同様にして、選択する行を変えながら、光電変換素子３０１の電荷に基づく信号を読み出していく。最終的には、画素Ｐ（０，ｎ）〜（ｍ，ｎ）の光電変換素子３０１の電荷に基づく信号が読み出される。このように、垂直走査部１０３は、保持部４１１１の出力信号ｄｏｕｔ（１）を走査信号として、複数の画素を行単位で駆動している。

［駆動方法１−２：垂直走査部のテスト動作］
次に、垂直走査部１０３のテスト動作について説明する。図５は、図３で示した垂直走査部１０３、および、画素部１０４の動作の一例を示すタイミングチャートである。図５のタイミングチャートで示す例では、保持部４１ｋ１および信号生成部４１ｋ２を検査することができる。特に本実施例では、１つの信号生成部４１ｋ２が複数の制御信号を生成する。これらの複数の制御信号が正しく生成されることを検査することができる。

まず、全期間において信号ｔｅｓｔ＿ｅｎはＨｉｇｈとする。したがって、各行の走査信号選択部の制御により、入力信号ｔｉｎ（ｋ）が選択され、出力信号ｍｕｘ（ｋ）として出力される。入力信号ｔｉｎすなわち、制御信号ｉｐｓｅｌ（ｋ−１）と制御信号ｉｐｒｅｓ＿ｂ（ｋ−１）と制御信号ｉｐｔｘ（ｋ−１）との論理和（ＯＲ）が、出力信号ｍｕｘ（ｋ）である。ｋは、次の式を満たす任意の整数である：０≦ｋ≦ｎ。ただし、０行目の出力信号ｍｕｘ（０）としては、垂直走査開始信号ｖｓｔｒが選択されている。

時刻Ｔ００において、テスト動作を開始する。ＣＰＵ１０１は、制御部１０２に対して、垂直同期信号ＶＤと水平同期信号ＨＤを入力する。それと同時に垂直走査開始信号ｖｓｔｒを入力する。

次にＴ００ａにおいて、クロック信号ｃｌｋがＨｉｇｈに遷移し、保持部４１０１は入力信号ｔｉｎ（０）（＝垂直走査開始信号ｖｓｔｒ）のＨｉｇｈを記憶する。この動作により、出力信号ｄｏｕｔ（０）がＨｉｇｈに遷移し、Ｔ０１ａまで保持される。また同期間中、他行の出力信号ｄｏｕｔ（ｋ）はＬｏｗを保持する。したがって、出力信号ｄｏｕｔ（０）を受ける信号生成部４１０２のみが、制御信号を生成することができる。

同様の時間帯、時刻Ｔ００ａから時刻Ｔ０１ａにおける画素駆動パルスについて説明する。複数の制御信号ｉｐｓｅｌ（ｋ）のうち、制御信号ｉｐｓｅｌ（０）のみがパルスｐｓｅｌの波形に準じて遷移する。また、この例では、制御信号ｉｐｓｅｌ（ｋ）を生成する論理回路を検査するので、制御信号ｉｐｓｅｌ（ｋ）のみを伝達させればよい。したがって、パルスｐｒｅｓ＿ｂとパルスｐｔｘを常時Ｌｏｗに固定し、制御信号ｉｐｒｅｓ＿ｂ（ｋ）と制御信号ｉｐｔｘ（ｋ）とを常時Ｌｏｗに固定する。

次にＴ０１ａにおいて、クロック信号ｃｌｋがＨｉｇｈに遷移し、保持部４１０１は垂直走査開始信号ｖｓｔｒのＬｏｗを記憶する。また同時刻に、保持部４１１１は入力信号ｔｉｎ（１）（＝ｉｐｓｅｌ（０））のＨｉｇｈを記憶する。この動作により、出力信号ｄｏｕｔ（０）がＬｏｗに、出力信号ｄｏｕｔ（１）がＨｉｇｈに遷移し、Ｔ０２ａまで保持される。また同期間中、他行の出力信号ｄｏｕｔ（ｋ）はＬｏｗを保持する。

時刻Ｔ０１ａから時刻Ｔ０２ａにおける画素駆動パルスの動作については、選択する行が異なる以外は、時刻Ｔ００ａから時刻Ｔ０１ａと同様の動作を行う。これ以降も同様にして、選択する行を変えながら、制御信号ｉｐｓｅｌ（ｋ−１）を用いて保持部４１ｋ１を書き換える。

最終的には、（ｎ−１）行目の行駆動部４１（ｎ−１）によって生成された制御信号ｉｐｓｅｌ（ｎ−１）が、ｎ行目の行駆動部４１ｎの保持部４１ｎ１に入力される。したがって、時刻Ｔ０ｎａから時刻Ｔ０（ｎ＋１）ａにおいて、制御信号ｉｐｓｅｌ（ｎ）の波形が出力端子ｔｅｓｔ＿ｏｕｔで観測できる。ここで、出力端子ｔｅｓｔ＿ｏｕｔに出力された信号の波形が、期待する波形に一致しない場合は、いずれかの行で故障が生じていると判定できる。

以上のようにして、保持部４１ｋ１と、信号生成部４１ｋ２の制御信号ｉｐｓｅｌ（ｋ）を生成する論理回路とを検査することができる。同様に、制御信号ｉｐｒｅｓ＿ｂ（ｋ）を生成する論理回路を検査する場合は、パルスｐｒｅｓ＿ｂのみを動作させ、パルスｐｓｅｌおよびパルスｐｔｘをＬｏｗ固定とする。同様に、制御信号ｉｐｔｘ（ｋ）を生成する論理回路を検査する場合は、パルスｐｔｘのみを動作させ、パルスｐｓｅｌおよびパルスｐｒｅｓ＿ｂをＬｏｗ固定とする。以上のようにして、全行の保持部４１ｋ１と、信号生成部４１ｋ２とを検査することができる。

このように、本実施例によれば、走査回路のテストカバレッジ率を向上させることができる。

［実施例２］
本発明に係るイメージング装置の実施例２について、実施例１と異なる点を中心に説明を行う。本実施例のイメージング装置は、撮像装置である。本実施例においては、垂直走査部１０３は、アドレスデコーダによる制御形態をとっている。全体ブロック図、列構成、画素回路は、実施例１と同様である。すなわち、図１および図２の開示、並びに、それらの説明は、すべて実施例２に適用される。

［走査回路］
図６は、本実施例に係る垂直走査部１０３の構成例を示すブロック図である。垂直走査部１０３は、アドレスデコーダ部７０１と行駆動部７１０〜７１ｎで構成される。アドレスデコーダ部７０１は制御部１０２で生成されたアドレス信号ｖａｄｄｒを、走査信号ａｄｄｒ＿ｂｉｔ（０）〜（ｎ）にデコードする。本実施例の垂直走査部１０３は、走査信号ａｄｄｒ＿ｂｉｔ（０）〜（ｎ）に基づいて、複数の画素を行単位で駆動する。

１行目の行駆動部７１１を例に、その構成を説明する。他の行の行駆動部についても同様である。行駆動部７１１は、保持部７１１１と、信号生成部７１１２と、走査信号選択部７１１３と、レベルシフト部７１１４を備える。行駆動部７１１は、対応する１行の画素に接続された複数の制御線へ、制御信号を供給する。

保持部７１１１はＤラッチ回路で構成される。保持部７１１１は、制御部１０２で生成されるラッチ信号ｌａｔ＿ｄ２がＨｉｇｈレベルになるタイミングで、出力信号ｍｕｘ（１）のレベルを記憶する。なお、偶数行の保持部７１０１、７１２１、７１４１・・・はラッチ信号ｌａｔ＿ｄ１を受ける。奇数行の保持部７１１１、７１３１、７１５１・・・はラッチ信号ｌａｔ＿ｄ２を受ける。

信号生成部７１１２は、保持部７１１１の出力信号ｄｏｕｔ（１）と制御部１０２で生成されるパルスｐｓｅｌとの論理演算を行い、制御信号ｉｐｓｅｌ（１）を生成する。また、信号生成部７１１２は、出力信号ｄｏｕｔ（１）とパルスｐｒｅｓ＿ｂと論理演算を行い、制御信号ｉｐｒｅｓ＿ｂ（１）を生成する。また同様にして、信号生成部７１１２は、出力信号ｄｏｕｔ（１）とパルスｐｔｘとの論理演算を行い、制御信号ｉｐｔｘ（１）を生成する。

レベルシフト部７１１４の構成は、実施例１と同じである。レベルシフト部７１１４は、入力された信号のレベルシフトを行うバッファ回路である。レベルシフト部７１１４は、必要に応じて入力信号を反転させる。制御信号ｉｐｓｅｌ（１）は、レベルシフト部７１１４によって、行選択信号ＰＳＥＬ（１）として、画素に接続された制御線に出力される。同様に、制御信号ｉｐｒｅｓ＿ｂ（１）、および、制御信号ｉｐｔｘ（１）は、それぞれ、画素部リセット信号ＰＲＥＳ（１）、および、画素転送信号ＰＴＸ（１）として、画素に接続された制御線に出力される。

１行目の行駆動部７１１には、走査信号ａｄｄｒ＿ｂｉｔ（１）が入力される。１行目の行駆動部７１１に入力された走査信号ａｄｄｒ＿ｂｉｔ（１）を、便宜的に、入力信号ｄｉｎ（１）と呼ぶ。他の行についても同様である。また、１行目の行駆動部７１１には、０行目の信号生成部７１０２が生成した制御信号ｉｐｓｅｌ（０）、制御信号ｉｐｒｅｓ＿ｂ（０）、および、制御信号ｉｐｔｘ（０）が入力される。これらの制御信号の論理和（ＯＲ）を演算することによって、入力信号ｔｉｎ（１）が生成される。

走査信号選択部７１１３は、入力信号ｄｉｎ（１）および入力信号ｔｉｎ（１）のいずれかを選択し、出力信号ｍｕｘ（１）として後段の保持部７１１１へ出力する。制御部１０２で生成される信号ｔｅｓｔ＿ｅｎがＬｏｗレベルの場合は、入力信号ｄｉｎ（１）が出力信号ｍｕｘ（１）として出力される。この場合、行駆動部７１１は、アドレスデコーダ部７０１から与えられる走査信号に基づいて動作する。

また、信号ｔｅｓｔ＿ｅｎがＨｉｇｈレベルの場合は、入力信号ｔｉｎ（１）が出力信号ｍｕｘ（１）として出力される。ここで、入力信号ｔｉｎ（１）は、０行目の信号生成部７１０２によって生成された制御信号に基づいている。つまり、入力信号ｔｉｎ（１）は、前段の０行目の行駆動部４１０が正常に動作しているかを示す検査信号である。

なお、図６に示された走査信号選択部７１１３は一例であり、走査信号選択部７１１３の回路構成は変更されうる。例えば、制御信号の論理和（ＯＲ）を演算する代わりに、排他的論理和（ＥＸＯＲ）などの論理演算を用いてもよい。あるいは、論理演算を行う代わりに、マルチプレクサを用いてもよい。また、本実施例の保持部はＤラッチ回路を用いているが、その限りではなく、他の記憶素子を用いてもよい。例えば、Ｄラッチ回路の代わりに、フリップフロップ回路を用いてもよい。

［駆動方法２−１：光電変換素子の読み出し動作］
以下に、本実施例にかかる撮像装置の駆動方法について説明する。最初に、光電変換素子３０１で生じた電荷に基づく信号を読み出すための駆動について説明する。図７は、図６で示した垂直走査部１０３、および、画素部１０４の動作の一例を示すタイミングチャートである。

まず、全期間において信号ｔｅｓｔ＿ｅｎはＬｏｗとする。したがって、各行の走査信号選択部７１ｋ３の制御により、入力信号ｄｉｎ（ｋ）（＝走査信号ａｄｄｒ＿ｂｉｔ（ｋ））が選択され、出力信号ｍｕｘ（ｋ）として出力される。ｋは、次の式を満たす任意の整数である：０≦ｋ≦ｎ。

時刻Ｔ００において、光電変換素子の読み出し動作を開始する。ＣＰＵ１０１は、制御部１０２に対して、垂直同期信号ＶＤと水平同期信号ＨＤを入力する。また、アドレス信号ｖａｄｄｒ＝０を入力することで、走査信号ａｄｄｒ＿ｂｉｔ（０）はＨｉｇｈレベルに遷移し、その他の走査信号ａｄｄｒ＿ｂｉｔ（ｋ）はＬｏｗレベルに遷移する。

次にＴ００ａにおいて、ラッチ信号ｌａｔ＿ｄ１およびラッチ信号ｌａｔ＿ｄ２がＨｉｇｈに遷移し、保持部７１０１は走査信号ａｄｄｒ＿ｂｉｔ（０）のＨｉｇｈレベルを記憶する。この動作により、出力信号ｄｏｕｔ（０）がＨｉｇｈに遷移し、Ｔ０１ａまで保持される。また同期間中、他行の走査信号ａｄｄｒ＿ｂｉｔ（ｋ）はＬｏｗレベルなので、出力信号ｄｏｕｔ（ｋ）はＬｏｗを保持する。したがって、出力信号ｄｏｕｔ（０）を受ける信号生成部７１０２のみが、信号を生成することができる。

同様の時間帯、時刻Ｔ００ａから時刻Ｔ０１ａにおける画素駆動パルスについて説明する。複数の制御信号ｉｐｓｅｌ（ｋ）のうち、０行目の制御信号ｉｐｓｅｌ（０）のみがパルスｐｓｅｌの波形に準じて遷移する。したがって、画素Ｐ（０，０）〜（ｍ，０）では行選択手段３０５が導通し、画素Ｐ（０，０）〜（ｍ，０）が垂直出力線２０２と接続する。また、それ以外の行の画素は、垂直出力線２０２と接続しない。

また同様に、複数の制御信号ｉｐｒｅｓ＿ｂ（ｋ）のうち、制御信号ｉｐｒｅｓ＿ｂ（０）のみがパルスｐｒｅｓ＿ｂの波形に準じて遷移する。画素部リセット信号ＰＲＥＳ（ｋ）は、制御信号ｉｐｒｅｓ＿ｂ（ｋ）の反転波形を持つ。そのため、画素Ｐ（０，０）〜（ｍ，０）では、制御信号ｉｐｒｅｓ＿ｂ（０）がＨｉｇｈの期間、ＦＤのリセットが解除される。つまり、ＦＤがフローティングとなる。また、それ以外の行の画素では、ＦＤはリセット状態に保持される。

また同様に、複数の制御信号ｉｐｔｘ（ｋ）のうち、制御信号ｉｐｔｘ（０）のみがパルスｐｔｘの波形に準じて遷移する。したがって、画素Ｐ（０，０）〜（ｍ，０）の光電変換素子３０１の電荷に基づく信号を、垂直出力線２０２を介して読み出すことができる。

次にＴ０１において、アドレス信号ｖａｄｄｒ＝１を入力することで、走査信号ａｄｄｒ＿ｂｉｔ（１）はＨｉｇｈレベルに遷移し、その他の走査信号ａｄｄｒ＿ｂｉｔ（ｋ）はＬｏｗレベルに遷移する。

次にＴ０１ａにおいて、ラッチ信号ｌａｔ＿ｄ１およびラッチ信号ｌａｔ＿ｄ２がＨｉｇｈに遷移し、保持部７１０１は走査信号ａｄｄｒ＿ｂｉｔ（０）のＬｏｗを記憶する。また同時刻に、保持部７１１１は走査信号ａｄｄｒ＿ｂｉｔ（１）のＨｉｇｈを記憶する。この動作により、出力信号ｄｏｕｔ（０）がＬｏｗに、出力信号ｄｏｕｔ（１）がＨｉｇｈに遷移し、Ｔ０２ａまで保持される。また同期間中、他行の出力信号ｄｏｕｔ（ｋ）はＬｏｗを保持する。

時刻Ｔ０１ａから時刻Ｔ０２ａにおける画素駆動パルスの動作については、選択する行が異なる以外は、時刻Ｔ００ａから時刻Ｔ０１ａと同様の動作を行う。結果、画素Ｐ（０，１）〜（ｍ，１）の光電変換素子３０１の電荷に基づく信号が読み出される。

これ以降も同様にして、選択する行を変えながら、光電変換素子３０１の電荷に基づく信号を読み出していく。最終的には、画素Ｐ（０，ｎ）〜（ｍ，ｎ）の光電変換素子３０１の電荷に基づく信号が読み出される。このように、垂直走査部１０３は、アドレス信号ｖａｄｄｒ、および、走査信号ａｄｄｒ＿ｂｉｔ（０）〜（ｎ）に基づいて、複数の画素を行単位で駆動している。

［駆動方法２−２：垂直走査部のテスト動作］
次に、垂直走査部１０３のテスト動作について説明する。図８は、図６で示した垂直走査部１０３、および、画素部１０４の動作の一例を示すタイミングチャートである。図８のタイミングチャートで示す例では、保持部７１ｋ１および信号生成部７１ｋ２を検査することができる。特に本実施例では、１つの信号生成部７１ｋ２が複数の制御信号を生成する。これらの複数の制御信号が正しく生成されることを検査することができる。

まず、全期間において信号ｔｅｓｔ＿ｅｎはＨｉｇｈとする。したがって、各行の走査信号選択部の制御により、入力信号ｔｉｎ（ｋ）が選択され、出力信号ｍｕｘ（ｋ）として出力される。すなわち、制御信号ｉｐｓｅｌ（ｋ−１）と制御信号ｉｐｒｅｓ＿ｂ（ｋ−１）と制御信号ｉｐｔｘ（ｋ−１）の論理和（ＯＲ）が、出力信号ｍｕｘ（ｋ）である。ここで、ｋは次の式を満たす任意の整数である：０≦ｋ≦ｎ。ただし、０行目の出力信号ｍｕｘ（０）としては、垂直走査開始信号ｖｓｔｒが選択されている。一方、いずれの走査信号ａｄｄｒ＿ｂｉｔ（ｋ）も、保持部７１ｋ１には入力されない。

時刻Ｔ００において、テスト動作を開始する。ＣＰＵ１０１は、制御部１０２に対して、垂直同期信号ＶＤと水平同期信号ＨＤを入力する。それと同時に垂直走査開始信号ｖｓｔｒを入力する。

次にＴ００ａにおいて、ラッチ信号ｌａｔ＿ｄ１がパルス状にＨｉｇｈに遷移し、保持部７１０１は入力信号ｔｉｎ（０）（＝垂直走査開始信号ｖｓｔｒ）のＨｉｇｈを記憶する。この動作により、出力信号ｄｏｕｔ（０）がＨｉｇｈに遷移し、次にラッチ信号ｌａｔ＿ｄ１がＨｉｇｈになるタイミング（Ｔ０２ａ）まで保持される。したがって、Ｔ００ａからＴ０２ａの期間、出力信号ｄｏｕｔ（０）を受ける信号生成部７１０２は信号を生成することができる。

同様の時間帯、時刻Ｔ００ａから時刻Ｔ０２ａにおける画素駆動パルスについて説明する。この時間帯、制御信号ｉｐｓｅｌ（０）はパルスｐｓｅｌの波形に準じて遷移する。また、この例では、制御信号ｉｐｓｅｌ（ｋ）を生成する論理回路を検査するので、制御信号ｉｐｓｅｌ（ｋ）のみを伝達させればよい。したがって、パルスｐｒｅｓ＿ｂとパルスｐｔｘを常時Ｌｏｗに固定し、制御信号ｉｐｒｅｓ＿ｂ（ｋ）と制御信号ｉｐｔｘ（ｋ）を常時Ｌｏｗに固定する。

次にＴ０１ａにおいて、ラッチ信号ｌａｔ＿ｄ２がパルス状にＨｉｇｈに遷移し、保持部７１１１は入力信号ｔｉｎ（１）（＝制御信号ｉｐｓｅｌ（０））のＨｉｇｈを記憶する。この動作により、出力信号ｄｏｕｔ（１）がＨｉｇｈに遷移し、次にラッチ信号ｌａｔ＿ｄ２がＨｉｇｈになるタイミング（Ｔ０３ａ）まで保持される。

時刻Ｔ０１ａから時刻Ｔ０３ａにおける画素駆動パルスの動作については、選択する行が異なる以外は、時刻Ｔ００ａから時刻Ｔ０２ａと同様の動作を行う。

次にＴ０２ａにおいて、ラッチ信号ｌａｔ＿ｄ１がＨｉｇｈに遷移し、保持部７１０１は入力信号ｔｉｎ（０）（＝垂直走査開始信号ｖｓｔｒ）のＬｏｗを記憶する。また同時刻に、保持部７１２１は入力信号ｔｉｎ（２）（＝制御信号ｉｐｓｅｌ（１））のＨｉｇｈを記憶する。この動作により、出力信号ｄｏｕｔ（２）がＨｉｇｈに遷移し、次にラッチ信号ｌａｔ＿ｄ１がＨｉｇｈになるタイミング（Ｔ０４ａ）まで保持される。

時刻Ｔ０２ａから時刻Ｔ０４ａにおける画素駆動パルスの動作については、選択する行が異なる以外は、時刻Ｔ００ａから時刻Ｔ０２ａと同様の動作を行う。これ以降も同様にして、選択する行を変えながら、制御信号ｉｐｓｅｌ（ｋ−１）を用いて保持部７１ｋ１を書き換えて行く。

最終的には、（ｎ−１）行目の行駆動部７１（ｎ−１）によって生成された制御信号ｉｐｓｅｌ（ｎ−１）のが、ｎ行目の行駆動部７１ｎの保持部７１ｎ１に入力される。そして、時刻Ｔ０ｎａから時刻Ｔ０（ｎ＋２）ａにおいて、制御信号ｉｐｓｅｌ（ｎ）の波形が出力端子ｔｅｓｔ＿ｏｕｔで観測できる。ここで、出力端子ｔｅｓｔ＿ｏｕｔに出力された信号の波形が、期待する波形に一致しない場合は、いずれかの行で故障が生じていると判定できる。

以上のようにして、保持部７１ｋ１と、信号生成部７１ｋ２の制御信号ｉｐｓｅｌ（ｋ）を生成する論理回路とを検査することができる。同様に、制御信号ｉｐｒｅｓ＿ｂ（ｋ）を生成する論理回路を検査する場合は、パルスｐｒｅｓ＿ｂのみを動作させ、パルスｐｓｅｌおよびパルスｐｔｘをＬｏｗ固定とする。同様に、制御信号ｉｐｔｘ（ｋ）を生成する論理回路を検査する場合は、パルスｐｔｘのみを動作させ、パルスｐｓｅｌおよびパルスｐｒｅｓ＿ｂをＬｏｗ固定とする。以上のようにして、全行の保持部７１ｋ１と、信号生成部７１ｋ２とを検査することができる。

このように、本実施例によれば、走査回路のテストカバレッジ率を向上させることができる。

［実施例３］
本発明に係るイメージング装置の実施例３について、実施例１、実施例２と異なる点を中心に説明を行う。本実施例のイメージング装置は、撮像装置である。本実施例においては、垂直走査部１０３は、アドレスデコーダによる制御形態をとっている。また、垂直走査部１０３の保持部は、ＳＲラッチ回路とＤラッチ回路の２つの保持部を備えている。全体ブロック図、列構成、画素回路は、実施例１と同様である。すなわち、図１および図２の開示、並びに、それらの説明は、すべて実施例３に適用される。

［走査回路］
図９は、本実施例に係る垂直走査部１０３の構成例を示すブロック図である。垂直走査部１０３は、アドレスデコーダ部１００１と行駆動部１０１０〜１０１ｎで構成される。アドレスデコーダ部１００１は制御部１０２で生成されたアドレス信号ｖａｄｄｒを走査信号ａｄｄｒ＿ｂｉｔ（０）〜（ｎ）にデコードする。本実施例の垂直走査部１０３は、走査信号ａｄｄｒ＿ｂｉｔ（０）〜（ｎ）に基づいて、複数の画素を行単位で駆動する。

１行目の行駆動部１０１１を例に、その構成を説明する。他の行の行駆動部についても同様である。行駆動部１０１１は、保持部１０１１１と、信号生成部１０１１２と、走査信号選択部１０１１３と、レベルシフト部１０１１４を備える。行駆動部１０１１は、対応する１行の画素に接続された複数の制御線へ、制御信号を供給する。

保持部１０１１１は、出力信号ｍｕｘ（１）とラッチ信号ｌａｔ＿ｓとの論理積（ＡＮＤ）を演算するＡＮＤゲートと、第１保持部であるＳＲラッチ回路１０１１１ａと、第２保持部であるＤラッチ回路１０１１１ｂとで構成される。制御部１０２で生成されるラッチ信号ｌａｔ＿ｒｅｓがＨｉｇｈの時に、ＳＲラッチ回路１０１１１ａはリセットされ、そして、ＳＲラッチ回路１０１１１ａのＱ端子から出力される出力信号ｓｒｑ（１）はＬｏｗに遷移する。制御部１０２で生成されるラッチ信号ｌａｔ＿ｓがＨｉｇｈであり、かつ、出力信号ｍｕｘ（１）のレベルがＨｉｇｈである時に、ＳＲラッチ回路１０１１１ａはセットされ、出力信号ｓｒｑ（１）がＨｉｇｈに遷移する。制御部１０２で生成されるラッチ信号ｌａｔ＿ｄがＨｉｇｈの時に、Ｄラッチ回路１０１１１ｂは、ＳＲラッチ回路１０１１１ａの出力レベル（出力信号ｓｒｑ（１）のレベル）を記憶する。

信号生成部１０１１２は、保持部１０１１１の出力信号ｄｏｕｔ（１）と制御部１０２で生成されるパルスｐｓｅｌとの論理演算を行い、制御信号ｉｐｓｅｌ（１）を生成する。また、信号生成部７１１２は、出力信号ｄｏｕｔ（１）とパルスｐｒｅｓ＿ｂとの論理演算を行い、制御信号ｉｐｒｅｓ＿ｂ（１）を生成する。また同様にして、信号生成部７１１２は、出力信号ｄｏｕｔ（１）とｐｔｘとの論理演算を行い、制御信号ｉｐｔｘ（１）を生成する。

レベルシフト部１０１１４の構成は、実施例１および実施例２と同じである。レベルシフト部１０１１４は、入力された信号のレベルシフトを行うバッファ回路である。レベルシフト部１０１１４は、必要に応じて入力信号を反転させる。制御信号ｉｐｓｅｌ（１）は、レベルシフト部１０１１４によって、行選択信号ＰＳＥＬ（１）として、画素に接続された制御線に出力される。同様に、制御信号ｉｐｒｅｓ＿ｂ（１）、および、制御信号ｉｐｔｘ（１）は、それぞれ、画素部リセット信号ＰＲＥＳ（１）、および、画素転送信号ＰＴＸ（１）として、画素に接続された制御線に出力される。

１行目の行駆動部１０１１には、走査信号ａｄｄｒ＿ｂｉｔ（１）が入力される。１行目の行駆動部１０１１に入力された走査信号ａｄｄｒ＿ｂｉｔ（１）を、便宜的に、入力信号ｄｉｎ（１）と呼ぶ。他の行についても同様である。また、１行目の行駆動部１０１１には、０行目の信号生成部１０１０２が生成した制御信号ｉｐｓｅｌ（０）、制御信号ｉｐｒｅｓ＿ｂ（０）、および、制御信号ｉｐｔｘ（０）が入力される。これらの制御信号の論理和（ＯＲ）を演算することによって、入力信号ｔｉｎ（１）が生成される。

走査信号選択部１０１１３は、入力信号ｄｉｎ（１）および入力信号ｔｉｎ（１）のいずれかを選択し、出力信号ｍｕｘ（１）として後段の保持部１０１１１へ出力する。制御部１０２で生成される信号ｔｅｓｔ＿ｅｎがＬｏｗレベルの場合は、入力信号ｄｉｎ（１）が出力信号ｍｕｘ（１）として出力される。この場合、行駆動部１０１１は、アドレスデコーダ部１００１から与えられる走査信号に基づいて動作する。

また、信号ｔｅｓｔ＿ｅｎがＨｉｇｈレベルの場合は、入力信号ｔｉｎ（１）が出力信号ｍｕｘ（１）として出力される。ここで、入力信号ｔｉｎ（１）は、０行目の信号生成部７１０２によって生成された制御信号に基づいている。つまり、入力信号ｔｉｎ（１）は、前段の０行目の行駆動部４１０が正常に動作しているかを示す検査信号である。

なお、図９に示された走査信号選択部１０１１３は一例であり、走査信号選択部７１１３の回路構成は変更されうる。例えば、制御信号の論理和（ＯＲ）を演算する代わりに、排他的論理和（ＥＸＯＲ）などの論理演算を用いてもよい。あるいは、論理演算を行う代わりに、マルチプレクサを用いてもよい。また、保持部１０１１１の一例として、ＳＲラッチ回路とＤラッチ回路の組み合わせを示した。しかし、保持部１０１１１の構成は変更されうる。例えば、ＳＲラッチ回路またはＤラッチ回路、あるいはその両方を、フリップフロップ回路に置換してもよい。

［駆動方法３−１：光電変換素子の読み出し動作］
以下に、本実施例にかかる撮像装置の駆動方法について説明する。最初に、光電変換素子３０１で生じた電荷に基づく信号を読み出すための駆動について説明する。図１０は、図９で示した垂直走査部１０３、および、画素部１０４の動作の一例を示すタイミングチャートである。

まず、全期間において信号ｔｅｓｔ＿ｅｎはＬｏｗとする。したがって、各行の走査信号選択部１０１ｋ３の制御により、入力信号ｄｉｎ（ｋ）（＝走査信号ａｄｄｒ＿ｂｉｔ（ｋ））が選択され、出力信号ｍｕｘ（ｋ）として出力される。ｋは、次の式を満たす任意の整数である：０≦ｋ≦ｎ。

時刻Ｔ００において、光電変換素子の読み出し動作を開始する。ＣＰＵ１０１は、制御部１０２に対して、垂直同期信号ＶＤと水平同期信号ＨＤを入力する。また、アドレス信号ｖａｄｄｒ＝０を入力することで、走査信号ａｄｄｒ＿ｂｉｔ（０）はＨｉｇｈレベルに遷移し、その他の走査信号ａｄｄｒ＿ｂｉｔ（ｋ）はＬｏｗレベルに遷移する。

次にＴ００ａにおいて、ラッチ信号ｌａｔ＿ｒｅｓが一時的にＨｉｇｈに遷移する。したがって、全行のＳＲラッチ回路１０１ｋ１ａはリセットされ、ＳＲラッチ回路１０１ｋ１ａの出力信号ｓｒｑ（ｋ）はＬｏｗに遷移する。

次にＴ００ｂにおいて、ラッチ信号ｌａｔ＿ｓが一時的にＨｉｇｈに遷移する。この時、走査信号ａｄｄｒ＿ｂｉｔ（０）のみがＨｉｇｈなので、０行目のＳＲラッチ回路１０１０１ａのみがセットされ、そして、０行目のＳＲラッチ回路１０１０１ａの出力信号ｓｒｑ（０）はＨｉｇｈに遷移する。その他の行のＳＲラッチ回路１０１ｋ１ａはセットされないので、それらの出力信号ｓｒｑ（ｋ）はＬｏｗを保持する。

次にＴ００ｃにおいて、ラッチ信号ｌａｔ＿ｄが一時的にＨｉｇｈに遷移する。この時、Ｄラッチ回路１０１０１ｂは出力信号ｓｒｑ（０）のＨｉｇｈレベルを記憶する。この動作により、出力信号ｄｏｕｔ（０）がＨｉｇｈに遷移し、Ｔ０１ｃまで保持される。また同期間中、他行のＳＲラッチ回路１０１ｋ１ａの出力信号ｓｒｑ（ｋ）はＬｏｗレベルなので、０行目以外の行の出力信号ｄｏｕｔ（ｋ）はＬｏｗを保持する。したがって、出力信号ｄｏｕｔ（０）を受ける信号生成部１０１０２のみが、信号を生成することができる。

同様の時間帯、時刻Ｔ００ｃから時刻Ｔ０１ｃにおける画素駆動パルスについて説明する。複数の制御信号ｉｐｓｅｌ（ｋ）のうち、０行目の制御信号ｉｐｓｅｌ（０）のみがパルスｐｓｅｌの波形に準じて遷移する。したがって、画素Ｐ（０，０）〜（ｍ，０）では行選択手段３０５が導通し、画素Ｐ（０，０）〜（ｍ，０）が垂直出力線２０２と接続する。また、それ以外の行の画素は、垂直出力線２０２と接続しない。

また同様に、複数の制御信号ｉｐｒｅｓ＿ｂ（ｋ）のうち、制御信号ｉｐｒｅｓ＿ｂ（０）のみがパルスｐｒｅｓ＿ｂの波形に準じて遷移する。画素部リセット信号ＰＲＥＳ（ｋ）は、制御信号ｉｐｒｅｓ＿ｂ（ｋ）の反転波形を持つ。そのため、画素Ｐ（０，０）〜（ｍ，０）では、制御信号ｉｐｒｅｓ＿ｂ（０）がＨｉｇｈの期間、ＦＤのリセットが解除される。つまり、ＦＤがフローティングになる。また、それ以外の行の画素では、ＦＤはリセット状態に保持される。

また同様に、複数の制御信号ｉｐｔｘ（ｋ）のうち、制御信号ｉｐｔｘ（０）のみがパルスｐｔｘの波形に準じて遷移する。したがって、画素Ｐ（０，０）〜（ｍ，０）の光電変換素子３０１の電荷に基づく信号を、垂直出力線２０２を介して読み出すことができる。

次にＴ０１において、アドレス信号ｖａｄｄｒ＝１を入力することで、走査信号ａｄｄｒ＿ｂｉｔ（１）はＨｉｇｈレベルに遷移し、その他の走査信号ａｄｄｒ＿ｂｉｔ（ｋ）はＬｏｗレベルに遷移する。

次にＴ０１ａにおいて、ラッチ信号ｌａｔ＿ｒｅｓが一時的にＨｉｇｈに遷移する。したがって、全行のＳＲラッチ回路１０１ｋ１ａはリセットされ、ＳＲラッチ回路１０１ｋ１ａの出力信号ｓｒｑ（ｋ）はＬｏｗに遷移する。

次にＴ０１ｂにおいて、ラッチ信号ｌａｔ＿ｓが一時的にＨｉｇｈに遷移する。この時、走査信号ａｄｄｒ＿ｂｉｔ（１）のみがＨｉｇｈなので、ＳＲラッチ回路１０１１１ａのみがセットされ、ＳＲラッチ回路１０１１１ａの出力信号ｓｒｑ（１）はＨｉｇｈに遷移する。その他の行のＳＲラッチ回路１０１ｋ１ａはセットされないので、それらの出力信号ｓｒｑ（ｋ）はＬｏｗを保持する。

次にＴ０１ｃにおいて、ラッチ信号ｌａｔ＿ｄが一時的にＨｉｇｈに遷移する。この時、Ｄラッチ回路１０１１１ｂは出力信号ｓｒｑ（１）のＨｉｇｈレベルを記憶する。この動作により、出力信号ｄｏｕｔ（１）がＨｉｇｈに遷移し、Ｔ０２ｃまで保持される。また同期間中、他行のＳＲラッチ回路１０１ｋ１ａの出力信号ｓｒｑ（ｋ）はＬｏｗレベルなので、１行目以外の行の出力信号ｄｏｕｔ（ｋ）はＬｏｗを保持する。したがって、出力信号ｄｏｕｔ（１）を受ける信号生成部１０１１２のみが、信号を生成することができる。

時刻Ｔ０１ｃから時刻Ｔ０２における画素駆動パルスの動作については、選択する行が異なる以外は、時刻Ｔ００ｃから時刻Ｔ０１と同様の動作を行う。結果、画素Ｐ（０，１）〜（ｍ，１）の光電変換素子３０１の電荷に基づく信号が読み出される。
これ以降も同様にして、選択する行を変えながら、光電変換素子３０１を読み出していく。最終的には、画素Ｐ（０，ｎ）〜（ｍ，ｎ）の光電変換素子３０１を読み出す。

［駆動方法３−２：垂直走査部のテスト動作］
次に、垂直走査部１０３のテスト動作について説明する。図１１は、図９で示した垂直走査部１０３、および、画素部１０４の動作の一例を示すタイミングチャートである。図１１のタイミングチャートで示す例では、保持部１０１ｋ１と、信号生成部１０１ｋ２内を検査することができる。特に本実施例では、１つの信号生成部１０１ｋ２が複数の制御信号を生成する。これらの複数の制御信号が正しく生成されることを検査することができる。

まず、全期間において信号ｔｅｓｔ＿ｅｎはＨｉｇｈとする。したがって、各行の走査信号選択部１０１ｋ３の制御により、入力信号ｔｉｎ（ｋ）が選択され、出力信号ｍｕｘ（ｋ）として出力される。すなわち、制御信号ｉｐｓｅｌ（ｋ−１）と制御信号ｉｐｒｅｓ＿ｂ（ｋ−１）と制御信号ｉｐｔｘ（ｋ−１）の論理和（ＯＲ）が、出力信号ｍｕｘ（ｋ）である。ここで、ｋは次の式を満たす任意の整数である：０≦ｋ≦ｎ。ただし、０行目の出力信号ｍｕｘ（０）には、垂直走査開始信号ｖｓｔｒが選択される。一方、いずれの走査信号ａｄｄｒ＿ｂｉｔ（ｋ）も、保持部１０１ｋ１には入力されない。

時刻Ｔ００において、テスト動作を開始する。ＣＰＵ１０１は、制御部１０２に対して、垂直同期信号ＶＤと水平同期信号ＨＤを入力する。それと同時に垂直走査開始信号ｖｓｔｒを入力する。

次にＴ００ａにおいて、ラッチ信号ｌａｔ＿ｒｅｓがパルス状にＨｉｇｈに遷移する。したがって、全行のＳＲラッチ回路１０１ｋ１ａはリセットされ、ＳＲラッチ回路１０１ｋ１ａの出力信号ｓｒｑ（ｋ）はＬｏｗに遷移する。

次にＴ００ｂにおいて、ラッチ信号ｌａｔ＿ｓがパルス状にＨｉｇｈに遷移する。この時、０行目の入力信号ｔｉｎ（０）のみがＨｉｇｈなので、０行目のＳＲラッチ回路１０１０１ａのみがセットされ、ＳＲラッチ回路１０１０１ａの出力信号ｓｒｑ（０）はＨｉｇｈに遷移する。その他の行のＳＲラッチ回路１０１ｋ１ａはセットされないので、それらの出力信号ｓｒｑ（ｋ）はＬｏｗを保持する。

次にＴ００ｃにおいて、ラッチ信号ｌａｔ＿ｄがパルス状にＨｉｇｈに遷移する。この時、Ｄラッチ回路１０１０１ｂは出力信号ｓｒｑ（０）のＨｉｇｈレベルを記憶する。この動作により、出力信号ｄｏｕｔ（０）がＨｉｇｈに遷移し、Ｔ０１ｃまで保持される。また同期間中、他行のＳＲラッチ回路１０１ｋ１ａの出力信号ｓｒｑ（ｋ）はＬｏｗレベルなので、０行目以外の行の出力信号ｄｏｕｔ（ｋ）はＬｏｗを保持する。したがって、出力信号ｄｏｕｔ（０）を受ける信号生成部１０１０２のみが、信号を生成することができる。

同様の時間帯、時刻Ｔ００ｃから時刻Ｔ０１ｃにおける画素駆動パルスについて説明する。複数の制御信号ｉｐｓｅｌ（ｋ）のうち、制御信号ｉｐｓｅｌ（０）のみがパルスｐｓｅｌの波形に準じて遷移する。また、この例では、制御信号ｉｐｓｅｌ（ｋ）を生成する論理回路を検査するので、制御信号ｉｐｓｅｌ（ｋ）のみを伝達させればよい。したがって、パルスｐｒｅｓ＿ｂとパルスｐｔｘを常時Ｌｏｗに固定し、制御信号ｉｐｒｅｓ＿ｂ（ｋ）と制御信号ｉｐｔｘ（ｋ）を常時Ｌｏｗに固定する。

次にＴ０１ａにおいて、ラッチ信号ｌａｔ＿ｒｅｓがパルス状にＨｉｇｈに遷移する。したがって、全行のＳＲラッチ回路１０１ｋ１ａはリセットされ、ＳＲラッチ回路１０１ｋ１ａの出力信号ｓｒｑ（ｋ）はＬｏｗに遷移する。

次にＴ０１ｂにおいて、ラッチ信号ｌａｔ＿ｓがパルス状にＨｉｇｈに遷移する。この時、入力信号ｔｉｎ（１）（＝制御信号ｉｐｓｅｌ（０））のみがＨｉｇｈなので、ＳＲラッチ回路１０１１１ａのみセットされ、ＳＲラッチ回路１０１１１ａの出力信号ｓｒｑ（１）はＨｉｇｈに遷移する。その他の行のＳＲラッチ回路１０１ｋ１ａはセットされないので、それらの出力信号ｓｒｑ（ｋ）はＬｏｗを保持する。

次にＴ０１ｃにおいて、ラッチ信号ｌａｔ＿ｄがパルス状にＨｉｇｈに遷移する。この時、Ｄラッチ回路１０１１１ｂは出力信号ｓｒｑ（１）のＨｉｇｈレベルを記憶する。この動作により、出力信号ｄｏｕｔ（１）がＨｉｇｈに遷移し、Ｔ０２ｃまで保持される。また同期間中、他行のＳＲラッチ回路１０１ｋ１ａの出力信号ｓｒｑ（ｋ）はＬｏｗレベルなので、１行目以外の行の出力信号ｄｏｕｔ（ｋ）はＬｏｗを保持する。したがって、出力信号ｄｏｕｔ（１）を受ける信号生成部１０１１２のみが、信号を生成することができる。

時刻Ｔ０１ｃから時刻Ｔ０２における画素駆動パルスの動作については、選択する行が異なる以外は、時刻Ｔ００ｃから時刻Ｔ０１と同様の動作を行う。これ以降も同様にして、選択する行を変えながら、制御信号ｉｐｓｅｌ（ｋ−１）を用いて保持部１０１ｋ１を書き換えて行く。

最終的には、（ｎ−１）行目の行駆動部７１（ｎ−１）によって生成された制御信号ｉｐｓｅｌ（ｎ−１）が、ｎ行目の行駆動部１０１ｎの保持部１０１ｎ１に入力される。そして、時刻Ｔ０ｎｃから時刻Ｔ０（ｎ＋１）ｃにおいて、制御信号ｉｐｓｅｌ（ｎ）の波形が出力端子ｔｅｓｔ＿ｏｕｔで観測できる。ここで、出力端子ｔｅｓｔ＿ｏｕｔに出力された信号の波形が、期待する波形に一致しない場合は、いずれかの行で故障が生じていると判定できる。

以上のようにして、保持部１０１ｋ１のＳＲラッチ回路１０１ｋ１ａおよびＤラッチ回路１０１ｋ１ｂ、ならびに、信号生成部１０１ｋ２の制御信号ｉｐｓｅｌ（ｋ）を生成する論理回路を検査することができる。同様に、制御信号ｉｐｒｅｓ＿ｂ（ｋ）を生成する論理回路を検査する場合は、パルスｐｒｅｓ＿ｂのみを動作させ、パルスｐｓｅｌおよびパルスｐｔｘをＬｏｗ固定とする。同様に、制御信号ｉｐｔｘ（ｋ）を生成する論理回路を検査する場合は、パルスｐｔｘのみを動作させ、パルスｐｓｅｌおよびパルスｐｒｅｓ＿ｂをＬｏｗ固定とする。以上のようにして、全行の保持部１０１ｋ１と、信号生成部４１ｋ２とを検査することができる。

このように、本実施例によれば、走査回路のテストカバレッジ率を向上させることができる。

［実施例４］
本発明に係るイメージング装置の実施例４について、実施例３と異なる点を中心に説明を行う。本実施例のイメージング装置は、撮像装置である。実施例３では、垂直走査部１０３に含まれる保持部１０１ｋ１、および、信号生成部１０１ｋ２の検査方法について示した。それに加え、本実施例では、アドレスデコーダ部１００１と、走査信号選択部１０１ｋ３も検査可能である。全体ブロック図、列構成、画素回路、垂直走査部は、実施例３と同様である。すなわち、図１および図２の開示、並びに、それらの説明は、すべて実施例４に適用される。また、本実施例の垂直走査部は、図９に示されている。図９についての説明は、すべて実施例４に適用される。

［駆動方法４−１：光電変換素子の読み出し動作］
以下に、本実施例にかかる撮像装置の駆動方法について説明する。光電変換素子３０１で生じた電荷に基づく信号を読み出す動作は、実施例３と同様である。つまり、図１０に示されたタイミングチャートに基づいて、光電変換素子３０１で生じた電荷に基づく信号が読み出される。そのため、詳細な説明は省略する。

［駆動方法４−２：垂直走査部のテスト動作］
次に、垂直走査部１０３のテスト動作について説明する。図１２は、図９で示した垂直走査部１０３、および、画素部１０４の動作の一例を示すタイミングチャートである。図１２のタイミングチャートで示す例では、保持部１０１ｋ１と、信号生成部１０１ｋ２を検査することができる。さらに、アドレスデコーダ部１００１と、走査信号選択部１０１ｋ３を検査することができる。

まず時刻Ｔ００から時刻Ｔ１０において、ＳＲラッチ回路へのセット動作が行われる。なお、この期間中、パルスｐｓｅｌ、ｐｒｅｓ＿ｂ、ｐｔｘは、いずれも動作させる必要はない。つまり、これらのパルスはＬｏｗに維持される。

時刻Ｔ００から時刻Ｔ１０の期間において、信号ｔｅｓｔ＿ｅｎはＬｏｗとする。したがって、各行の走査信号選択部１０１ｋ３の制御により、入力信号ｄｉｎ（ｋ）（＝走査信号ａｄｄｒ＿ｂｉｔ（ｋ））が選択され、出力信号ｍｕｘ（ｋ）として出力される。ｋは、次の式を満たす任意の整数である：０≦ｋ≦ｎ。

時刻Ｔ００において、ＳＲラッチ回路へのセット動作を開始する。ＣＰＵ１０１は、制御部１０２に対して、垂直同期信号ＶＤと水平同期信号ＨＤを入力する。また、アドレス信号ｖａｄｄｒ＝０を入力することで、走査信号ａｄｄｒ＿ｂｉｔ（０）はＨｉｇｈレベルに遷移し、その他の走査信号ａｄｄｒ＿ｂｉｔ（ｋ）はＬｏｗレベルに遷移する。

次にＴ００ａにおいて、ラッチ信号ｌａｔ＿ｒｅｓがパルス状に（一時的に）Ｈｉｇｈに遷移する。したがって、全行のＳＲラッチ回路１０１ｋ１ａはリセットされ、ＳＲラッチ回路１０１ｋ１ａの出力信号ｓｒｑ（ｋ）はＬｏｗに遷移する。

次にＴ００ｂにおいて、ラッチ信号ｌａｔ＿ｓがパルス状にＨｉｇｈに遷移する。この時、走査信号ａｄｄｒ＿ｂｉｔ（０）のみがＨｉｇｈなので、０行目のＳＲラッチ回路１０１０１ａのみがセットされ、そして、０行目のＳＲラッチ回路１０１０１ａの出力信号ｓｒｑ（０）はＨｉｇｈに遷移する。その他の行のＳＲラッチ回路１０１ｋ１ａはセットされないので、それらの出力信号ｓｒｑ（ｋ）はＬｏｗを保持する。

次にＴ０１ｂにおいて、ラッチ信号ｌａｔ＿ｓがパルス状にＨｉｇｈに遷移する。この時、アドレス信号ｖａｄｄｒには非選択信号が入力されており、全ての走査信号ａｄｄｒ＿ｂｉｔ（ｋ）はＬｏｗレベルである。したがって、追加でセットされるＳＲラッチ回路１０１ｋ１ａはない。

次にＴ０２ｂにおいて、ラッチ信号ｌａｔ＿ｓがパルス状にＨｉｇｈに遷移する。この時、アドレス信号ｖａｄｄｒ＝２が入力されており、走査信号ａｄｄｒ＿ｂｉｔ（２）のみがＨｉｇｈレベルである。したがって、２行目のＳＲラッチ回路１０１２１ａ追加でセットされ、２行目のＳＲラッチ回路の出力信号ｓｒｑ（２）はＨｉｇｈに遷移する。

以降同様にして、偶数行のＳＲラッチ回路１０１４１ａ、ＳＲラッチ回路１０１６１ａ、・・・が追加でセットされ、対応する出力信号ｓｒｑ（４）、ｓｒｑ（６）・・・・はＨｉｇｈに遷移する。

時刻Ｔ１０では、全ての偶数行のＳＲラッチ回路の出力信号ｓｒｑ（２ｊ）がＨｉｇｈであり、全ての奇数行のＳＲラッチ回路の出力信号ｓｒｑ（２ｊ＋１）がＬｏｗである。つまり、行順次に見ていくと、Ｈｉｇｈレベルの出力信号ｓｒｑ（ｋ）と、Ｌｏｗレベルの出力信号ｓｒｑ（ｋ）とが交互に出力されている。

次に時刻Ｔ１０以降に、検査信号の読み出し動作、つまり、テスト動作が行われる。本実施例では、各行のＳＲラッチ回路１０１ｋ１ａが出力している出力信号ｓｒ１（ｋ）が、Ｄラッチ回路１０１ｋ１ｂおよび信号生成部１０１ｋ２を介して、順次、隣の行の行駆動部１０１（ｋ＋１）に引き渡されていく。回路が正常に動作していれば、結果として、最終行（ｎ行目）からＨｉｇｈレベルとＬｏｗレベルが交互に出力される。

時刻Ｔ１０において、検査信号の読み出し動作を開始する。ＣＰＵ１０１は、制御部１０２に対して、垂直同期信号ＶＤと水平同期信号ＨＤを入力する。この時、信号ｔｅｓｔ＿ｅｎはＨｉｇｈに遷移する。したがって、各行の走査信号選択部１０１ｋ３の制御により、入力信号ｔｉｎ（ｋ）が選択され、出力信号ｍｕｘ（ｋ）として出力される。すなわち、制御信号ｉｐｓｅｌ（ｋ−１）と制御信号ｉｐｒｅｓ＿ｂ（ｋ−１）と制御信号ｉｐｔｘ（ｋ−１）の論理和（ＯＲ）が、出力信号ｍｕｘ（ｋ）である。ここで、ｋは次の式を満たす任意の整数である：０≦ｋ≦ｎ。ただし、０行目の出力信号ｍｕｘ（０）には、垂直走査開始信号ｖｓｔｒが選択される。一方、いずれの走査信号ａｄｄｒ＿ｂｉｔ（ｋ）も、保持部１０１ｋ１には入力されない。

次にＴ１０ａにおいて、ラッチ信号ｌａｔ＿ｄがパルス状にＨｉｇｈに遷移する。この時、Ｄラッチ回路１０１ｋ１ｂは、ＳＲラッチ回路１０１ｋ１ａの出力信号ｓｒｑ（ｋ）のレベルを記憶する。この時、偶数行のＳＲラッチ回路の出力信号ｓｒｑ（２ｊ）はＨｉｇｈであり、偶数行のＳＲラッチ回路の出力信号ｓｒｑ（２ｊ＋１）はＬｏｗである（０≦ｊ）。そのため、偶数行において出力信号ｄｏｕｔ（２ｊ）がＨｉｇｈに遷移し、Ｔ１１ａまで保持される。また同期間中、奇数行の出力信号ｓｒｑ（２ｊ＋１）はＬｏｗレベルなので、出力信号ｄｏｕｔ（２ｊ＋１）はＬｏｗを保持する。

同様の時間帯、時刻Ｔ１０ａから時刻Ｔ１１ａにおける画素駆動パルスについて説明する。複数の制御信号ｉｐｓｅｌ（ｋ）のうち、偶数行の制御信号ｉｐｓｅｌ（２ｊ）のみがパルスｐｓｅｌの波形に準じて遷移する。また、この例では、制御信号ｉｐｓｅｌ（ｋ）を生成する論理回路を検査するので、制御信号ｉｐｓｅｌ（ｋ）のみを伝達させればよい。したがって、パルスｐｒｅｓ＿ｂとパルスｐｔｘを常時Ｌｏｗに固定し、制御信号ｉｐｒｅｓ＿ｂ（ｋ）と制御信号ｉｐｔｘ（ｋ）を常時Ｌｏｗに固定する。

次にＴ１０ｂにおいて、ラッチ信号ｌａｔ＿ｒｅｓがパルス状にＨｉｇｈに遷移する。したがって、全行のＳＲラッチ回路１０１ｋ１ａはリセットされ、ＳＲラッチ回路１０１ｋ１ａの出力信号ｓｒｑ（ｋ）はＬｏｗに遷移する。

次にＴ１０ｃにおいて、ラッチ信号ｌａｔ＿ｓがパルス状にＨｉｇｈに遷移する。この時、奇数行の入力信号ｔｉｎ（２ｊ＋１）（＝制御信号ｉｐｓｅｌ（２ｊ））のみがＨｉｇｈである。そのため、奇数行のＳＲラッチ回路１０１（２ｊ＋１）１ａのみセットされ、当該ＳＲラッチ回路１０１（２ｊ＋１）１ａの出力信号ｓｒｑ（２ｊ＋１）はＨｉｇｈに遷移する。偶数行のＳＲラッチ回路１０１（２ｊ）１ａはセットされないので、偶数行において、出力信号ｓｒｑ（２ｊ）はＬｏｗを保持する。

次にＴ１１ａにおいて、ラッチ信号ｌａｔ＿ｄがパルス状にＨｉｇｈに遷移する。この時、Ｄラッチ回路１０１ｋ１ｂは出力信号ｓｒｑ（ｋ）のレベルを記憶する。この時、奇数行の出力信号ｓｒｑ（２ｊ＋１）はＨｉｇｈであり、偶数行の出力信号ｓｒｑ（２ｊ）はＬｏｗである。そのため、奇数行において出力信号ｄｏｕｔ（２ｊ＋１）がＨｉｇｈに遷移し、Ｔ１１ａまで保持される。一方、偶数行のｓｒｑ（２ｊ）はＬｏｗレベルなので、偶数行の出力信号ｄｏｕｔ（２ｊ）はＬｏｗに遷移する。

時刻Ｔ１１ａから時刻Ｔ１２ａにおける画素駆動パルスの動作については、選択する行が異なる以外は、時刻Ｔ１０ａから時刻Ｔ１１ａと同様の動作を行う。これ以降も同様にして、各行の制御信号ｉｐｓｅｌ（ｋ−１）が次の行の保持部１０１ｋ１に入力されていく。

次に、出力端子ｔｅｓｔ＿ｏｕｔに出力される信号の波形について説明する。時刻Ｔ１０以降、出力端子ｔｅｓｔ＿ｏｕｔには、各行の時刻Ｔ１０時点でＳＲラッチ回路１０１ｋ１ａに保持された情報に従った波形が順次出力される。具体的には、時刻Ｔ１０ａから時刻Ｔ１１ａの期間、出力端子ｔｅｓｔ＿ｏｕｔからは、時刻Ｔ１０の時点でＳＲラッチ回路１０１ｎ１ａに保持された情報に従った波形が出力される。次に、時刻Ｔ１１ａから時刻Ｔ１２ａの期間、出力端子ｔｅｓｔ＿ｏｕｔからは、時刻Ｔ１０の時点でＳＲラッチ回路１０１（ｎ−１）１ａに保持された情報に従った波形が出力される。以降の期間についても同様である。ここで、アドレスデコーダ部１００１や走査信号選択部１０１ｋ３が正常に動作していない場合、ＳＲラッチ回路１０１ｋ１ａが意図した情報を保持することができない。したがって、出力端子ｔｅｓｔ＿ｏｕｔが期待する波形に一致しない。このようにして、いずれかの行、もしくは、アドレスデコーダ部１００１が正常に動作しているかを判定できる。

以上のようにして、本実施例では、保持部１０１ｋ１のＳＲラッチ回路１０１ｋ１ａおよびＤラッチ回路１０１ｋ１ｂ、ならびに、信号生成部１０１ｋ２を検査することができる。それに加え、本実施例では、アドレスデコーダ部１００１、および、走査信号選択部１０１ｋ３を検査することができる。結果として、走査回路のテストカバレッジ率を向上させることができる。

なお、アドレスデコーダ部１００１の走査信号ａｄｄｒ＿ｂｉｔ（２ｊ＋１）を出力する部分を検査する場合は、（２ｊ＋１）行目のＳＲラッチ回路に対してセット動作を実施すればよい。また、実施例１〜３と同様の方法で、制御信号ｉｐｒｅｓ＿ｂ（ｋ）および制御信号ｉｐｔｘ（ｋ）を検査することができる。

［実施例５］
本発明に係るイメージング装置の実施例５について、実施例３と異なる点を中心に説明を行う。本実施例のイメージング装置は、撮像装置である。実施例３では、垂直走査部１０３が読み出し走査に用いる１系統の保持部のみ備えている例を示した。本実施例の垂直走査部１０３は、読み出し走査用およびシャッター走査用の２系統の保持部を備える。全体ブロック図、列構成、画素回路は、実施例３と同様である。すなわち、図１および図２の開示、並びに、それらの説明は、すべて実施例４に適用される。

［走査回路］
図１３は、本実施例に係る垂直走査部１０３の構成例を示すブロック図である。垂直走査部１０３は、アドレスデコーダ部１４０１と行駆動部１４１０〜１４１ｎで構成される。アドレスデコーダ部１４０１は制御部１０２で生成されたアドレス信号ｖａｄｄｒを走査信号ａｄｄｒ＿ｂｉｔ（０）〜（ｎ）にデコードする。本実施例の垂直走査部１０３は、走査信号ａｄｄｒ＿ｂｉｔ（０）〜（ｎ）に基づいて、複数の画素を行単位で駆動する。

本実施例では、図９に示された実施例３の垂直走査部１０３に対して、シャッター走査用の保持部が加わっている。それにともない、実施例３の各種信号線が１系統から２系統に増えている。

実施例３のラッチ信号ｌａｔ＿ｓの機能は、本実施例ではラッチ信号ｌａｔ＿ｓ＿ｒｄとラッチ信号ｌａｔ＿ｓ＿ｓｈが担っている。実施例３のラッチ信号ｌａｔ＿ｒｅｓの機能は、本実施例ではラッチ信号ｌａｔ＿ｒｅｓ＿ｒｄとラッチ信号ｌａｔ＿ｒｅｓ＿ｓｈが担っている。実施例３のラッチ信号ｌａｔ＿ｄの機能は、本実施例ではラッチ信号ｌａｔ＿ｄ＿ｒｄとラッチ信号ｌａｔ＿ｄ＿ｓｈが担っている。実施例３のパルスｐｒｅｓ＿ｂの機能は、本実施例ではパルスｐｒｅｓ＿ｒｄ＿ｂとパルスｐｒｅｓ＿ｓｈ＿ｂが担っている。

実施例３のパルスｐｔｘの機能は、本実施例ではパルスｐｔｘ＿ｒｄとパルスｐｔｘ＿ｓｈが担っている。符号の末尾に「ｒｄ」が付された信号は、読み出し走査時に用いられる。符号の末尾に「ｓｈ」が付された信号は、シャッター動作時に用いられる。

１行目の行駆動部１４１１を例に、その構成を説明する。他の行の行駆動部についても同様である。行駆動部１４１１は、読み出し走査用の保持部１４１１１と、信号生成部１４１１２と、走査信号選択部１４１１３と、レベルシフト部１４１１４と、を備える。これらの構成は、実施例３と同じである。行駆動部１４１１は、さらに、シャッター走査用保持部１４１１５を備える。行駆動部１４１１は、対応する１行の画素に接続された複数の制御線へ制御信号を供給する。

読み出し走査用の保持部１４１１１は、出力信号ｍｕｘ（１）とラッチ信号ｌａｔ＿ｓ＿ｒｄとの論理積（ＡＮＤ）演算するＡＮＤゲートと、第１保持部であるＳＲラッチ回路１４１１１ａと、第２保持部であるＤラッチ回路１４１１１ｂとで構成される。

シャッター走査用の保持部１４１１５は、出力信号ｍｕｘ（１）とラッチ信号ｌａｔ＿ｓ＿ｓｈとの論理積（ＡＮＤ）演算するＡＮＤゲートと、第１保持部であるＳＲラッチ回路１４１１５ａと、第２保持部であるＤラッチ回路１４１１５ｂとで構成される。

信号生成部１４１１２は、保持部１４１１１の出力信号ｄｏｕｔ（１）と、制御部１０２で生成されるパルスｐｓｅｌとの論理演算を行い、制御信号ｉｐｓｅｌ（１）を生成する。また、シャッター走査では光電変換素子３０１をリセットするだけでよいので、画素を垂直出力線２０２に接続する必要はない。したがって、制御信号ｉｐｓｅｌ（１）の制御に関しては、シャッター走査用の保持部１４１１５の出力信号ｓｏｕｔ（１）は関係しない。

信号生成部１４１１２は、保持部１４１１１の出力信号ｄｏｕｔ（１）と、保持部１４１１５の出力信号ｓｏｕｔ（１）と、パルスｐｒｅｓ＿ｒｄ＿ｂと、パルスｐｒｅｓ＿ｓｈ＿ｂとに対して論理演算を行い、制御信号ｉｐｒｅｓ＿ｂ（１）を生成する。

信号生成部１４１１２は、保持部１４１１１の出力信号ｄｏｕｔ（１）と、保持部１４１１５の出力信号ｓｏｕｔ（１）と、制御部１０２で生成されるパルスｐｔｘ＿ｒｄとパルスｐｔｘ＿ｓｈとに対して論理演算を行い、制御信号ｉｐｔｘ（１）を生成する。

レベルシフト部１４１１４の構成は、実施例１〜４と同じである。そのため、詳細な説明は省略する。

走査信号選択部１４１１３の構成は、実施例２〜４と同じである。ただし、走査信号選択部１４１１３の出力信号ｍｕｘ（１）は、信号読み出し用の保持部１４１１１およびシャッター走査用の保持部１４１１５に入力される。入力信号ｄｉｎ（１）および入力信号ｔｉｎ（１）、ならびに、これらの信号の選択については、実施例２〜４と同じであるので、説明を省略する。

なお、図１３に示された走査信号選択部１４１１３は一例であり、走査信号選択部１４１１３の回路構成は変更されうる。例えば、Ｏ制御信号の論理和（ＯＲ）を演算する代わりに、排他的論理和（ＥＸＯＲ）などの論理演算を用いてもよい。あるいは、論理演算を行う代わりに、マルチプレクサを用いてもよい。また、保持部１４１１１の一例として、ＳＲラッチ回路とＤラッチ回路の組み合わせを示した。しかし、保持部１４１１１の構成は変更されうる。例えば、ＳＲラッチ回路またはＤラッチ回路、あるいはその両方を、フリップフロップ回路に置換してもよい。保持部１４１１５についても同様である。

［駆動方法５−１：光電変換素子の読み出し動作］
次に、本実施例にかかる撮像装置の駆動方法について説明する。本実施例では、まずシャッター走査で光電変換素子３０１のリセットを行う。次に、読み出し走査で光電変換素子３０１に蓄積された電荷に基づく信号の読み出しを行う。蓄積時間は、光電変換素子３０１がリセットされた時刻から、光電変換素子３０１の電荷が転送された時刻までの期間である。

まず、シャッター走査について説明する。シャッター走査の動作では、実施例３の光電変換素子３０１で生じた電荷に基づく信号の読み出し動作と同様の走査が行われる。選択する行を変えながら、画素Ｐ（０，ｎ）〜（ｍ，ｎ）の光電変換素子３０１を、順次リセットしていく。

各信号のタイミングチャートは、図１０に示されている。ただし、本実施例のシャッター走査では、制御信号の割り当ては下記のようになる。図１０のラッチ信号ｌａｔ＿ｓが、本実施例のラッチ信号ｌａｔ＿ｓ＿ｓｈに用いられる。図１０のラッチ信号ｌａｔ＿ｒｅｓが、本実施例のラッチ信号ｌａｔ＿ｒｅｓ＿ｓｈに用いられる。図１０のラッチ信号ｌａｔ＿ｄが、本実施例のラッチ信号ｌａｔ＿ｄ＿ｓｈに用いられる。図１０のパルスｐｒｅｓ＿ｂが、本実施例のパルスｐｒｅｓ＿ｓｈ＿ｂに用いられる。図１０のパルスｐｔｘが、本実施例のパルスｐｔｘ＿ｓｈに用いられる。図１０についての説明は対応する符号を置き換えることで、全て、本実施例に適用される。ここでは詳細な説明は省略する。

次に、読み出し走査について説明する。読み出し走査の動作では、実施例３の光電変換素子３０１で生じた電荷に基づく信号の読み出し動作と同様の走査が行われる。選択する行を変えながら、画素Ｐ（０，ｎ）〜（ｍ，ｎ）の光電変換素子３０１からの信号を、順次読み出していく。

各信号のタイミングチャートは、図１０に示されている。ただし、本実施例の読み出し走査では、制御信号の割り当ては下記のようになる。図１０のラッチ信号ｌａｔ＿ｓが、本実施例のラッチ信号ｌａｔ＿ｓ＿ｒｄに用いられる。図１０のラッチ信号ｌａｔ＿ｒｅｓが、本実施例のラッチ信号ｌａｔ＿ｒｅｓ＿ｒｄに用いられる。図１０のラッチ信号ｌａｔ＿ｄが、本実施例のラッチ信号ｌａｔ＿ｄ＿ｒｄに用いられる。図１０のパルスｐｒｅｓ＿ｂが、本実施例のパルスｐｒｅｓ＿ｒｄ＿ｂに用いられる。図１０のパルスｐｔｘが、本実施例のパルスｐｔｘ＿ｒｄに用いられる。図１０についての説明は対応する符号を置き換えることで、全て、本実施例に適用される。ここでは詳細な説明は省略する。

［駆動方法５−２：垂直走査部のテスト動作］
次に、垂直走査部１０３を検査するためのテスト動作について説明する。本実施例では、まず、シャッター走査用の保持部１４１ｋ５と、信号生成部１４１ｋ２の出力信号ｓｏｕｔ（ｋ）を受ける論理回路を検査する。次に、読み出し走査用の保持部１４１ｋ１と、信号生成部１４１ｋ２の出力信号ｄｏｕｔ（ｋ）を受ける論理回路を検査する。

まず、シャッター走査に関連する回路のテスト動作について説明する。シャッター走査に関連する回路のテスト動作は、実施例３の垂直走査部１０３のテスト動作と同様である。すなわち、各制御信号のタイミングチャートは図１１に示される。ただし、制御信号の割り当ては下記のようになる。

図１１のラッチ信号ｌａｔ＿ｓが、本実施例のラッチ信号ｌａｔ＿ｓ＿ｓｈに用いられる。図１１のラッチ信号ｌａｔ＿ｒｅｓが、本実施例のラッチ信号ｌａｔ＿ｒｅｓ＿ｓｈに用いられる。図１１のラッチ信号ｌａｔ＿ｄの機能が、本実施例のラッチ信号ｌａｔ＿ｄ＿ｓｈに用いられる。図１１のパルスｐｒｅｓ＿ｂの機能を、本実施例のパルスｐｒｅｓ＿ｓｈ＿ｂに用いられる。図１１のパルスｐｔｘの機能を、本実施例のパルスｐｔｘ＿ｓｈに用いられる。図１１についての説明は対応する符号を置き換えることで、全て、本実施例に適用される。ここでは詳細な説明は省略する。

以上のようにして、シャッター走査用の保持部１４１ｋ５と、信号生成部１４１ｋ２の出力信号ｓｏｕｔ（ｋ）を受ける論理回路を検査することができる。

次に、読み出し走査に関連する回路のテスト動作について説明する。読み出し走査に関連する回路のテスト動作は、実施例３の垂直走査部１０３のテスト動作と同様である。すなわち、各制御信号のタイミングチャートは図１１に示される。ただし、制御信号の割り当ては下記のようになる。

図１１のラッチ信号ｌａｔ＿ｓが、本実施例のラッチ信号ｌａｔ＿ｓ＿ｒｄに用いられる。図１１のラッチ信号ｌａｔ＿ｒｅｓが、本実施例のラッチ信号ｌａｔ＿ｒｅｓ＿ｒｄに用いられる。図１１のラッチ信号ｌａｔ＿ｄが、本実施例のラッチ信号ｌａｔ＿ｄ＿ｒｄに用いられる。図１１のパルスｐｒｅｓ＿ｂが、本実施例のパルスｐｒｅｓ＿ｒｄ＿ｂに用いられる。図１１のパルスｐｔｘが、本実施例のパルスｐｔｘ＿ｒｄに用いられる。図１１についての説明は対応する符号を置き換えることで、全て、本実施例に適用される。ここでは詳細な説明は省略する。

以上のようにして、読み出し走査用保持部１４１ｋ１と、信号生成部１４１ｋ２の出力信号ｄｏｕｔ（ｋ）を受ける論理回路を検査することができる。

本実施例によれば、走査回路のテストカバレッジ率を向上させることができる。

［実施例６］
本発明に係るイメージング装置の実施例６について、実施例５と異なる点を中心に説明を行う。本実施例のイメージング装置は、撮像装置である。実施例５では、読み出し走査用の保持部１４１ｋ１と、シャッター走査用の保持部１４１ｋ５と、信号生成部１４１ｋ２を検査する方法について示した。それに加え、本実施例では、アドレスデコーダ部１４０１と、走査信号選択部１４１ｋ３とを検査することが可能である。

本実施例の全体ブロック図、列構成、画素回路、垂直走査部１０３は、実施例５と同様である。すなわち、図１および図２の開示、並びに、それらの説明は、すべて実施例６に適用される。また、本実施例の垂直走査部は、図１３に示されている。図１３についての説明は、すべて実施例６に適用される。

次に、本実施例にかかる撮像装置の駆動方法について説明する。本実施例では、実施例４で説明したのと同じ方法で、アドレスデコーダ部１４０１および走査信号選択部１４１ｋ３を検査する。すなわち、本実施例に用いられる各信号のタイミングチャートは、図１２に示されている。ただし、実施例５で説明した通り、各信号の符号の末尾に「ｓｈ」または「ｒｄ」が付与される。シャッター走査に関する部分を検査する場合は、「ｓｈ」が付与される。読み出し走査に関する部分を検査する場合は、「ｒｄ」が付与される。その他の動作については、実施例５と同じであるため、説明を省略する。

以上に説明した通り、本実施例によれば、走査回路のテストカバレッジ率を向上させることができる。

［実施例７］
実施例１から実施例６では、光電変換素子３０１を含む画素を備えた撮像装置について説明した。本発明に係るイメージング装置は撮像装置に限るものではない。本実施例に係るイメージング装置は、発光素子を含む画素を備えた表示装置である。

図１５に、発光素子を含む画素１５０の一例を示す。画素１５０は、発光素子として有機ＥＬ素子１５１を備えている。また画素１５０は、信号線ＰＡ（ｎ）、ＰＢ（ｎ）、ＰＣ（ｎ）を備えている。ここで、信号線ＰＡ（ｎ）、ＰＢ（ｎ）、ＰＣ（ｎ）は、それぞれ、実施例１から実施例６のＰＳＥＬ（ｎ）を供給する制御線、ＰＲＥＳ＿Ｂ（ｎ）を供給する制御線、ＰＴＸ（ｎ）を供給する制御線に対応する。そのため、実施例１から実施例６で説明した垂直走査部１０３が本実施例の表示装置に用いられる。また、画素の動作、および、垂直走査部のテスト動作も同様に適用できる。

したがって、本実施例によれば、表示装置の走査回路のテストカバレッジ率を向上させることが可能である。

［実施例８］
イメージングシステムの実施例について説明する。イメージングシステムとして、デジタルスチルカメラ、デジタルカムコーダ、カメラヘッド、複写機、ファックス、携帯電話、車載カメラ、観測衛星などがあげられる。図１５に、イメージングシステムの例としてデジタルスチルカメラのブロック図を示す。

図１５において、１００１はレンズの保護のためのバリアである。１００２は被写体の光学像を撮像装置１００４に結像させるレンズである。１００３はレンズ１００２を通った光量を可変するための絞りである。撮像装置１００４には、上述の実施例１〜６で説明した撮像装置が用いられる。

１００７は撮像装置１００４より出力された画素信号に対して、補正やデータ圧縮などの処理を行い、画像信号を取得する信号処理部である。そして、図１５において、１００８は撮像装置１００４および信号処理部１００７に、各種タイミング信号を出力するタイミング発生部、１００９はデジタルスチルカメラ全体を制御する全体制御部である。１０１０は画像データを一時的に記憶する為のフレームメモリ部である。１０１１は記録媒体に記録または読み出しを行うためのインターフェース部である。１０１２は撮像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体である。１０１３は外部コンピュータ等と通信する為のインターフェース部である。

なお、イメージングシステムは少なくとも撮像装置１００４と、撮像装置１００４から出力された画素信号を処理する信号処理部１００７とを有すればよい。その場合、他の構成はシステムの外部に配される。

以上に説明した通り、イメージングシステムの実施例において、撮像装置１００４には、実施例１〜６のいずれかの撮像装置が用いられる。このような構成によれば、イメージングシステムのテストカバレッジ率を向上させることができる。

［実施例９］
移動体の実施例について説明する。本実施例の移動体は、車載カメラを備えた自動車である。図１６（ａ）は、自動車２１００の外観と主な内部構造を模式的に示している。自動車２１００は、撮像装置２１０２、撮像システム用集積回路（ＡＳＩＣ：Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）２１０３、警報装置２１１２、主制御部２１１３を備える。

撮像装置２１０２には、上述の各実施例で説明した撮像装置が用いられる。警報装置２１１２は、撮像システム、車両センサ、制御ユニットなどから異常を示す信号を受けたときに、運転手へ向けて警告を行う。主制御部２１１３は、撮像システム、車両センサ、制御ユニットなどの動作を統括的に制御する。なお、自動車２１００が主制御部２１１３を備えていなくてもよい。この場合、撮像システム、車両センサ、制御ユニットが個別に通信インターフェースを有して、それぞれが通信ネットワークを介して制御信号の送受を行う（例えばＣＡＮ規格）。

図１６（ｂ）は、自動車２１００のシステム構成を示すブロック図である。自動車２１００は、第１の撮像装置２１０２と第２の撮像装置２１０２を含む。つまり、本実施例の車載カメラはステレオカメラである。撮像装置２１０２には、光学部２１１４により被写体像が結像される。撮像装置２１０２から出力された画素信号は、画像前処理部２１１５によって処理され、そして、撮像システム用集積回路２１０３に伝達される。画像前処理部２１１５は、Ｓ−Ｎ演算や、同期信号付加などの処理を行う。

撮像システム用集積回路２１０３は、画像処理部２１０４、メモリ２１０５、光学測距部２１０６、視差演算部２１０７、物体認知部２１０８、異常検出部２１０９、および、外部インターフェース（Ｉ／Ｆ）部２１１６を備える。画像処理部２１０４は、画素信号を処理して画像信号を生成する。また、画像処理部２１０４は、画像信号の補正や異常画素の補完を行う。メモリ２１０５は、画像信号を一時的に保持する。また、メモリ２１０５は、既知の撮像装置２１０２の異常画素の位置を記憶していてもよい。光学測距部２１０６は、画像信号を用いて被写体の合焦または測距を行う。視差演算部２１０７は、視差画像の被写体照合（ステレオマッチング）を行う。物体認知部２１０８は、画像信号を解析して、自動車、人物、標識、道路などの被写体の認知を行う。異常検出部２１０９は、撮像装置２１０２の故障、あるいは、誤動作を検知する。異常検出部２１０９は、故障や誤動作を検知した場合には、主制御部２１１３へ異常を検知したことを示す信号を送る。外部Ｉ／Ｆ部２１１６は、撮像システム用集積回路２１０３の各部と、主制御部２１１３あるいは種々の制御ユニット等との間での情報の授受を仲介する。

自動車２１００は、車両情報取得部２１１０および運転支援部２１１１を含む。車両情報取得部２１１０は、速度・加速度センサ、角速度センサ、舵角センサ、測距レーダ、圧力センサなどの車両センサを含む。

運転支援部２１１１は、衝突判定部を含む。衝突判定部は、光学測距部２１０６、視差演算部２１０７、物体認知部２１０８からの情報に基づいて、物体との衝突可能性があるか否かを判定する。光学測距部２１０６や視差演算部２１０７は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。

運転支援部２１１１が他の物体と衝突しないように自動車２１００を制御する例を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。

自動車２１００は、さらに、エアバッグ、アクセル、ブレーキ、ステアリング、トランスミッション等の走行に用いられる駆動部を具備する。また、自動車２１００は、それらの制御ユニットを含む。制御ユニットは、主制御部２１１３の制御信号に基づいて、対応する駆動部を制御する。

本実施例に用いられた撮像システムは、自動車に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。

以上に説明した通り、自動車の実施例において、撮像装置２１０２には、実施例１〜６のいずれかの撮像装置が用いられる。このような構成によれば、テストカバレッジ率を向上させることができる。

１０３ 垂直走査部
１０４ 画素部
２０１、１５０ 画素
４１０〜４１ｎ、７１０〜７１ｎ、１０１０〜１０１ｎ 行駆動部
４１０１〜４１ｎ１、７１０１〜７１ｎ１、１０１０１〜１０１ｎ１、１４１０１〜１４１ｎ１ 保持部
１０１０１ａ〜１０１ｎ１ａ ＳＲラッチ回路
１０１０１ｂ〜１０１ｎ１ｂ Ｄラッチ回路

Claims (17)

1. 第１の行および第２の行を含む複数の行を成すように配列された複数の画素と、
   前記第１の行の画素に接続された複数の第１制御線と、
   前記第２の行の画素に接続された複数の第２制御線と、
   前記複数の第１制御線へ供給される複数の第１制御信号を生成する第１行駆動部、および、前記複数の第２制御線へ供給される複数の第２制御信号を生成する第２行駆動部を少なくとも含み、走査信号に基づいて前記複数の画素を行単位で駆動する走査部と、を備え、
   前記第１行駆動部によって生成された前記複数の第１制御信号は、前記第２行駆動部に入力され、
   前記第２行駆動部は、前記複数の第１制御信号と前記走査信号とを選択し、選択した信号に基づいて前記複数の第２制御信号を生成する、
   ことを特徴とするイメージング装置。
2. 前記複数の画素のそれぞれは、光電変換素子、転送トランジスタ、および、リセットトランジスタを含み、
   前記複数の第１制御線は、前記転送トランジスタに接続された制御線および前記リセットトランジスタに接続された制御線を含む、
   ことを特徴とする請求項１に記載のイメージング装置。
3. 前記第１行駆動部は、複数のバッファ回路を含み、
   前記複数のバッファ回路の各々の出力ノードは、前記複数の第１制御線の対応する１つに接続され、
   前記複数のバッファ回路の各々の入力ノードは、前記第２行駆動部に接続される、
   ことを特徴とする請求項１または請求項２に記載のイメージング装置。
4. 前記第１行駆動部および前記第２行駆動部のそれぞれは、第１の保持部と前記第１の保持部の出力ノードに接続された第２の保持部とを含み、
   前記第１行駆動部によって生成された前記複数の第１制御信号は、前記第２行駆動部の前記第１の保持部に入力される、
   ことを特徴とする請求項１乃至請求項３のいずれか一項に記載のイメージング装置。
5. 前記第１の保持部はＳＲラッチ回路を含み、前記第２の保持部はＤラッチ回路を含む、
   ことを特徴とする請求項４に記載のイメージング装置。
6. 前記複数の第１制御信号に対して論理演算を行い、前記論理演算の結果を前記第２行駆動部へ出力する論理回路を備える、
   ことを特徴とする請求項１乃至請求項５のいずれか一項に記載のイメージング装置。
7. 第１の行および第２の行を含む複数の行を成すように配列された複数の画素と、
   前記第１の行の画素に接続された第１制御線と、
   前記第２の行の画素に接続された第２制御線と、
   前記第１制御線へ供給される第１制御信号を生成する第１行駆動部、および、前記第２制御線へ供給される第２制御信号を生成する第２行駆動部を少なくとも含み、走査信号に基づいて前記複数の画素を行単位で駆動する走査部と、を備え、
   前記第１行駆動部および前記第２行駆動部のそれぞれは、第１の保持部と前記第１の保持部の出力ノードに接続された第２の保持部とを含み、
   前記第１行駆動部によって生成され、前記第１行駆動部の前記第２の保持部から出力された前記第１制御信号は、前記第２行駆動部の前記第１の保持部に入力され、
   前記第２行駆動部は、前記第１制御信号と前記走査信号とを選択して、選択した信号に基づいて前記第２制御信号を出力する、
   ことを特徴とするイメージング装置。
8. 前記第１の保持部はＳＲラッチ回路を含み、前記第２の保持部はＤラッチ回路を含む、
   ことを特徴とする請求項７に記載のイメージング装置。
9. 前記第１行駆動部は、バッファ回路を含み、
   前記複数のバッファ回路の出力ノードは、前記第１制御線に接続され、
   前記複数のバッファ回路の入力ノードは、前記第２行駆動部に接続される、
   ことを特徴とする請求項７または請求項８に記載のイメージング装置。
10. 前記複数の画素のそれぞれは、光電変換素子、転送トランジスタ、および、リセットトランジスタを含み、
    前記第１制御線は、前記転送トランジスタまたは前記リセットトランジスタに接続される、
    ことを特徴とする請求項７乃至請求項９のいずれか一項に記載のイメージング装置。
11. 前記走査部に前記走査信号を供給するアドレスデコーダを備える、
    ことを特徴とする請求項１乃至請求項１０のいずれか一項に記載のイメージング装置。
12. 前記第１行駆動部および前記第２行駆動部のそれぞれは、前記走査信号を保持および出力するフリップフロップ回路を含む、
    ことを特徴とする請求項１乃至請求項１０のいずれか一項に記載のイメージング装置。
13. 前記複数の画素のそれぞれは発光素子を含む、
    ことを特徴とする請求項１または請求項７に記載のイメージング装置。
14. 請求項１乃至請求項１２のいずれか一項に記載のイメージング装置と、
    前記イメージング装置から出力された信号を処理して画像信号を取得する処理装置と、を備えたイメージングシステム。
15. 移動体であって、
    請求項１乃至請求項１２のいずれか一項に記載のイメージング装置と、
    前記イメージング装置から出力された信号に対して処理を行う処理装置と、
    前記処理の結果に基づいて前記移動体を制御する制御手段と、を有することを特徴とする移動体。
16. 複数の第１制御線との接続部と、
    複数の第２制御線との接続部と、
    前記複数の第１制御線へ供給される複数の第１制御信号を生成する第１行駆動部、および、前記複数の第２制御線へ供給される複数の第２制御信号を生成する第２行駆動部を少なくとも含み、走査信号を生成する走査部と、を備え、
    前記第１行駆動部によって生成された前記複数の第１制御信号は、前記第２行駆動部に入力され、
    前記第２行駆動部は、前記複数の第１制御信号と前記走査信号とを選択し、選択した信号に基づいて前記複数の第２制御信号を生成する、
    ことを特徴とする走査回路。
17. 第１制御線との接続部と、
    第２制御線との接続部と、
    前記第１制御線へ供給される第１制御信号を生成する第１行駆動部、および、前記第２制御線へ供給される第２制御信号を生成する第２行駆動部を少なくとも含み、走査信号を生成する走査部と、を備え、
    前記第１行駆動部および前記第２行駆動部のそれぞれは、第１の保持部と前記第１の保持部の出力ノードに接続された第２の保持部とを含み、
    前記第１行駆動部によって生成され、前記第１行駆動部の前記第２の保持部から出力された前記第１制御信号は、前記第２行駆動部の前記第１の保持部に入力され、
    前記第２行駆動部は、前記第１制御信号と前記走査信号とを選択して、選択した信号に基づいて前記第２制御信号を出力する、
    ことを特徴とする走査回路。

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