JP7102159B2 - 光電変換装置、撮像システム、および、移動体 - Google Patents

Description

本発明は、光電変換装置、撮像システム、および、移動体に関する。

光電変換装置、特に撮像やマシンビジョンに用いられる光電変換装置は、複数の画素を備える。特許文献１は、各画素が光電変換部および光電変換部で生じた電荷に基づく信号を受け、かつ、差動対を構成するトランジスタを含むことを開示している。また、特許文献１に記載されるように、１つの画素に含まれる回路が、複数の半導体基板に分かれて配置されることもある。

ＷＯ２０１６／００９８３２号公報

特許文献１では、画素のトランジスタを制御する配線の配置について考慮されていない。特に、１つの画素に含まれる回路が複数の半導体基板に分かれて配置される場合、配線の配置によって配線の寄生容量が大幅に変わる。寄生容量に応じて制御信号に遅延が生じ、複数の画素のトランジスタが互いに同期して動作しない可能性がある。その結果、たとえば撮像装置などでは、撮像される画像の画質が低下する。

上記の課題に鑑み、本発明は光電変換装置の出力する信号の精度を向上させることを目的とする。

１つの実施形態に係る光電変換装置は、光電変換部、および、前記光電変換部で生じた信号電荷を処理するためのトランジスタ、および、アナログデジタル変換回路をそれぞれが含む複数の画素と、前記複数の画素の前記光電変換部および前記トランジスタが、二次元状に配列された領域を有する第１の半導体基板と、複数の回路ブロックが二次元状に配列された第２の半導体基板と、前記第１の半導体基板と前記第２の半導体基板とを電気的に接続し、前記領域に配された接合部と、前記第１の半導体基板と前記接合部との間に配され、かつ、前記複数の画素の前記トランジスタと前記接合部とに接続され、かつ、前記複数の画素の前記トランジスタのゲートに制御信号を供給する配線と、を備える、ことを特徴とする。

他の実施形態に係る光電変換装置は、光電変換部、および、前記光電変換部で生じた信号電荷を処理するためのトランジスタ、および、アナログデジタル変換回路をそれぞれが含む複数の画素と、前記複数の画素の前記光電変換部および前記トランジスタが、二次元状に配列された領域を有する第１の半導体基板と、複数の回路ブロックが二次元状に配列された第２の半導体基板と、前記第１の半導体基板と前記第２の半導体基板とを電気的に接続し、前記領域に配された複数の接合部と、前記第１の半導体基板と前記接合部との間に配された配線と、を備え、前記複数の接合部のそれぞれは、前記複数の回路ブロックの対応する１つと前記複数の画素の対応する１つの前記トランジスタとを前記配線を介して電気的に接続する、ことを特徴とする。

他の実施形態に係る光電変換装置は、光電変換部、前記光電変換部で生じた信号電荷を保持する電荷保持部、前記電荷保持部から転送された信号電荷に基づく信号を出力する増幅トランジスタ、および、前記信号電荷を処理するためのトランジスタを、それぞれが含む複数の画素と、前記複数の画素のそれぞれの第１の部分が配された領域を有する第１の半導体基板と、前記複数の画素のそれぞれの第２の部分が配された第２の半導体基板と、前記第１の半導体基板と前記第２の半導体基板とを電気的に接続し、前記領域に配された複数の接合部と、前記第１の半導体基板と前記接合部との間に配され、かつ、前記複数の画素の前記トランジスタと前記接合部とに接続され、かつ、前記複数の画素の前記トランジスタのゲートに制御信号を供給する配線と、を備える、ことを特徴とする。

本発明に係るいくつかの実施例によれば、光電変換装置の出力する信号の精度を向上させることができる。

光電変換装置の構成を模式的に示す図。 光電変換装置の画素の構成を模式的に示すブロック図。 光電変換装置の画素の等価回路を示す図。 光電変換装置の画素の等価回路を示す図。 ２つの半導体基板の配置および接続を模式的に示す図。 光電変換装置の動作を説明するためのタイミングチャート図。 ２つの半導体基板の配置および接続を模式的に示す図。 ２つの半導体基板の配置および接続を模式的に示す図。 ２つの半導体基板の配置および接続を模式的に示す図。 光電変換装置の画素の等価回路を示す図。 光電変換装置の画素の等価回路を示す図。 ２つの半導体基板の配置および接続を模式的に示す図。 ２つの半導体基板の配置および接続を模式的に示す図。 ２つの半導体基板の配置および接続を模式的に示す図。 ２つの半導体基板の配置および接続を模式的に示す図。 光電変換装置の画素の構成を模式的に示すブロック図。 光電変換装置の構成を模式的に示す図。 光電変換装置の画素の等価回路を示す図。 ２つの半導体基板の配置および接続を模式的に示す図。 光電変換装置の画素の等価回路を示す図。 撮像システムの構成を模式的に示すブロック図。 車載カメラを備えた自動車の構成を模式的に示すブロック図。

［実施例１］
［全体構成］
本実施例に係る光電変換装置を説明する。光電変換装置は、例えば、撮像装置として用いられる。図１は、光電変換装置の構成を模式的に示す。光電変換装置は、複数の画素１００、および、複数の画素１００から信号を読み出すための読み出し回路１１０を備える。

画素１００は、光電変換部と画素回路を含む。光電変換部は、入射光を信号電荷に変換する。光電変換部には、シリコン基板に形成されたフォトダイオード、半導体基板の上に積層された有機光電変換膜などが用いられる。画素回路は、光電変換部で生じた電荷に基づく信号を画素から出力するための回路である。本実施例の画素回路は、アナログデジタル変換回路（以下、ＡＤＣ回路）を含む。典型的には、ＡＤＣ回路は差動対を含む比較器を含む。つまり、本実施例の画素回路は、差動対を構成するトランジスタを含んでいる。

読み出し回路１１０は、画素１００に接続された複数の制御配線に制御信号（ＴＸ１～４、ＯＦＧ１～４、ＲＥＳ１～４）を供給する走査回路である。画素１００は制御信号に応じて動作し、画素１００から光電変換部で生じた電荷に基づく信号が出力される。なお、読み出し回路１１０は、画素１００から出力された信号を処理する信号処理回路であってもよい。

［画素構成］
図２は、画素１００の構成を模式的に示すブロック図である。画素１００の画素回路は、機能的に、複数の回路ブロックにより構成される。信号電荷処理回路１０は、光電変換部で生じた信号電荷の蓄積、転送、排出を行う。差動対回路１１は、差動対を構成するトランジスタ、および、差動対に電流を供給する電流源を含む。ランプ信号発生回路１２は、ＡＤＣ回路にランプ信号を供給する。カレントミラー回路１３は差動対回路１１に流れる電流を制御する。差動対回路１１およびカレントミラー回路１３は、ＡＤＣ回路の比較器を構成する。さらに、画素１００の画素回路は、正帰還回路１４（Ｐｏｓｉｔｉｖｅ ＦｅｅｄＢａｃｋ回路）、レベルシフタ回路２５０、メモリ回路２６０を含む。正帰還回路１４は、比較器の出力の反転を高速化する。換言すると、正帰還回路１４は、比較器の出力が反転を開始したことに応じて、立ち上がり（または立ち下がり）のより速いパルスを生成する。レベルシフタ回路２５０は、正帰還回路１４を介して比較器から出力されるラッチ信号の振幅を小さくする。メモリ回路２６０は、比較器の出力するラッチ信号に基づいて、デジタル信号を保持する。典型的には、差動対回路１１、カレントミラー回路１３、および、メモリ回路２６０が、ＡＤＣ回路を構成する。

なお、複数の画素１００がランプ信号発生回路１２を共有してもよい。この場合、ランプ信号発生回路１２は、画素１００の画素回路には含まれない。

［画素回路］
各回路ブロックの詳細な構成を説明する。図３は、画素１００の等価回路を示す図である。ただし、メモリ回路２６０はブロックで示されている。また、ランプ信号発生回路１２は、画素１００ごと、あるいは、複数の画素１００を含む行ごと、あるいは、全ての画素１００に対して共通に設けられる。そのため、図３は、ランプ信号発生回路１２を示していない。

信号電荷処理回路１０は、電荷排出トランジスタ１２０、転送トランジスタ１４０、および、リセットトランジスタ１５０を含む。電荷排出トランジスタ１２０、転送トランジスタ１４０、および、リセットトランジスタ１５０は、それぞれ、Ｎチャネル型のＭＯＳトランジスタである。回路図では、ゲートに白丸を付すことでＰチャネル型のＭＯＳトランジスタであることを示す。一方、ゲートに白丸をつけないことでＮチャネル型のＭＯＳトランジスタであることを示す。

電荷排出トランジスタ１２０は、光電変換部１３０に接続される。電荷排出トランジスタ１２０は、制御信号ＲＥＳに応じて光電変換部１３０で生じた信号電荷を排出する。転送トランジスタ１４０は、光電変換部１３０および差動対回路１１の入力ノードに接続される。転送トランジスタ１４０は、制御信号ＴＸに応じて光電変換部１３０で生じた信号電荷を差動対回路１１の入力ノードに転送する。リセットトランジスタ１５０は、差動対回路１１の入力ノードに接続される。リセットトランジスタ１５０は、差動対回路１１の入力ノードの電圧を初期値にリセットする。本実施例では、リセットトランジスタ１５０のドレインは、差動対回路１１の入力トランジスタ１６０のドレインに接続されている。本実施例の変形例では、リセットトランジスタ１５０のドレインは、リセット電源を供給するノードに接続される。

差動対回路１１は、入力トランジスタ１６０および参照トランジスタ１７０を含む。入力トランジスタ１６０および参照トランジスタ１７０は、いずれもＮチャネル型のＭＯＳトランジスタである。入力トランジスタ１６０のソース、および、参照トランジスタ１７０のソースは、共通に、電流源１８０に接続される。このような接続により、入力トランジスタ１６０および参照トランジスタ１７０は差動対を構成する。入力トランジスタ１６０は、光電変換部１３０で生じた信号電荷に基づく信号を受ける。つまり、入力トランジスタ１６０のゲートが、差動対回路１１の入力ノードである。参照トランジスタ１７０のゲートには、不図示のランプ信号発生回路１２がランプ信号を供給する。

カレントミラー回路１３は、トランジスタ２００およびトランジスタ２１０を含む。トランジスタ２００およびトランジスタ２１０は、いずれもＰチャネル型のＭＯＳトランジスタである。トランジスタ２００のゲートとトランジスタ２１０のゲートは互いに接続されている。トランジスタ２００のドレインは参照トランジスタ１７０に、そして、トランジスタ２１０のドレインは入力トランジスタ１６０にそれぞれ接続される。また、トランジスタ２００のゲートとドレインとが接続される。

図３に示す接続により、差動対回路１１およびカレントミラー回路１３は、比較器を構成する。入力トランジスタ１６０のゲートの電位と、参照トランジスタ１７０のゲートの電位との大小関係が反転すると、比較器の出力ノード（トランジスタ２１０のドレイン）の電位が変化する。入力トランジスタ１６０のゲートの電位が参照トランジスタ１７０のゲートの電位より高いときは、比較器の出力ノードの電位は低いレベルである。一方、入力トランジスタ１６０のゲートの電位が参照トランジスタ１７０のゲートの電位より低いときは、比較器の出力ノードの電位は高いレベルである。

ランプ信号発生回路１２の供給するランプ信号は、高い電圧から低い電圧へ変化する。そのため、ある時点で比較器の出力ノードの電位は高いレベルから低いレベルへ変化する。入力トランジスタ１６０のゲートの電位の高さ、つまり、光電変換部１３０で生じた電荷に基づく信号のレベルに応じて、ランプ信号が変化を開始してから比較器の出力ノードの電位が変化するまでの時間が決まる。当該時間をカウントすることにより、光電変換部１３０で生じた電荷に基づく信号をデジタル信号に変換することができる。

リセットトランジスタ１５０がオン状態のときは、差動対回路１１およびカレントミラー回路１３はボルテージフォロア回路として機能する。そのため、入力トランジスタ１６０のゲートの電位を、ランプ信号の電位に応じた任意の値にリセットすることができる。

正帰還回路１４は、４つのトランジスタ２２０、２３０、２３５、２４０を含む。トランジスタ２２０およびトランジスタ２４０は、それぞれ、Ｎチャネル型のＭＯＳトランジスタである。トランジスタ２３０およびトランジスタ２３５は、それぞれ、Ｐチャネル型のＭＯＳトランジスタである。

比較器の出力ノードが、トランジスタ２２０のドレイン、および、トランジスタ２３０のゲートに接続される。トランジスタ２２０のソースは接地される。トランジスタ２３０のソースは電源ノードに接続される。トランジスタ２３０のドレインは、トランジスタ２３５を介して、トランジスタ２２０のゲートに接続される。トランジスタ２４０のドレインが、トランジスタ２２０のゲート、および、トランジスタ２３５に接続される。トランジスタ２３５のゲート、および、トランジスタ２４０のゲートに、初期化信号ＩＮＩが供給される。トランジスタ２２０のゲート、および、トランジスタ２４０のドレインに接続されたノードが、正帰還回路１４の出力ノードである。

正帰還回路１４の機能を説明する。正帰還回路１４を動作させる前、すなわち、アナログデジタル変換（ＡＤ変換）を開始する前に、初期化信号ＩＮＩがハイレベルからローレベルに遷移する。そのため、トランジスタ２３５はオン状態になり、一方、トランジスタ２４０はオフ状態になる。初期化信号ＩＮＩがハイレベルの時には、トランジスタ２４０がオンであるため、正帰還回路１４の出力ノードは低い電位（ほぼ接地電位）となっている。

ＡＤ変換の開始時には、ランプ信号の電位が入力トランジスタ１６０のゲートの電位（光電変換部１３０の電荷に基づく信号のレベル）より高い。そのため、比較器の出力ノード（トランジスタ２１０のドレイン）の電位は高いレベルである。そのため、トランジスタ２３０はオフ状態である。また、前述の通り、正帰還回路１４の出力ノード（トランジスタ２２０のゲート）はほぼ接地電位であるため、トランジスタ２２０はオフ状態である。

比較器の出力ノードの電位が高いレベルから低いレベルへ変化すると、トランジスタ２３０のゲート・ソース間の電圧が大きくなる。これにより、トランジスタ２３０がオン状態になる。電源ノードからトランジスタ２２０のゲートまでが導通するため、トランジスタ２２０のゲートの電位が高くなる。トランジスタ２２０がオン状態になり、比較器の出力ノードからトランジスタ２２０を介して接地ノードまで電流が生じるため、比較器の出力ノードの電位の低下が加速される。比較器の出力ノードの電位の低下により、トランジスタ２３０のゲート・ソース間の電圧はさらに大きくなるため、ランジスタ２２０のゲートの電位の上昇が加速される。このように、正帰還回路１４により比較器の出力ノードの電位の変化が正帰還される。結果として、入力トランジスタ１６０のゲートの電位と参照トランジスタ１７０のゲートの電位（ランプ信号）との大小関係が反転したときに、正帰還回路１４の出力ノードの電位を高速に変化させることができる。

ＡＤ変換が終了した後、初期化信号ＩＮＩがローレベルからハイレベルに遷移する。これにより、正帰還回路１４の出力ノードの電位が接地電位にリセットされる。初期化信号ＩＮＩがハイレベルである間、トランジスタ２３５はオフしている。そのため、正帰還回路１４の電源ノードから接地ノードへ流れる貫通電流を低減することができる。トランジスタ２３５がない場合、トランジスタ２３０のゲートの電位に応じた貫通電流が生じうる。しかし、消費電力の制限が緩い場合は、トランジスタ２３５は省略してもよい。トランジスタ２３５が省略される場合、トランジスタ２３０のドレインが直にトランジスタ２２０のゲートに接続される。そのため正帰還回路１４による高速化の効果が高くなる。

本実施例では、カレントミラー回路１３のトランジスタ２１０が、電流制限トランジスタ１９０を介して、入力トランジスタ１６０に接続される。電流制限トランジスタ１９０は、Ｐチャネル型のＭＯＳトランジスタである。電流制限トランジスタ１９０のゲートは、正帰還回路１４の出力に接続されている。

電流制限トランジスタ１９０が設けられていない場合、比較器の出力信号が反転した後、カレントミラー回路１３のトランジスタ２１０から正帰還回路１４のトランジスタ２２０に大きい電流が流れたままの状態となる。

電流制限トランジスタ１９０をトランジスタ２１０と入力トランジスタ１６０との間に挿入することで、トランジスタ２１０から正帰還回路１４のトランジスタ２２０に流れる電流を制限することができる。

なお、正帰還回路１４は必要に応じて設けられるものであり、省略されてもよい。正帰還回路１４が省略された場合、比較器の出力ノードがレベルシフタ回路２５０に接続される。また、正帰還回路１４が省略された場合、電流制限トランジスタ１９０も省略してよい。

比較器の出力ノードの信号、ならびに、正帰還回路１４の出力ノードの信号は、ラッチ信号として用いられる。ラッチ信号に基づいて、メモリ回路２６０はカウント値を保持する。ラッチ信号をメモリ回路２６０に伝達するため、レベルシフタ回路２５０が用いられる。レベルシフタ回路２５０は、Ｎチャネル型のトランジスタおよびＰチャネル型のトランジスタによって構成されたインバータ回路である。レベルシフタ回路２５０に供給される電源電圧に応じて、レベルシフタ回路２５０の出力するラッチ信号の振幅が変化する。後段のデジタル回路を高速で動作させるため、本実施例では、レベルシフタ回路２５０がラッチ信号の振幅を小さくしている。つまり、レベルシフタ回路２５０に供給される電源電圧が、比較器（差動対回路１１およびカレントミラー回路１３）や正帰還回路１４に供給される電源電圧より低い。

なお、レベルシフタ回路２５０は必要に応じて設けられるものであり、省略されてもよい。レベルシフタ回路２５０が省略された場合、正帰還回路１４の出力ノードが、メモリ回路２６０に接続される。あるいは、レベルシフタ回路２５０が波形整形のためのインバータ回路の機能のみを担ってもよい。この場合、レベルシフタ回路２５０はラッチ信号の振幅を変更しない。

次に、図２を用いて、メモリ回路２６０の構成を説明する。メモリ回路２６０は、ラッチ回路１５１、カウンタ回路１５２、メモリセル１５３を含む。カウンタ回路１５２はＮビットのカウント信号を出力する。ビット数に応じて複数のラッチ回路１５１が設けられる。ラッチ回路１５１は、カウンタ回路１５２の各ビットの出力線に接続される。また、ビット数に応じて複数のメモリセル１５３が設けられる。メモリセル１５３は、ラッチ回路１５１の出力ノードに接続される。ラッチ回路１５１は、ラッチ信号に応じて、カウンタ回路１５２から出力されているカウント信号を保持する。また、転送信号に応じて、ラッチ回路１５１が保持している信号が、メモリセル１５３に転送される。

［２つの半導体基板の積層］
本実施例の光電変換装置は、１つの画素１００の画素回路が、２つの半導体基板（第１の半導体基板３０１および第２の半導体基板３０２）に分かれて配置される。図４は、図３と同様に、画素１００の等価回路を示す図である。図４は、第１の半導体基板３０１に配置される素子と、第２の半導体基板３０２に配置される素子とを、点線で区別している。

具体的に、光電変換部１３０は、第１の半導体基板３０１に配される。電荷排出トランジスタ１２０、転送トランジスタ１４０、および、リセットトランジスタ１５０を含む信号電荷処理回路１０は、第１の半導体基板３０１に配される。入力トランジスタ１６０、参照トランジスタ１７０、および、電流源１８０を含む差動対回路１１は、第１の半導体基板３０１に配される。

これに対して、トランジスタ２００およびトランジスタ２１０を含むカレントミラー回路１３は、第２の半導体基板３０１に配される。４つのトランジスタ２２０、２３０、２３５、２４０を含む正帰還回路１４は、第２の半導体基板３０１に配される。レベルシフタ回路２５０ならびにメモリ回路２６０は、第２の半導体基板３０１に配される。また、図１の読み出し回路１１０、および、図２のランプ信号発生回路１２は、それぞれ、第２の半導体基板３０２に配置される。

上述の通り、画素１００はＡＤＣ回路を含む。そして、画素１００のＡＤＣ回路は、２つの半導体基板に分かれて配置される。具体的に、ＡＤＣ回路の差動対回路１１は、第１の半導体基板３０１に配される。一方、ＡＤＣ回路のカレントミラー回路１３およびメモリ回路２６０は、第２の半導体基板３０２に配される。

２つの半導体基板の接続および配置を説明する。図５は、第１の半導体基板３０１と第２の半導体基板３０２との配置および接続を模式的に示す図である。本実施例では、光電変換部１３０を含む第１の半導体基板３０１と、画素回路の一部を含む第２の半導体基板３０２とが、積層される。第１の半導体基板３０１の表面に垂直な方向に沿って光電変換部１３０を第２の半導体基板３０２に射影したとき、光電変換部１３０の射影に、画素回路の少なくとも一部のトランジスタが重なる。具体的には、カレントミラー回路１３、正帰還回路１４、レベルシフタ回路２５０、メモリ回路２６０に含まれるトランジスタのいずれか、または、全部が、光電変換部１３０の射影と重なる位置に配置される。

第１の半導体基板３０１においては、光電変換部１３０、信号電荷処理回路１０、および、差動対回路１１を１つの単位とする複数の画素回路が、行列を成すように二次元状に配列される。第２の半導体基板３０２においては、カレントミラー回路１３、正帰還回路１４、レベルシフタ回路２５０、および、メモリ回路２６０を１つの単位とする複数の画素回路が、行列を成すように二次元状に配列される。別の観点では、ＡＤＣ回路を含む画素回路の第１の部分が、第１の半導体基板３０１において、行列を成すように二次元状に配列される。そして、ＡＤＣ回路を含む画素回路の第２の部分が、第２の半導体基板３０２において、行列を成すように二次元状に配列される。

次に、画素回路のトランジスタを制御するための制御信号や、画素１００の出力する信号を伝達するための配線の配置について説明する。図５は、第１の半導体基板３０１に配されたトランジスタに接続される制御配線５０１を示している。制御配線５０１は、電荷排出トランジスタ１２０、転送トランジスタ１４０、リセットトランジスタ１５０などのゲートに接続される。つまり、制御配線５０１は、図１の制御信号ＴＸ、制御信号ＯＦＧ、あるいは、制御信号ＲＥＳを供給する。図５が示す通り、制御配線５０１は、複数の画素１００のトランジスタに共通に接続される。

また、図５は、画素１００の内部において、第１の半導体基板３０１に配されたトランジスタと第２の半導体基板３０２に配されたトランジスタとを互いに接続する接続配線５０２を示す。接続配線５０２は、例えば、図４において、入力トランジスタ１６０と電流制限トランジスタ１９０とを接続する配線、および、参照トランジスタ１７０とトランジスタ２００とを接続する配線である。

第１の半導体基板３０１と第２の半導体基板３０２との間を通る点線は、配線の接合部を示す。制御配線５０１および接続配線５０２は、いずれも、接合部に接続される。接合部は少なくとも２つの配線層により形成される。光電変換装置の製造において、第１の半導体基板３０１および第２の半導体基板３０２のそれぞれの上に、少なくとも１層の配線層が形成される。そして、第１の半導体基板３０１の配線層のうち、最上層の配線層に含まれる導電部材と、第２の半導体基板３０２の配線層のうち、最上層の配線層に含まれる導電部材とが、接合される。このようにして、第１の半導体基板３０１と第２の半導体基板３０２とが積層される。導電部材は、好適には、銅または銅を含む合金で形成される。

上述の２つの半導体基板の積層の工程に鑑みて、接合部と第１の半導体基板３０１との間に配置される配線を、便宜的に、第１の半導体基板３０１に配された配線、あるいは、第１の半導体基板３０１の配線と呼ぶ。典型的には、第１の半導体基板３０１の配線は、上述の接合の工程の前に、第１の半導体基板３０１の上に形成される。同様に、接合部と第２の半導体基板３０２との間に配置される配線を、便宜的に、第２の半導体基板３０２に配された配線、あるいは、第２の半導体基板３０２の配線と呼ぶ。典型的には、第２の半導体基板３０２の配線は、上述の接合の工程の前に、第２の半導体基板３０２の上に形成される。

一般的に、接合部は大きな寄生容量を有することがある。そのため、配線に接続される接合部の数が増えると、当該配線の寄生容量が大きくなる可能性がある。本実施例では、第２の半導体基板３０２に配された読み出し回路１１０から、第１の半導体基板３０１に配された画素１００のトランジスタへ制御信号を供給する信号経路が、接合部を含む。つまり、制御信号を伝達する制御配線５０１は接合部に接続されている。制御配線５０１の寄生容量が大きくなると、制御信号の供給に遅延が生じたり、制御信号の波形が崩れたりする課題が生じる可能性がある。

このような課題に対して、本実施例の制御配線５０１は、第１の半導体基板３０１に配置される。換言すると、制御配線５０１は、接合部と第１の半導体基板３０１との間に配される。そして、制御配線５０１は、複数の画素１００のトランジスタ（電荷排出トランジスタ１２０、転送トランジスタ１４０、あるいは、リセットトランジスタ１５０）に共通に接続される。つまり、制御配線５０１は、複数の画素１００に対して、図１の制御信号ＴＸ、制御信号ＯＦＧ、あるいは、制御信号ＲＥＳを供給する。そのため、制御配線５０１を第２の半導体基板３０２に配された読み出し回路１１０と接続するために用いられる接合部の数を少なくすることができる。このような構成によれば、制御配線５０１の寄生容量を小さくすることが可能である。そのため、制御信号の供給に遅延が生じたり、制御信号の波形が崩れたりすることを低減することができる。結果として、光電変換装置の出力する信号の精度を向上させることができる。

図５では、簡単のため、１本の線が１つの行の画素１００に接続される複数の制御配線５０１を示している。つまり、電荷排出トランジスタ１２０に接続された制御配線５０１、転送トランジスタ１４０に接続された制御配線５０１、および、リセットトランジスタ１５０に接続された制御配線５０１が、それぞれ、第１の半導体基板３０１に配される。このように同じ基板に配された２つのトランジスタにそれぞれ接続された２つの制御配線は、同じ半導体基板に配されることが好ましい。このような構成により、当該２つの制御配線の寄生容量の差を小さくすることができる。結果として、画素１００の画素回路の動作の同期性が向上し、光電変換装置の出力する信号の精度を向上させることができる。

［動作］
続いて、本実施例の光電変換装置の動作を説明する。図６は、光電変換装置の動作を説明するためのタイミングチャートを示す。図６は、制御信号ＯＦＧ、制御信号ＲＥＳ、制御信号ＴＸ、ランプ信号ＲＡＭＰ、および、初期化信号ＩＮＩを示している。符号の末尾の数字は、図１の行番号に対応している。

時刻ｔ１から時刻ｔ２の期間に、全行の光電変換部１３０の電荷の排出（リセット）を同時に行う。その後、光電変換部１３０は、入射光によって生じた信号電荷を蓄積する。続いて、時刻ｔ９から時刻ｔ１０の期間に、全ての行において、入力トランジスタ１６０のゲート（比較器の入力ノード）の電位をリセットする。

時刻ｔ１１に、ランプ信号ＲＡＭＰのレベルを上げて、比較器の出力ノード（トランジスタ２１０のドレイン）の電位を電源電圧に振り切らせる。これにより、トランジスタ２３０がオフ状態になる。

その後、時刻ｔ１２で初期化信号ＩＮＩをローレベルにする。トランジスタ２３０がオンの状態で初期化信号ＩＮＩをローレベルにすると、初期化信号ＩＮＩがローレベルになった直後にトランジスタ２２０がオンする。そのため、ランジスタ２３０がオフの状態で初期化信号ＩＮＩをローレベルにすることが好ましい。時刻ｔ１２には、ランプ信号ＲＡＭＰの電位の変化、つまり、スロープ動作が開始される。

時刻ｔ１２から時刻ｔ１３の間のいずれかのタイミングで、比較器の出力ノードの電位、つまり、ラッチ信号が反転する。このときの動作は、図３で説明した通りである。ラッチ信号の反転に応じて、メモリ回路２６０はリセットレベル信号を保持する。リセットレベル信号は、画素１００がリセットされた状態での比較器の入力ノードの電位に対応するデジタル信号である。

時刻ｔ１４から時刻ｔ１５に、光電変換部１３０から入力トランジスタ１６０のゲートへ、信号電荷が転送される。すなわち、入力トランジスタ１６０のゲートに、光電変換部で生じた信号電荷に基づく信号が入力される。この信号電荷の転送はすべての行で同時に行われる。時刻ｔ２から時刻ｔ１５までが露光期間あるいは蓄積期間である。

時刻ｔ１６から時刻ｔ１７の期間で、光電変換部１３０で生じた信号電荷に基づく信号に対してＡＤ変換が行われる。時刻ｔ１６から時刻ｔ１７の間のいずれかのタイミングで、比較器の出力ノードの電位、つまり、ラッチ信号が反転する。ラッチ信号の反転に応じて、メモリ回路２６０は光レベル信号を保持する。光レベル信号は、光電変換部１３０で生じた信号電荷に基づく信号に対応するデジタル信号である。

メモリ回路２６０に保持されたリセットレベル信号は、時刻ｔ１３から時刻ｔ１６の間に、後段の処理部（不図示）へ転送される。また、時刻ｔ１７以降に、光レベル信号が処理部へ転送される。その後、処理部は、リセットレベル信号と光レベル信号との差分処理を行い、差分信号を外部に出力する。メモリ回路２６０から処理部へのデジタル信号の転送は、行順次に行われても良いし、全画素で同時に行われてもよい。

以上に説明した動作では、すべての行の電荷排出トランジスタ１２０が互いに同期して動作し、そして、すべての行の転送トランジスタ１４０が互いに同期して動作する。そのため、すべての行で露光期間が一致する。いわゆる、グローバル電子シャッタ動作が行われる。

［その他の観点］
本実施例では、図５の制御配線５０１は、グローバル電子シャッタ動作を行うための制御信号を供給する。特に、このような配線の寄生抵抗は小さいことが好ましい。グローバル電子シャッタ動作においては、多数の行の画素１００のトランジスタが同期して動作する。そのため、読み出し回路１１０（走査回路）は、複数の行の制御配線５０１の電圧を同時に変化させる。もし制御配線の寄生容量が大きいと、読み出し回路１１０の出力回路に非常に大きな駆動力が求められる。消費電力や光電変換装置の小型化の観点では、大きな駆動力の出力回路は不利である。したがって、複数の画素１００に接続された制御配線５０１が、第１の半導体基板３０１に配されることにより、グローバル電子シャッタ動作に適した光電変換装置を提供することができる。

別の観点として、複数の画素１００を含む画素グループに着目したとき、制御配線５０１に接続される接合部の数が、画素回路の内部の接続配線５０２に接続される接合部の数より少ない。画素グループは、例えば、１つの行である。具体例として、１つの行に８０００個の画素が含まれる例を考える。このとき、制御配線５０１は、８０００個の画素１００のトランジスタに接続される。制御配線５０１の接続される接合部の数は、１個である。一方で、８０００個の画素１００のそれぞれにおいて、少なくとも１つの接続配線５０２が用いられる。したがって、１つの行の画素１００について着目すると、８０００個以上の接続配線５０２が配される。このように、１つの行において、制御配線５０１に接続される接合部の数は、接続配線５０２に接続される接合部の数より少ない。

制御配線５０１に、複数の接合部が接続されてもよい。例えば、読み出し回路１１０を、画素アレイの両側に配置する場合、制御配線５０１は２つの接合部に接続される。このような構成によれば、制御配線５０１を駆動する駆動力を大きくすることができる。結果として、光電変換装置の出力する信号の精度を向上させることができる。

複数の読み出し回路１１０を配置する場合には、第１の半導体基板３０１、および、第２の半導体基板３０２のそれぞれに、少なくとも１つの読み出し回路１１０を配置してもよい。図７は、図５の変形例を示す。第１の半導体基板３０１に読み出し回路１１０が追加されている点が、図７と図５との相違点である。このような構成によれば、制御配線５０１を駆動する駆動力を大きくすることができる。結果として、光電変換装置の出力する信号の精度を向上させることができる。

あるいは、制御配線５０１の抵抗を下げるため、第１の半導体基板３０１の制御配線５０１が、第２の半導体基板３０２に配された制御配線５０３に接続されてもよい。図８は、図５の変形例を示す。第２の半導体基板３０２に制御配線５０３が追加されている点が、図７と図５との相違点である。図８においては、制御配線５０１が３つ以上の接合部に接続される。このような構成により、光電変換装置の出力する信号の精度を向上させることができる。

第１の半導体基板３０１の制御配線５０１と第２の半導体基板３０２の制御配線５０３が用いられる場合、読み出し回路１１０は第１の半導体基板３０１に配置されてもよい。図９は、図８の変形例を示す。図８と異なっている点は、読み出し回路１１０が第１の半導体基板３０１に設けられていることである。また、図８では２つの画素１００につき１つの接合部が配されている。一方、図９では、１つの画素１００につき１つの接合部が配される。このように、接合部の数は任意である。

以上に説明した通り、本実施例の制御配線５０１は、第１の半導体基板３０１に配置される。そして、制御配線５０１は、複数の画素１００のトランジスタに共通に接続される。構成によれば、光電変換装置の出力する信号の精度を向上させることができる。

［実施例２］
本実施例に係る光電変換装置を説明する。実施例１では、参照トランジスタ１７０が第１の半導体基板３０１に配置されている。これに対し、本実施例では、参照トランジスタ１７０が第２の半導体基板３０２に配置される。以下では、実施例１と異なる点を説明し、実施例１と同じ部分は説明を省略する。

本実施例の光電変換装置の全体構成、および、画素１００の機能ブロックは、実施例１と同じである。つまり、図１は、光電変換装置の構成を模式的に示す。また、図２は、画素１００の構成を模式的に示すブロック図である。これらの図面の説明は実施例１と同じであるため、説明を省略する。

図１０は、画素１００の等価回路を示す図である。ただし、メモリ回路２６０はブロックで示されている。図１０が示すように、本実施例の画素１００の等価回路は、実施例１（図３）と同じである。そのため、各回路ブロックの機能についての説明は省略する。

実施例１との差異は、入力トランジスタ１６０と、参照トランジスタ１７０とが、互いに異なる半導体基板に配されることである。

具体的に、光電変換部１３０は、第１の半導体基板３０１に配される。電荷排出トランジスタ１２０、転送トランジスタ１４０、および、リセットトランジスタ１５０を含む信号電荷処理回路１０は、第１の半導体基板３０１に配される。

差動対回路１１の入力トランジスタ１６０、および、電流源１８０は、第１の半導体基板３０１に配される。これに対して、差動対回路１１の参照トランジスタ１７０は、第２の半導体基板３０２に配される。本実施例は、この点で、実施例１と相違している。

他は、実施例１と同様に、トランジスタ２００およびトランジスタ２１０を含むカレントミラー回路１３は、第２の半導体基板３０１に配される。４つのトランジスタ２２０、２３０、２３５、２４０を含む正帰還回路１４は、第２の半導体基板３０１に配される。レベルシフタ回路２５０ならびにメモリ回路２６０は、第２の半導体基板３０１に配される。また、図１の読み出し回路１１０、および、図２のランプ信号発生回路１２は、それぞれ、第２の半導体基板３０２に配置される。

上述の通り、画素１００はＡＤＣ回路を含む。そして、画素１００のＡＤＣ回路は、２つの半導体基板に分かれて配置される。具体的に、ＡＤＣ回路の差動対回路１１の一部は、第１の半導体基板３０１に配される。一方、ＡＤＣ回路の差動対回路１１の他の一部は、第２の半導体基板３０２に配される。ＡＤＣ回路のカレントミラー回路１３およびメモリ回路２６０は、第２の半導体基板３０２に配される。

２つの半導体基板の相対的な配置、ならびに、配線の配置は、実施例１と同じである。すなわち、図５および図７が、第１の半導体基板３０１と第２の半導体基板３０２との配置および接続を模式的に示す図である。ただし、本実施例では、図５の接続配線５０２は、入力トランジスタ１６０と電流制限トランジスタ１９０とを接続する配線、および、参照トランジスタ１７０と電流源１８０とを接続する配線に対応する。

実施例１と同様に、本実施例の制御配線５０１は、第１の半導体基板３０１に配置される。換言すると、制御配線５０１は、接合部と第１の半導体基板３０１との間に配される。そして、制御配線５０１は、複数の画素１００のトランジスタ（電荷排出トランジスタ１２０、転送トランジスタ１４０、あるいは、リセットトランジスタ１５０）に共通に接続される。つまり、制御配線５０１は、複数の画素１００に対して、図１の制御信号ＴＸ、制御信号ＯＦＧ、あるいは、制御信号ＲＥＳを供給する。そのため、制御配線５０１を第２の半導体基板３０２に配された読み出し回路１１０と接続するために用いられる接合部の数を少なくすることができる。このような構成によれば、制御配線５０１の寄生容量を小さくすることが可能である。そのため、制御信号の供給に遅延が生じたり、制御信号の波形が崩れたりすることを低減することができる。結果として、光電変換装置の出力する信号の精度を向上させることができる。

さらに、画素回路の配置の振り分けについてのバリエーションを説明する。図１１は、画素１００の等価回路を示す図である。図３、図４、あるいは、図１０と同じ機能を有する部分には、同じ符号を付す。

図１１（ａ）に示された例では、光電変換部１３０は、第１の半導体基板３０１に配される。電荷排出トランジスタ１２０、転送トランジスタ１４０、および、リセットトランジスタ１５０を含む信号電荷処理回路１０は、第１の半導体基板３０１に配される。

これに対して、入力トランジスタ１６０、参照トランジスタ１７０、および、電流源１８０を含む差動対回路１１は、第１の半導体基板３０２に配される。他は、実施例１と同様に、トランジスタ２００およびトランジスタ２１０を含むカレントミラー回路１３は、第２の半導体基板３０１に配される。４つのトランジスタ２２０、２３０、２３５、２４０を含む正帰還回路１４は、第２の半導体基板３０１に配される。レベルシフタ回路２５０ならびにメモリ回路２６０は、第２の半導体基板３０１に配される。また、図１の読み出し回路１１０、および、図２のランプ信号発生回路１２は、それぞれ、第２の半導体基板３０２に配置される。

図１１（ａ）の変形例では、ＡＤＣ回路の全部が、第２の半導体基板３０２に配置される。このような構成によれば、第１の半導体基板３０１には、信号電荷処理回路１０だけが配される。そのため、光電変換部１３０の面積を相対的に大きくすることができる。結果として、感度を向上させることができる。

なお、図１１（ａ）の例では、図５の接続配線５０２は、入力トランジスタ１６０のゲートと転送トランジスタ１４０とを接続する配線、および、入力トランジスタ１６０のドレインとリセットトランジスタ１５０とを接続する配線に対応する。

図１１（ｂ）に示された例では、リセットトランジスタ１５０が第２の半導体基板３０２に配される。このように、信号電荷処理回路１０の一部が、第２の半導体基板３０２に配されてもよい。他のトランジスタの配置は他の例と同じであるため、説明を省略する。

図１１（ｂ）の例では、図５の接続配線５０２は、入力トランジスタ１６０のゲートと転送トランジスタ１４０とを接続する配線だけである。そのため、接合部に接続される接続配線５０２の数を減らすことができる。また、第１の半導体基板３０１に配置される素子が減るので、光電変換部１３０の感度を向上させることが可能である。

以上に説明した通り、本実施例は実施例１に対して画素回路の分け方が異なる。いずれの例においても、実施例１と同様に、光電変換装置の出力する信号の精度を向上させることができる。

［実施例３］
本実施例は、上述の実施例１および実施例２の変形例である。本実施例の配線の配置が、実施例１および実施例２の配線の配置と異なっている。そのため、実施例１および実施例２と異なる点を説明する。

本実施例の光電変換装置の全体構成、および、画素１００の機能ブロックは、実施例１と同じである。つまり、図１は、光電変換装置の構成を模式的に示す。また、図２は、画素１００の構成を模式的に示すブロック図である。これらの図面の説明は実施例１と同じであるため、説明を省略する。

また、本実施例の画素１００の等価回路は、実施例１または実施例２の画素１００と同じである。すなわち、図３、図４、図１０、および、図１１が、本実施例の画素１００の等価回路を示している。

図１２は、第１の半導体基板３０１と第２の半導体基板３０２との配置および接続を模式的に示す図である。第１の半導体基板３０１に、複数の画素１００の画素回路の少なくとも一部が、行列を成すように二次元上に配置される。また、第２の半導体基板３０２には、画素回路の一部などの回路ブロックが行列を成すように二次元上に配置される。

図１２が示すように、複数の画素１００に制御信号を供給する制御配線５０３が、第２の半導体基板３０２に配される。また、複数の画素１００に対応して、複数の接続配線５０４が配されている。複数の接続配線５０４のそれぞれは、対応する画素１００に含まれ、かつ、第１の半導体基板３０１に配されたトランジスタと、第２の半導体基板３０２に配された制御配線５０３とを接続している。本実施例では、接続配線５０４が接合部に接続されている。つまり、複数の接続配線５０４に対応して、複数の接合部が形成される。

読み出し回路１１０は、第２の半導体基板３０２に配置される。そして、読み出し回路１１０は、制御配線５０３、および、接続配線５０４を介して、第１の半導体基板３０１に配されたトランジスタに、制御信号を供給する。

読み出し回路１１０は、第１の半導体基板３０１に配置されてもよい。この場合の変形例を図１３に示す。図１３は、第１の半導体基板３０１と第２の半導体基板３０２との配置および接続を模式的に示す図である。読み出し回路１１０は、まず、第１の接続配線５０４を介して、第２の半導体基板３０２の制御配線５０３に電気的に接続される。さらに、制御配線５０３は、第２の接続配線５０４を介して、第１の半導体基板３０１に配された画素１００のトランジスタに電気的に、接続される。つまり、読み出し回路１１０から、第１の半導体基板３０１に配されたトランジスタまでの信号経路が、２つの接合部を含む。

図１２および図１３のいずれの例においても、第１の半導体基板３０１に配されたトランジスタは、個別の接合部から制御信号を受ける。このような構成によれば、制御信号が他のノードにクロストークすることを低減することができる。他のノードとは、第１の半導体基板３０１の電源配線や第１の半導体基板３０１のウェルである。第１の半導体基板３０１の制御配線が複数の画素１００にわたって延在していると、電源配線やウェルとのカップリングが大きくなる。そのため、制御信号の変化が電源電圧や接地電圧に伝わる、いわゆる、クロストークが生じやすくなる。しかし、図１２や図１３の構成では、複数の画素１００にわたって延在する制御配線５０３が第２の半導体基板３０２に配されるため、当該制御配線５０３から電源配線やウェルまでの距離を長くすることができる。そのため、電源電圧などへのクロストークを低減できる。

制御信号を供給する配線が画素１００ごとに形成された接合部に接続されることは、光電変換装置の機能を向上する面でも有利である。図１４は、本実施例の変形例を示す。図１３は、第１の半導体基板３０１と第２の半導体基板３０２との配置および接続を模式的に示す図である。画素１００の構成は、実施例１あるいは実施例２と同じである。

図１４においては、第２の半導体基板３０２の制御配線５０３が、タイミング制御回路３０を介して、接続配線５０４に接続される。複数の画素１００に対応して、複数のタイミング制御回路３０が配されている。タイミング制御回路３０は、制御配線５０３に供給された制御信号を所定の時間だけ遅延させて、第１の半導体基板３０１のトランジスタに伝達する。このような構成により、複数の画素１００を互いに独立して制御することが可能である。例えば、画素アレイの位置によって、露光期間を変えることができる。明るい部分と暗い部分とを含む被写体を適切な階調で撮像することができるなど、光電変換装置の高機能化が可能である。

なお、図１４に示す例では、複数のタイミング制御回路３０が、第２の半導体基板３０２において行列を成すように二次元状に配される。この実施例では、画素回路の全部が第１の半導体基板３０１に配されてもよい。

［実施例４］
本実施例は、実施例３の変形例である。本実施例の配線の配置が、実施例３の配線の配置と異なっている。そのため、実施例と異なる点を説明する。

本実施例の光電変換装置の全体構成、および、画素１００の機能ブロックは、実施例１と同じである。つまり、図１は、光電変換装置の構成を模式的に示す。また、図２は、画素１００の構成を模式的に示すブロック図である。これらの図面の説明は実施例１と同じであるため、説明を省略する。

また、本実施例の画素１００の等価回路は、実施例１乃至実施例３の画素１００と同じである。すなわち、図３、図４、図１０、および、図１１が、本実施例の画素１００の等価回路を示している。

図１５は、第１の半導体基板３０１と第２の半導体基板３０２との配置および接続を模式的に示す図である。第１の半導体基板３０１に、複数の画素１００の画素回路の少なくとも一部が、行列を成すように二次元上に配置される。また、第２の半導体基板３０２には、画素回路の一部などの回路ブロックが行列を成すように二次元上に配置される。

図１５が示すように、複数の画素１００に制御信号を供給する制御配線５０３が、第２の半導体基板３０２に配される。また、第１の半導体基板３０１に、複数のブロック配線５０５が配される。複数のブロック配線５０５のそれぞれは、複数の画素１００のトランジスタに接続されている。図１５では、１つのブロック配線５０５が、２つの画素１００のトランジスタに接続されている。複数のブロック配線５０５に対応して、複数の接続配線５０４が配されている。複数の接続配線５０４のそれぞれは、対応するブロック配線５０５と第２の半導体基板３０２に配された制御配線５０３とを接続している。

図１５では、ブロック配線５０５が接合部に接続されている。したがって、図１２に示された実施例に比べて、接合部の数を減らすことができる。配線の寄生容量を小さくすることができるため、結果として、光電変換装置の出力する信号の精度を向上させることができる。

精度向上の効果に加えて、実施例３と同様に、電源電圧などへのクロストークを低減できる。ブロック配線５０５は、第１の半導体基板３０１の画素アレイの全体にわたって延びる配線よりも短いため、ブロック配線５０５と第１の半導体基板３０１のウェルなどとの間の寄生容量（カップリング）は小さい。そのため、クロストークを低減することができる。さらに、実施例３のタイミング制御回路３０を組み合わせることで、光電変換装置の高機能化が可能である。

図１５では、１つのブロック配線５０５が１つの行に含まれる２つの画素１００のトランジスタを互いに接続している。変形例として、１つのブロック配線５０５が１つの列に含まれる複数の画素１００のトランジスタを接続してもよい。

別の変形例として、１つのブロック配線５０５が、複数の行および複数の列からなる行列を成す複数の画素１００のトランジスタを、互いに接続してもよい。例えば、露光期間をエリアごとに制御する場合に、このような構成は好適である。具体的には、図１４に示された複数のタイミング制御回路３０の中の１つが、ブロック配線５０５を介して、複数行および複数列からなる行列を成す複数の画素１００に接続される。

以上に説明した通り、本実施例においては、第１の半導体基板３０１にブロック配線５０５が配される。そして、複数のブロック配線５０５のそれぞれが、対応する接続配線５０４を介して制御配線５０３に接続される。このような構成によれば、実施例１乃至実施例３の効果を同時に得ることができる。具体的には、クロストークの低減および光電変換装置の高機能化の少なくとも１つと、光電変換装置の出力する信号の精度の向上とを両立することができる。

［実施例５］
別の実施例を説明する。画素１００の画素回路が３つの半導体基板に分かれて配置されることが、本実施例と実施例１乃至実施例４との相違点である。具体的には、メモリ回路２６０が、第３の半導体基板３０３に配される。それ以外の構成は、実施例１乃至実施例４の構成が適用される。

図１６は、画素１００の構成を模式的に示すブロック図である。画素１００の画素回路は、機能的に、複数の回路ブロックにより構成される。信号電荷処理回路１０は、光電変換部で生じた信号電荷の蓄積、転送、排出を行う。差動対回路１１は、差動対を構成するトランジスタ、および、差動対に電流を供給する電流源を含む。カレントミラー回路１３は差動対回路１１に流れる電流を制御する。差動対回路１１およびカレントミラー回路１３は、ＡＤＣ回路の比較器を構成する。さらに、画素１００の画素回路は、レベルシフタ回路２５０、メモリ回路２６０を含む。レベルシフタ回路２５０は、比較器から出力されるラッチ信号の振幅を小さくする。メモリ回路２６０は、比較器の出力するラッチ信号に基づいて、デジタル信号を保持する。典型的には、差動対回路１１、カレントミラー回路１３、および、メモリ回路２６０が、ＡＤＣ回路を構成する。

各回路ブロックの詳細な構成は、実施例１と同じである。すなわち、図３が本実施例の画素１００の等価回路図を示している。なお、不図示のランプ信号発生回路１２が、ＡＤＣ回路にランプ信号を供給する。また、本実施例の画素１００は、正帰還回路１４を含まない。そのため、比較器の出力ノードが、直接、レベルシフタ回路２５０に接続される。なお、実施例１のように、画素１００が正帰還回路１４を含んでもよい。正帰還回路１４は、比較器の出力の反転を高速化する。換言すると、正帰還回路１４は、比較器の出力が反転を開始したことに応じて、立ち上がり（または立ち下がり）のより速いパルスを生成する。

図１６が示すように、光電変換部１３０、信号電荷処理回路１０、および、差動対回路１１が第１の半導体基板３０１（上部基板）に配される。カレントミラー回路１３、および、レベルシフタ回路２５０が、第２の半導体基板３０２（中間基板）に配される。メモリ回路２６０は、第３の半導体基板３０３（下部基板）に配される。光源（被写体）に近い側から順に、第１の半導体基板３０１、第２の半導体基板３０２、および、第３の半導体基板３０３が積層される。

本実施例においても、実施例１乃至実施例４と同じ効果を得ることができる。

［実施例６］
次に、実施例１乃至実施例５の画素１００の構成の変形例を説明する。本実施例の画素１００は、アナログデジタル変換回路を含まない。代わりに、本実施例の画素１００は、信号電荷を保持する信号電荷保持部を有する。

［全体構成］
図１７は、光電変換装置の構成を模式的に示す。光電変換装置は、複数の画素１００、および、複数の画素１００から信号を読み出すための読み出し回路１１０を備える。

画素１００は、光電変換部と画素回路を含む。光電変換部は、入射光を信号電荷に変換する。光電変換部には、シリコン基板に形成されたフォトダイオード、半導体基板の上に積層された有機光電変換膜などが用いられる。画素回路は、光電変換部で生じた電荷に基づく信号を画素から出力するための回路である。

読み出し回路１１０は、画素１００に接続された複数の制御配線に制御信号（ＴＸ１～４、ＯＦＧ１～４、ＲＥＳ１～４、ＧＳ１～４）を供給する走査回路である。画素１００は制御信号に応じて動作し、画素１００から光電変換部で生じた電荷に基づく信号が出力される。なお、読み出し回路１１０は、画素１００から出力された信号を処理する信号処理回路であってもよい。

［画素回路］
図１８は、本実施例の画素１００の回路構成を示す図である。画素１００は、光電変換部１３０、電荷保持部１３１、フローティングディフュージョン部１３２（ＦＤ部１３２）、及び、オーバーフロードレイン部を備える。画素１００は、グローバルシャッタトランジスタ１４１（ＧＳトランジスタ１４１）、転送トランジスタ１４０、選択トランジスタ１４３、リセットトランジスタ１５０、増幅トランジスタ１４２及び電荷排出トランジスタ１２０をさらに備える。各トランジスタはＭＯＳトランジスタ等により構成される。選択トランジスタ１４３は、出力線（ＰｉｘＯｕｔ）に接続される。典型的には、１つの出力線に１つの列に含まれる複数の画素が接続される。

光電変換部１３０は入射された光量に応じた信号電荷を発生する。電荷保持部１３１は、ＧＳトランジスタ１４１を介して光電変換部１３０に接続される。ＧＳトランジスタ１４１は、光電変換部１３０の信号電荷を電荷保持部１３１に転送する。電荷保持部１３１は、等価回路図において、接地容量またはダイオードとして表される。電荷保持部１３１は光電変換部１３０から転送された信号電荷を一時的に保持する。

ＦＤ部１３２は電荷保持部１３１から転送された信号電荷を電圧信号に変換する。ＦＤ部１３２は転送トランジスタ１４０を介して電荷保持部１３１と接続される。転送トランジスタ１４０は、電荷保持部１３１の信号電荷をＦＤ部１３２に転送する。また、ＦＤ部１３２はリセットトランジスタ１５０のソース及び増幅トランジスタ１４２のゲートとも接続される。リセットトランジスタ１５０のドレインにはリセット電圧が供給される。リセットトランジスタ１５０をオンにすることでＦＤ部１３２の電圧はリセットされる。

増幅トランジスタ１４２は、ゲートの電圧に応じた信号を、出力線に出力する。例えば、ＦＤ部１３２の電圧がリセットされた状態において、増幅トランジスタ１４２はリセット信号を出力する。また、転送トランジスタ１４０がオンになり電荷保持部１３１からＦＤ部１３２に信号電荷が転送された後には、転送された電荷量に対応した画素信号が増幅トランジスタ１４２のソースに出力される。

増幅トランジスタ１４２のソースは、選択トランジスタ１４３を介して、出力線に接続される。選択トランジスタ１４３がオンになると、リセット信号又は画素信号が出力線に出力される。このようにして、画素からの信号の読み出しが行われる。

光電変換部１３０は、電荷排出トランジスタ１２０を介して、ＯＦＤ部（電源ノード）に接続される。電荷排出トランジスタ１２０がオンになると、光電変換部１３０に蓄積されている信号電荷はＯＦＤ部に排出される。全画素に対し同時にＯＦＤ部へ電荷を排出し、その後、蓄積された信号電荷を電荷保持部１３１に転送することにより、全画素に対し同時かつ一定の露光時間を設定するグローバル電子シャッタが実現される。これにより、各画素から順次電荷を読み出すために生じる露光タイミングのずれが抑制され、画像の歪みが低減される。なお、グローバル電子シャッタ動作は、本実施形態の撮像装置に適用可能な駆動方法の一つの例である。本実施形態の撮像装置は、ローリングシャッタ動作だけを行ってもよい。

［２つの半導体基板の積層］
本実施例の光電変換装置は、１つの画素１００の画素回路が、２つの半導体基板（第１の半導体基板３０１および第２の半導体基板３０２）に分かれて配置される。図１８は、第１の半導体基板３０１に配置される素子と、第２の半導体基板３０２に配置される素子とを、点線で区別している。

具体的に、光電変換部１３０は、第１の半導体基板３０１に配される。電荷排出トランジスタ１２０、転送トランジスタ１４０、および、ＧＳトランジスタ１４１は、第１の半導体基板３０１に配される。さらに、電荷保持部１３１が第１の半導体基板３０１に配される。これに対して、リセットトランジスタ１５０、増幅トランジスタ１４２、および、選択トランジスタ１４３は、第２の半導体基板３０１に配される。

２つの半導体基板の接続および配置を説明する。本実施例では、光電変換部１３０を含む第１の半導体基板３０１と、画素回路の一部を含む第２の半導体基板３０２とが、積層される。第１の半導体基板３０１の表面に垂直な方向に沿って光電変換部１３０を第２の半導体基板３０２に射影したとき、光電変換部１３０の射影に、画素回路の少なくとも一部のトランジスタが重なる。具体的には、リセットトランジスタ１５０、増幅トランジスタ１４２、および、選択トランジスタ１４３のいずれか、または、全部が、光電変換部１３０の射影と重なる位置に配置される。

第１の半導体基板３０１においては、光電変換部１３０、および、ＧＳトランジスタ１４１を１つの単位とする複数の画素回路が、行列を成すように二次元状に配列される。第２の半導体基板３０２においては、増幅トランジスタ１４２、および、選択トランジスタ１４３を１つの単位とする複数の画素回路が、行列を成すように二次元状に配列される。別の観点では、電荷保持部１３１を含む画素回路の第１の部分が、第１の半導体基板３０１において、行列を成すように二次元状に配列される。そして、電荷保持部１３１を含む画素回路の第２の部分が、第２の半導体基板３０２において、行列を成すように二次元状に配列される。

次に、画素回路のトランジスタを制御するための制御信号や、画素１００の出力する信号を伝達するための配線の配置について説明する。図１９は、第１の半導体基板３０１に配されたトランジスタに接続される制御配線５０１を示している。制御配線５０１は、電荷排出トランジスタ１２０、転送トランジスタ１４０、ＧＳトランジスタ１４１、リセットトランジスタ１５０などのゲートに接続される。つまり、制御配線５０１は、図１７の制御信号ＴＸ、制御信号ＯＦＧ、制御信号ＲＥＳ、あるいは、制御信号ＧＳを供給する。図１９が示す通り、制御配線５０１は、複数の画素１００のトランジスタに共通に接続される。

また、図１９は、画素１００の内部において、第１の半導体基板３０１に配されたトランジスタと第２の半導体基板３０２に配されたトランジスタとを互いに接続する接続配線５０２を示す。接続配線５０２は、例えば、図１８において、転送トランジスタ１４０と増幅トランジスタ１４２とを接続する配線である。

第１の半導体基板３０１と第２の半導体基板３０２との間を通る点線は、配線の接合部を示す。制御配線５０１および接続配線５０２は、いずれも、接合部に接続される。接合部は少なくとも２つの配線層により形成される。光電変換装置の製造において、第１の半導体基板３０１および第２の半導体基板３０２のそれぞれの上に、少なくとも１層の配線層が形成される。そして、第１の半導体基板３０１の配線層のうち、最上層の配線層に含まれる導電部材と、第２の半導体基板３０２の配線層のうち、最上層の配線層に含まれる導電部材とが、接合される。このようにして、第１の半導体基板３０１と第２の半導体基板３０２とが積層される。導電部材は、好適には、銅または銅を含む合金で形成される。

一般的に、接合部は大きな寄生容量を有することがある。そのため、配線に接続される接合部の数が増えると、当該配線の寄生容量が大きくなる可能性がある。本実施例では、第２の半導体基板３０２に配された読み出し回路１１０から、第１の半導体基板３０１に配された画素１００のトランジスタへ制御信号を供給する信号経路が、接合部を含む。つまり、制御信号を伝達する制御配線５０１は接合部に接続されている。制御配線５０１の寄生容量が大きくなると、制御信号の供給に遅延が生じたり、制御信号の波形が崩れたりする課題が生じる可能性がある。

このような課題に対して、本実施例の制御配線５０１は、第１の半導体基板３０１に配置される。換言すると、制御配線５０１は、接合部と第１の半導体基板３０１との間に配される。そして、制御配線５０１は、複数の画素１００のトランジスタ（電荷排出トランジスタ１２０、転送トランジスタ１４０、ＧＳトランジスタ１４１、あるいは、リセットトランジスタ１５０）に共通に接続される。つまり、制御配線５０１は、複数の画素１００に対して、図１の制御信号ＴＸ、制御信号ＯＦＧ、制御信号ＲＥＳ、あるいは、制御信号ＧＳを供給する。そのため、制御配線５０１を第２の半導体基板３０２に配された読み出し回路１１０と接続するために用いられる接合部の数を少なくすることができる。このような構成によれば、制御配線５０１の寄生容量を小さくすることが可能である。そのため、制御信号の供給に遅延が生じたり、制御信号の波形が崩れたりすることを低減することができる。結果として、光電変換装置の出力する信号の精度を向上させることができる。

図１９では、簡単のため、１本の線が１つの行の画素１００に接続される複数の制御配線５０１を示している。つまり、電荷排出トランジスタ１２０に接続された制御配線５０１、転送トランジスタ１４０に接続された制御配線５０１、および、リセットトランジスタ１５０に接続された制御配線５０１が、それぞれ、第１の半導体基板３０１に配される。また、ＧＳトランジスタ１４１に接続された制御配線５０１が第１の半導体基板３０１に配される。このように同じ基板に配された２つのトランジスタにそれぞれ接続された２つの制御配線は、同じ半導体基板に配されることが好ましい。このような構成により、当該２つの制御配線の寄生容量の差を小さくすることができる。結果として、画素１００の画素回路の動作の同期性が向上し、光電変換装置の出力する信号の精度を向上させることができる。

本実施例では、図１９の制御配線５０１は、グローバル電子シャッタ動作を行うための制御信号を供給する。特に、このような配線の寄生抵抗は小さいことが好ましい。グローバル電子シャッタ動作においては、多数の行の画素１００のトランジスタが同期して動作する。そのため、読み出し回路１１０（走査回路）は、複数の行の制御配線５０１の電圧を同時に変化させる。もし制御配線の寄生容量が大きいと、読み出し回路１１０の出力回路に非常に大きな駆動力が求められる。消費電力や光電変換装置の小型化の観点では、大きな駆動力の出力回路は不利である。したがって、複数の画素１００に接続された制御配線５０１が、第１の半導体基板３０１に配されることにより、グローバル電子シャッタ動作に適した光電変換装置を提供することができる。

［変形例］
本実施例の変形例においては、実施例１で説明しているのと同様に、図１９に示された構成は、図７乃至図９のいずれかに示された構成に変更される。図７乃至図９の説明の繰り返しは省略する。

本実施例の変形例においては、実施例３で説明しているのと同様に、図１９に示された構成は、図１２乃至図１４のいずれかに示された構成に変更される。図１２乃至図１４の説明の繰り返しは省略する。

本実施例の変形例においては、実施例４で説明しているのと同様に、図１９に示された構成は、図１５に示された構成に変更される。図１５の説明の繰り返しは省略する。

また、図１８に示した画素回路の分割については、図２０に示す変形が可能である。図２０は、図１８と同様に、本実施例の画素１００の回路構成を示す図である。

図２０（ａ）の例では、光電変換部１３０が、第１の半導体基板３０１に配される。電荷排出トランジスタ１２０、転送トランジスタ１４０、ＧＳトランジスタ１４１、および、リセットトランジスタ１５０が、第１の半導体基板３０１に配される。さらに、電荷保持部１３１が第１の半導体基板３０１に配される。これに対して、増幅トランジスタ１４２、および、選択トランジスタ１４３は、第２の半導体基板３０１に配される。

図２０（ｂ）の例では、光電変換部１３０が、第１の半導体基板３０１に配される。電荷排出トランジスタ１２０、転送トランジスタ１４０、ＧＳトランジスタ１４１、リセットトランジスタ１５０、および、増幅トランジスタ１４２が、第１の半導体基板３０１に配される。さらに、電荷保持部１３１が第１の半導体基板３０１に配される。これに対して、選択トランジスタ１４３は、第２の半導体基板３０１に配される。

図２０（ｃ）の例では、光電変換部１３０が、第１の半導体基板３０１に配される。また、画素１００に含まれる全部の素子が、第１の半導体基板３０１に配される。これに対して、画素１００から信号が出力される出力線が、第２の半導体基板３０１に配される。

以上に説明した通り、本実施例の画素１００は電荷保持部１３１を有する。このような構成によれば、電荷ドメインでのグローバル電子シャッタが可能である。そして、実施例１乃至実施例５と同様に、光電変換装置の出力する信号の精度を向上させることができる。

［実施例７］
撮像システムの実施例について説明する。撮像システムとして、デジタルスチルカメラ、デジタルカムコーダ、カメラヘッド、複写機、ファックス、携帯電話、スマートフォン、車載カメラ、観測衛星などがあげられる。図２１に、撮像システムの例としてデジタルスチルカメラのブロック図を示す。

図２１において、１００１はレンズの保護のためのバリアである。１００２は被写体の光学像を撮像装置１００４に結像させるレンズである。１００３はレンズ１００２を通った光量を可変するための絞りである。撮像装置１００４には、上述の実施例１乃至実施例４のいずれかで説明した撮像装置が用いられる。

１００７は撮像装置１００４より出力された画素信号に対して、補正やデータ圧縮などの処理を行い、画像信号を取得する信号処理部である。そして、図２１において、１００８は撮像装置１００４および信号処理部１００７に、各種タイミング信号を出力するタイミング発生部、１００９はデジタルスチルカメラ全体を制御する全体制御部である。１０１０は画像データを一時的に記憶する為のフレームメモリ部である。１０１１は記録媒体に記録または読み出しを行うためのインターフェース部である。１０１２は撮像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体である。１０１３は外部コンピュータ等と通信する為のインターフェース部である。

なお、撮像システムは少なくとも撮像装置１００４と、撮像装置１００４から出力された画素信号を処理する信号処理部１００７とを有すればよい。その場合、他の構成はシステムの外部に配される。

以上に説明した通り、撮像システムの実施例において、撮像装置１００４には、実施例１乃至実施例６のいずれかの光電変換装置が用いられる。このような構成によれば、撮像システムの出力する信号の精度（画質）を向上させることができる。

［実施例８］
移動体の実施例について説明する。本実施例の移動体は、車載カメラを備えた自動車である。図２２（ａ）は、自動車２１００の外観と主な内部構造を模式的に示している。自動車２１００は、撮像装置２１０２、撮像システム用集積回路（ＡＳＩＣ：Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）２１０３、警報装置２１１２、主制御部２１１３を備える。

撮像装置２１０２には、上述の各実施例で説明した撮像装置が用いられる。警報装置２１１２は、撮像システム、車両センサ、制御ユニットなどから異常を示す信号を受けたときに、運転手へ向けて警告を行う。主制御部２１１３は、撮像システム、車両センサ、制御ユニットなどの動作を統括的に制御する。なお、自動車２１００が主制御部２１１３を備えていなくてもよい。この場合、撮像システム、車両センサ、制御ユニットが個別に通信インターフェースを有して、それぞれが通信ネットワークを介して制御信号の送受を行う（例えばＣＡＮ規格）。

図２２（ｂ）は、自動車２１００のシステム構成を示すブロック図である。自動車２１００は、第１の撮像装置２１０２と第２の撮像装置２１０２を含む。つまり、本実施例の車載カメラはステレオカメラである。撮像装置２１０２には、光学部２１１４により被写体像が結像される。撮像装置２１０２から出力された画素信号は、画像前処理部２１１５によって処理され、そして、撮像システム用集積回路２１０３に伝達される。画像前処理部２１１５は、Ｓ－Ｎ演算や、同期信号付加などの処理を行う。

撮像システム用集積回路２１０３は、画像処理部２１０４、メモリ２１０５、光学測距部２１０６、視差演算部２１０７、物体認知部２１０８、異常検出部２１０９、および、外部インターフェース（Ｉ／Ｆ）部２１１６を備える。画像処理部２１０４は、画素信号を処理して画像信号を生成する。また、画像処理部２１０４は、画像信号の補正や異常画素の補完を行う。メモリ２１０５は、画像信号を一時的に保持する。また、メモリ２１０５は、既知の撮像装置２１０２の異常画素の位置を記憶していてもよい。光学測距部２１０６は、画像信号を用いて被写体の合焦または測距を行う。視差演算部２１０７は、視差画像の被写体照合（ステレオマッチング）を行う。物体認知部２１０８は、画像信号を解析して、自動車、人物、標識、道路などの被写体の認知を行う。異常検出部２１０９は、撮像装置２１０２の故障、あるいは、誤動作を検知する。異常検出部２１０９は、故障や誤動作を検知した場合には、主制御部２１１３へ異常を検知したことを示す信号を送る。外部Ｉ／Ｆ部２１１６は、撮像システム用集積回路２１０３の各部と、主制御部２１１３あるいは種々の制御ユニット等との間での情報の授受を仲介する。

自動車２１００は、車両情報取得部２１１０および運転支援部２１１１を含む。車両情報取得部２１１０は、速度・加速度センサ、角速度センサ、舵角センサ、測距レーダ、圧力センサなどの車両センサを含む。

運転支援部２１１１は、衝突判定部を含む。衝突判定部は、光学測距部２１０６、視差演算部２１０７、物体認知部２１０８からの情報に基づいて、物体との衝突可能性があるか否かを判定する。光学測距部２１０６や視差演算部２１０７は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。

運転支援部２１１１が他の物体と衝突しないように自動車２１００を制御する例を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。

自動車２１００は、さらに、エアバッグ、アクセル、ブレーキ、ステアリング、トランスミッション等の走行に用いられる駆動部を具備する。また、自動車２１００は、それらの制御ユニットを含む。制御ユニットは、主制御部２１１３の制御信号に基づいて、対応する駆動部を制御する。

本実施例に用いられた撮像システムは、自動車に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。

以上に説明した通り、自動車の実施例において、撮像装置２１０２には、実施例１乃至実施例６のいずれかの光電変換装置が用いられる。このような構成によれば、撮像装置を備えた移動体において、撮像装置の出力する信号の精度（画質）を向上させることができる。

１００ 画素
１３０ 光電変換部
１６０ 入力トランジスタ
１７０ 参照トランジスタ
１１ 差動対回路

Claims (15)

1. 光電変換部、および、前記光電変換部で生じた信号電荷を処理するためのトランジスタおよび、アナログデジタル変換回路をそれぞれが含む複数の画素と、
   前記複数の画素の前記光電変換部および前記トランジスタが、二次元状に配列された領域を有する第１の半導体基板と、
   複数の回路ブロックが二次元状に配列された第２の半導体基板と、
   前記第１の半導体基板と前記第２の半導体基板とを電気的に接続し、前記領域に配された接合部と、
   前記第１の半導体基板と前記接合部との間に配され、かつ、前記複数の画素の前記トランジスタと前記接合部とに接続され、かつ、前記複数の画素の前記トランジスタのゲートに制御信号を供給する配線と、を備える、
   ことを特徴とする光電変換装置。
2. 前記複数の回路ブロックのそれぞれは、前記複数の画素の対応する１つの前記アナログデジタル変換回路の少なくとも一部を含む、
   ことを特徴とする請求項１に記載の光電変換装置。
3. 前記複数の回路ブロックのそれぞれは、前記複数の画素の対応する１つの前記アナログデジタル変換回路から出力されたデジタル信号を保持するメモリ回路を含む、
   ことを特徴とする請求項１または請求項２に記載の光電変換装置。
4. 複数の画素のそれぞれは、前記信号電荷を処理するための第２のトランジスタを含み、
   前記第１の半導体基板と前記接合部との間に配され、かつ、前記複数の画素の前記第２のトランジスタに接続され、かつ、前記複数の画素の前記第２のトランジスタに制御信号を供給する第２の配線と、を備える、
   ことを特徴とする請求項１乃至請求項３のいずれか一項に記載の光電変換装置。
5. 光電変換部、および、前記光電変換部で生じた信号電荷を処理するためのトランジスタ、および、アナログデジタル変換回路をそれぞれが含む複数の画素と、
   前記複数の画素の前記光電変換部および前記トランジスタが、二次元状に配列された領域を有する第１の半導体基板と、
   複数の回路ブロックが二次元状に配列された第２の半導体基板と、
   前記第１の半導体基板と前記第２の半導体基板とを電気的に接続し、前記領域に配された複数の接合部と、
   前記第１の半導体基板と前記接合部との間に配された配線と、を備え、
   前記複数の接合部のそれぞれは、前記複数の回路ブロックの対応する１つと前記複数の画素の対応する１つの前記トランジスタとを前記配線を介して電気的に接続する、
   ことを特徴とする光電変換装置。
6. 前記複数の回路ブロックのそれぞれは、供給された制御信号を遅延させて、前記トランジスタに伝達するタイミング制御回路を含む、
   ことを特徴とする請求項５に記載の光電変換装置。
7. 前記複数の回路ブロックのそれぞれは、前記複数の画素の対応する１つの前記アナログデジタル変換回路の少なくとも一部を含む、
   ことを特徴とする請求項５または請求項６に記載の光電変換装置。
8. 前記複数の回路ブロックのそれぞれは、前記複数の画素の対応する１つの前記アナログデジタル変換回路から出力されたデジタル信号を保持するメモリ回路を含む、
   ことを特徴とする請求項５乃至請求項７のいずれか一項に記載の光電変換装置。
9. 前記アナログデジタル変換回路は前記トランジスタと共通のノードを有する差動対を含むことを特徴とする請求１乃至請求項８のいずれか一項に記載の光電変換装置。
10. 光電変換部、前記光電変換部で生じた信号電荷を保持する電荷保持部、前記電荷保持部から転送された信号電荷に基づく信号を出力する増幅トランジスタ、および、前記信号電荷を処理するためのトランジスタを、それぞれが含む複数の画素と、
    前記複数の画素のそれぞれの第１の部分が配された領域を有する第１の半導体基板と、
    前記複数の画素のそれぞれの第２の部分が配された第２の半導体基板と、
    前記第１の半導体基板と前記第２の半導体基板とを電気的に接続し、前記領域に配された複数の接合部と、
    前記第１の半導体基板と前記接合部との間に配され、かつ、前記複数の画素の前記トランジスタと前記接合部とに接続され、かつ、前記複数の画素の前記トランジスタのゲートに制御信号を供給する配線と、を備える、
    ことを特徴とする光電変換装置。
11. 前記信号電荷を処理するためのトランジスタは、前記光電変換部の信号電荷を前記電荷保持部に転送する第１のトランジスタ、および、前記電荷保持部の信号電荷を前記増幅トランジスタの入力ノードに転送する第２のトランジスタを含み、
    前記配線は、前記複数の画素の前記第１のトランジスタに接続される、
    ことを特徴とする請求項１０に記載の光電変換装置。
12. 前記信号電荷を処理するためのトランジスタは、前記光電変換部の信号電荷を排出するための電荷排出トランジスタを含み、
    前記配線は、前記複数の画素の前記電荷排出トランジスタに接続される、
    ことを特徴とする請求項１０に記載の光電変換装置。
13. 前記領域において、前記光電変換部の１行に対し複数の前記接合部が配されることを特徴とする請求項１乃至９のいずれか一項に記載の光電変換装置。
14. 請求項１乃至請求項１３のいずれか一項に記載の光電変換装置と、
    前記光電変換装置から出力された信号を処理して画像信号を取得する処理装置と、を備えた撮像システム。
15. 移動体であって、
    請求項１乃至請求項１３のいずれか一項に記載の光電変換装置と、
    前記光電変換装置から出力された信号に対して処理を行う処理装置と、
    前記処理の結果に基づいて前記移動体を制御する制御手段と、を有することを特徴とする移動体。

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