JP6545047B2 - 半導体装置および半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置および半導体装置の製造方法に関し、特に、ショットキー電極を有する半導体装置およびショットキー電極を有する半導体装置の製造方法に関するものである。

たとえば特開２００８−２８２９７２号公報によれば、ｎ型ドリフト層およびｐ型層の各々に接するショットキー電極を有するジャンクションバリアショットキーダイオードが開示されている。ジャンクションバリアショットキーダイオードにおいては、逆バイアス時、言い換えればオフ状態時、にｐ型層から拡がる空乏層が、ショットキー電極とｎ型ドリフト層とによるショットキー接合部を覆う。これにより、ショットキー接合部に印加される電界が緩和される。よってオフ状態時のリーク電流が抑制される。

特開２００８−２８２９７２号公報

上述したように、上記ｐ型層、より一般的にいえばドリフト層の導電型と異なる導電型を有する層、が設けられることにより、リーク電流が抑制される。一方で、このような層が設けられる場合、ショットキーダイオードとして機能し得る部分の面積が小さくなることから、ある程度のオン抵抗の増大は避けられない。そこで、オン抵抗の増大をなるべく抑制しつつリーク電流を抑制する方法が望まれる。しかしながらそのような方法はこれまで十分に検討されてきていなかった。

本発明は以上のような課題を解決するためになされたものであり、その一の目的は、リーク電流を抑制しつつ、オン抵抗の増大を抑制することができる半導体装置を提供することである。また他の目的は、リーク電流を抑制しつつ、オン抵抗の増大を抑制することができる半導体装置の製造方法を提供することである。またさらに他の目的は、半導体装置の簡素化された製造方法を提供することである。

本発明の一の局面に従う半導体装置は半導体層およびショットキー電極を有している。半導体層は、底面および側壁を有する複数のトレンチ領域と、複数のトレンチ領域の外の非トレンチ領域と、を有する一の面を含んでいる。半導体層は、第１の導電型を有する第１の部分と、第１の導電型と異なる第２の導電型を有し、複数のトレンチ領域および非トレンチ領域の各々に配置された第２の部分と、を含んでいる。ショットキー電極は、半導体層の一の面上に設けられており、第１の部分にショットキー接合された部分と第２の部分に接合された部分とを含んでいる。半導体層の第１の部分は、側壁のうち底面へとつながる端部をなしている。半導体層の第２の部分は、ショットキー電極に複数のトレンチ領域の底面で接する部分と、ショットキー電極に複数のトレンチ領域の間で接する部分をと含む。

本発明の他の局面に従う半導体装置は半導体層およびショットキー電極を有している。半導体層は、底面および側壁を有する複数のトレンチ領域と、複数のトレンチ領域の外の非トレンチ領域と、を有する一の面を含んでいる。半導体層は、第１の導電型を有する第１の部分と、第１の導電型と異なる第２の導電型を有し、複数のトレンチ領域に配置された第２の部分と、を含んでいる。ショットキー電極は、半導体層の一の面上に設けられており、第１の部分にショットキー接合された部分と第２の部分に接合された部分とを含んでいる。半導体層の第１の部分および第２の部分の各々は底面を部分的になしている。半導体層の第２の部分は、ショットキー電極に複数のトレンチ領域の間で接する部分を含む。少なくとも一の断面視において、半導体層のうち、ショットキー電極に複数のトレンチ領域の間で接する部分は、第１の部分および第２の部分の両方からなる。

本発明のさらに他の局面に従う半導体装置は半導体層およびショットキー電極を有している。半導体層は、底面および側壁を有する複数のトレンチ領域と、複数のトレンチ領域の外の非トレンチ領域と、を有する一の面を含んでいる。半導体層は、第１の導電型を有する第１の部分と、第１の導電型と異なる第２の導電型を有し、一の面の一部に配置された第２の部分と、を含んでいる。ショットキー電極は、半導体層の一の面上に設けられており、第１の部分にショットキー接合された部分と第２の部分に接合された部分とを含んでいる。半導体層の第１の部分は側壁の全体をなしている。半導体層の第２の部分は、ショットキー電極に複数のトレンチ領域の間で接する部分を含む。

本発明の一の局面に従う半導体装置の製造方法は次の工程を有している。一の面を有し、第１の導電型を有する半導体層が準備される。半導体層の一の面に、底面および側壁を有する複数のトレンチ領域と、複数のトレンチ領域の外の非トレンチ領域とが設けられる。複数のトレンチ領域を覆い、複数のトレンチ領域の間の非トレンチ領域の少なくとも一部を露出する第１の注入マスクが形成される。第１の注入マスクを用いた選択的なイオン注入により半導体層の一の面の一部の導電型を第１の導電型と異なる第２の導電型へ変化させる第１のイオン注入工程が行われる。側壁の全体を覆い、底面の少なくとも一部を露出する第２の注入マスクが形成される。第２の注入マスクを用いた選択的なイオン注入により半導体層の一の面の一部の導電型を第１の導電型と異なる第２の導電型へ変化させる第２のイオン注入工程が行われる。第１および第２のイオン注入工程によって、半導体層に、第１の導電型を有する第１の部分と、第２の導電型を有する第２の部分とが設けられる。半導体層の一の面上に、第１の部分にショットキー接合された部分と第２の部分に接合された部分とを含むショットキー電極が形成される。

本発明の他の局面に従う半導体装置の製造方法は次の工程を有している。素子領域と、素子領域を囲む終端領域と、を有する一の面を含み、第１の導電型を有する半導体層が準備される。半導体層の一の面に、底面および側壁を有し一の面の素子領域に配置された複数のトレンチ領域と、複数のトレンチ領域の外の非トレンチ領域とが設けられる。半導体層の一の面の素子領域の全部を露出し終端領域の少なくとも一部を覆う注入マスクが形成される。注入マスクを用いた選択的なイオン注入により半導体層の一の面の一部の導電型を第１の導電型と異なる第２の導電型へ変化させることによって、半導体層に、第１の導電型を有する第１の部分と、第２の導電型を有し一の面の素子領域に配置された第２の部分とが設けられる。半導体層の一の面上に、第１の部分にショットキー接合された部分と第２の部分に接合された部分とを含むショットキー電極が形成される。

本発明の一の局面に従う半導体装置によれば、半導体層の第１の部分は、側壁のうち底面へとつながる端部をなしている。これにより、半導体層の一の面のうちショットキー電極の形成時にダメージを受けにくい箇所である側壁のより多くの部分を、ショットキー接合に利用することができる。よって、ダメージに起因したリーク電流を抑制しつつ、オン抵抗の増大を抑制することができる。

本発明の他の局面に従う半導体装置によれば、半導体層の第１の部分および第２の部分の各々は底面を部分的になしている。第１の部分が底面をなすことにより、底面にショットキー接合を設けることができる。これにより、底面にショットキー接合が設けられない場合に比して、オン抵抗を低減することができる。一方で、第２の部分が底面をなすことにより、オフ状態において底面に印加される電界を緩和する空乏層を生成することができる。これにより、底面に設けられたショットキー接合のリーク電流が抑制される。以上から、リーク電流を抑制しつつ、オン抵抗の増大を抑制することができる。

本発明のさらに他の局面に従う半導体装置によれば、半導体層の第１の部分は側壁の全体をなしている。これにより、半導体層の一の面のうちショットキー電極の形成時にダメージを受けにくい箇所である側壁の全体を、ショットキー接合に利用することができる。よって、ダメージに起因したリーク電流を抑制しつつ、オン抵抗の増大を抑制することができる。

本発明の一の局面に従う半導体装置の製造方法によれば、注入マスクは側壁の全体を覆う。これにより、イオン注入後においても半導体層の第１の部分が側壁の全体をなす。よって、半導体層の一の面のうちショットキー電極の形成時にダメージを受けにくい箇所である側壁の全体を、ショットキー接合に利用することができる。よって、ダメージに起因したリーク電流を抑制しつつ、オン抵抗の増大を抑制することができる。

本発明の他の局面に従う半導体装置の製造方法によれば、エッチングマスクを用いた選択的なエッチングによりアライメントマーク領域およびトレンチ領域とが形成される。これにより、アライメントマーク領域およびトレンチ領域の両方を一括して形成することができる。よって製造方法を簡素化することができる。

本発明のさらに他の局面に従う半導体装置の製造方法によれば、注入マスクを用いた選択的なイオン注入により、半導体層に、第２の導電型を有し一の面の素子領域に配置された第２の部分と、第２の導電型を有し一の面の終端領域に配置された第３の部分とが設けられる。これにより、第２の部分および第３の部分の両方を一括して形成することができる。よって製造方法を簡素化することができる。

本発明の実施の形態１における半導体装置の構成を概略的に示す断面図である。 図１の部分拡大図である。 本発明の実施の形態１における半導体装置の製造方法の一工程を概略的に示す部分断面図である。 本発明の実施の形態１における半導体装置の製造方法の一工程を概略的に示す部分断面図である。 本発明の実施の形態１における半導体装置の製造方法の一工程を概略的に示す部分断面図である。 本発明の実施の形態１における半導体装置の製造方法の一工程を概略的に示す部分断面図である。 本発明の実施の形態１における半導体装置の製造方法の一工程を概略的に示す部分断面図である。 本発明の実施の形態１における半導体装置の製造方法の一工程を概略的に示す部分断面図である。 本発明の実施の形態１における半導体装置の製造方法の一工程を概略的に示す部分断面図である。 本発明の実施の形態１における半導体装置の製造方法の一工程を概略的に示す部分断面図である。 本発明の実施の形態１における半導体装置の製造方法の一工程を概略的に示す部分断面図である。 第１の比較例の半導体装置の構成を示す断面図である。 第１の比較例の半導体装置の製造方法の一工程を示す部分断面図である。 第１の比較例の半導体装置の製造方法の一工程を示す部分断面図である。 第１の比較例の半導体装置の製造方法の一工程を示す部分断面図である。 第１の比較例の半導体装置の製造方法における、ショットキー電極となる金属膜を形成するためのスパッタリング法による成膜の初期段階の様子を示す部分断面図である。 図１６の工程によってショットキー電極が形成された様子を示す部分断面図である。 第２の比較例の半導体装置の構成を示す断面図である。 第２の比較例の半導体装置がオフ状態にある際の空乏層の伸展の様子を示す部分断面図である。 本発明の実施の形態１における半導体装置の製造方法における、ショットキー電極となる金属膜を形成するためのスパッタリング法による成膜の初期段階の様子を示す部分断面図である。 図２０の部分拡大図である。 本発明の実施の形態２における半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態２における半導体装置の製造方法の一工程を概略的に示す部分断面図である。 本発明の実施の形態２における半導体装置の製造方法の一工程を概略的に示す部分断面図である。 本発明の実施の形態３における半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態４における半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態５における半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態６における半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態７における半導体装置の製造方法の一工程を概略的に示す部分断面図である。 本発明の実施の形態８における半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態８における半導体装置の製造方法の一工程を概略的に示す部分断面図である。 本発明の実施の形態８における半導体装置の製造方法の一工程を概略的に示す部分断面図である。 本発明の実施の形態８における半導体装置の製造方法の一工程を概略的に示す部分断面図である。 本発明の実施の形態８における半導体装置の製造方法の一工程を概略的に示す部分断面図である。

以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。

＜実施の形態１＞
（構成）
図１は、本実施の形態のショットキーバリアダイオード９１（半導体装置）の構成を概略的に示す断面図である。図２は、図１の部分拡大図である。

ショットキーバリアダイオード９１は、ダイオードとしての機能を得るための素子領域ＱＥと、耐電圧を確保するための終端領域ＱＴとを有している。終端領域ＱＴは、平面レイアウトにおいて素子領域ＱＥの外側に設けられており、好ましくは素子領域ＱＥを囲んでいる。ショットキーバリアダイオード９１は、半導体基板１と、エピタキシャル層１０（半導体層）と、ショットキー電極２０と、アノード電極２１と、カソード電極２２と、終端保護膜３０とを有している。

半導体基板１は、ｎ型（第１の導電型）を有している。エピタキシャル層１０は半導体基板１上にエピタキシャル成長によって形成された層である。半導体基板１およびエピタキシャル層１０はエピタキシャル基板を構成している。エピタキシャル層１０は、半導体基板１に接する下面と、この下面と反対の上面ＳＦ（一の面）とを有している。上面ＳＦは、底面ＢＳおよび側壁ＳＷを有するトレンチ領域ＲＴと、トレンチ領域ＲＴの外の非トレンチ領域ＲＮとを有している。非トレンチ領域ＲＮは、トレンチ領域ＲＴよりも高い位置で平坦な面をなしている。底面ＢＳは、非トレンチ領域ＲＮにおおよそ平行な面である。側壁ＳＷは、非トレンチ領域ＲＮに対しておおよそ垂直な面である。トレンチ領域ＲＴは、典型的には上面ＳＦ上に周期的に配列されており、たとえば０．５〜１０μｍ程度の深さを有している。

エピタキシャル層１０は、ｎ^-ドリフト層１１（第１の部分）と、ダメージ不活性層１２（第２の部分）と、終端構造１３（第３の部分）とを含んでいる。ｎ^-ドリフト層１１（第１の部分）は、ｎ型を有しており、好ましくは半導体基板１の不純物濃度よりも低い不純物濃度を有している。ダメージ不活性層１２は、ｐ型（第１の導電型と異なる第２の導電型）を有しおり、素子領域ＱＥに配置されている。終端構造１３は、ｐ型を有しており、終端領域ＱＴに配置されている。終端構造１３は、たとえばＦＬＲ（Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）構造を有している。

本実施の形態においては、エピタキシャル層１０のダメージ不活性層１２はトレンチ領域ＲＴおよび非トレンチ領域ＲＮの各々に配置されている。具体的には、ダメージ不活性層１２は素子領域ＱＥにおいて、上面ＳＦのうち側壁ＳＷ以外の部分のすべてをなしている。言い換えれば、ダメージ不活性層１２は素子領域ＱＥにおいて、上面ＳＦのうち半導体基板１の表面（図中、上面）におおよそ平行な部分のすべてをなしている。側壁ＳＷは、非トレンチ領域ＲＮへとつながる端部ＥＡと、底面ＢＳへとつながる端部ＥＢとを有している。端部ＥＡをダメージ不活性層１２がなしている。端部ＥＢをｎ^-ドリフト層１１がなしている。

ショットキー電極２０は、エピタキシャル層１０の上面ＳＦ上に設けられている。具体的には、ショットキー電極２０は、トレンチ領域ＲＴの底面ＢＳと、トレンチ領域ＲＴの側壁ＳＷと、非トレンチ領域ＲＮとの各々を覆っている。これによりショットキー電極２０は、ｎ^-ドリフト層１１にショットキー接合された部分と、ダメージ不活性層１２に接合された部分とを含んでいる。ショットキー電極２０は、たとえばＴｉ（チタン）から作られている。アノード電極２１はショットキー電極２０上に直接設けられている。カソード電極２２は、半導体基板１の下面上に直接設けられている。カソード電極２２は半導体基板１を介してエピタキシャル層１０のｎ^-ドリフト層１１に電気的に接続されている。

終端保護膜３０は、エピタキシャル層１０の上面ＳＦを終端領域ＱＴにおいて覆っている。終端保護膜３０は、絶縁体から作られており、たとえばポリイミドから作られている。

（製造方法）
図３〜図１１は、ショットキーバリアダイオード９１の製造方法の工程を概略的に示す部分断面図である。なお各図の左側は、最終的にショットキーバリアダイオード９１（図１）となる装置領域を示す。また各図の右側は、最終的にはショットキーバリアダイオード９１を構成しない無効領域を示す。無効領域は、たとえば、アライメントマークの配置およびダイシングのために利用される。

図３を参照して、半導体基板１上にエピタキシャル成長によってエピタキシャル層１０が形成される。これにより、上面ＳＦを有し、ｎ型を有するエピタキシャル層１０が準備される。言い換えれば、半導体基板１およびエピタキシャル層１０を有するエピタキシャル基板が準備される。エピタキシャル層１０は、そのままｎ^-ドリフト層１１（図１）となる部分を含んでおり、この時点ではダメージ不活性層１２および終端構造１３（図１）は設けられていない。

図４を参照して、エピタキシャル層１０の上面ＳＦ上に、無効領域において開口部を有するエッチングマスク４１が形成される。エッチングマスク４１を用いたエッチングにより、無効領域においてエピタキシャル層１０の上面ＳＦ上にアライメントマーク領域ＲＡとしての凹部が形成される。アライメントマーク領域ＲＡは、さらなる写真製版が行われる際における重ね合わせ用のマークとして使用し得るものである。次にエッチングマスク４１が除去される。

図５を参照して、エピタキシャル層１０の上面ＳＦ上に、写真製版を用いて、開口部を有する注入マスク４２が形成される。注入マスク４２を用いたイオン注入によりエピタキシャル層１０に終端構造１３が設けられる。次に注入マスク４２が除去される。

図６を参照して、エピタキシャル層１０の上面ＳＦ上に、写真製版を用いて、開口部を有するエッチングマスク４３が形成される。図７を参照して、エッチングマスク４３を用いたエッチングにより、装置領域においてトレンチ領域ＲＴとしての凹部が形成される。エッチングされないことにより平坦なまま保たれた領域は非トレンチ領域ＲＮとなる。言い換えれば、エピタキシャル層１０の上面ＳＦに、底面ＢＳおよび側壁ＳＷを有するトレンチ領域ＲＴと、トレンチ領域ＲＴの外の非トレンチ領域ＲＮとが設けられる。エッチング方法としては、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を用い得る。さらに図８を参照して、上記エッチングマスク４３が除去される。

図９を参照して、エピタキシャル層１０の上面ＳＦ上に、写真製版を用いて、素子領域ＱＥを露出しかつ終端領域ＱＴを覆う注入マスク４４が形成される。注入マスク４４を用いたイオン注入によりエピタキシャル層１０にｐ型のダメージ不活性層１２が設けられる。注入されるイオンは、アクセプタとなるものであり、たとえばＡｌ（アルミニウム）イオンである。ここで、トレンチ領域ＲＴの側壁ＳＷは、非トレンチ領域ＲＮに対しておおよそ垂直であることから、イオン注入を受けにくい。このため側壁ＳＷは、注入マスク４４によって覆われていなくても、ｐ型に変化させられることなくｎ型のまま維持され得る。次に注入マスク４２が除去される。

図１０を参照して、金属膜の成膜と、それに続くパターニングとにより、ショットキー電極２０が形成される。本実施の形態においては、金属膜の成膜にスパッタリング法が用いられる。

図１１を参照して、ショットキー電極２０上にアノード電極２１が形成される。終端保護膜３０が形成される。カソード電極２２が形成される。次に、無効領域を利用して装置領域を切り出すダイシングが行われる。以上により、ショットキーバリアダイオード９１（図１）が得られる。

（比較例）
図１２は、第１の比較例のショットキーバリアダイオード９０ａの構成を示す断面図である。ショットキーバリアダイオード９０ａは、ショットキーバリアダイオード９１（図１）と異なり、エピタキシャル層１０の上面ＳＦにトレンチ領域ＲＴおよびダメージ不活性層１２が設けられていない。

図１３〜図１５は、ショットキーバリアダイオード９０ａの製造方法の工程を示す部分断面図である。図１３を参照して、まず前述したショットキーバリアダイオード９１の製造方法における図５の工程までとほぼ同様の方法により、アライメントマーク領域ＲＡおよび終端構造１３が設けられたエピタキシャル基板が準備される。図１４を参照して、金属膜の成膜と、それに続くパターニングとにより、ショットキー電極２０が形成される。金属膜の成膜にはスパッタリング法が用いられる。次に、ショットキー電極２０上にアノード電極２１が形成される。終端保護膜３０が形成される。カソード電極２２が形成される。次に、無効領域を利用して装置領域を切り出すダイシングが行われる。以上により、ショットキーバリアダイオード９０ａ（図１２）が得られる。

図１６は、ショットキーバリアダイオード９０ａの製造方法における、ショットキー電極２０となる金属膜を形成するためのスパッタリング法による成膜の初期段階の様子を示す部分断面図である。図１７は、図１６の工程によってショットキー電極２０が形成された様子を示す部分断面図である。スパッタリング法においては、スパッタターゲット５０から飛散した金属粒子５１がエピタキシャル層１０の表面へと入射することで成膜が進行する。成膜の初期段階においては、金属粒子５１の運動エネルギーによってエピタキシャル層１０の表面にダメージＤＧが加わりやすい。この結果、エピタキシャル層１０とショットキー電極２０との界面にダメージＤＧが存在し得る。ダメージＤＧは、ショットキーバリアダイオード９０ａに高い逆バイアス電圧が印加された場合、すなわちオフ状態の場合、に発生するリーク電流の増加の要因となり得る。

ダメージＤＧを低減する単純な方法としては、金属粒子５１の運動エネルギーを低減することが考えられる。このためには、スパッタリング法においてプラズマに印加されるエネルギーを低減することが考えられる。たとえば、プラズマに印加されるエネルギーを１／１０に低減することにより、リーク電流を１／１０に低減することができた事例もあった。しかしながら、スパッタリング法においてはプラズマを励起する必要があり、そのためには、ある程度以上の印加エネルギー量が必要である。よって、金属粒子５１の運動エネルギーの低減のみによってリーク電流を十分に低減することは困難である。

図１８は、第２の比較例のショットキーバリアダイオード９０ｂの構成を示す断面図である。ショットキーバリアダイオード９０ｂは、逆バイアスが印加された際、すなわちオフ状態の際、のリーク電流が抑制される構造を有するジャンクションバリアショットキーダイオードである。具体的にはショットキーバリアダイオード９０ｂのエピタキシャル層１０は、終端構造１３よりも内側において、ショットキー電極２０にショットキー接合されるｎ^-ドリフト層に加えて、このｎ^-ドリフト層とｐｎ接合をなすｐ層１４を有している。

図１９は、ショットキーバリアダイオード９０ｂがオフ状態にある際に、ｐ層１４からｎ^-ドリフト層中へ空乏層ＤＬが伸展する様子を示す部分断面図である。空乏層ＤＬにより覆われることで、ダメージＤＧが存在し得るショットキー接合箇所に印加される電界が緩和される。その結果、リーク電流が抑制される。しかしながら、ショットキー接合箇所の全体を空乏層ＤＬによって覆うためには、エピタキシャル層１０の上面ＳＦの多くの割合にｐ層１４が設けられなければならない。このため実効的なショットキー接合の面積が小さくなるので、オン抵抗が高くなってしまう。

以上のように、比較例のショットキーバリアダイオード９０ａおよび９０ｂでは、リーク電流を抑制しつつオン抵抗の増大を抑制することは困難である。

（効果）
図２０は、本実施の形態における、ショットキー電極２０（図１０）となる金属膜を形成するためのスパッタリング法による成膜の初期段階の様子を示す部分断面図である。図中、金属粒子５１ａ〜５１ｃのそれぞれは、非トレンチ領域ＲＮ、底面ＢＳおよび側壁ＳＷに入射する金属粒子を表している。図２１は、金属粒子５１ｃの周辺の拡大図である。

本実施の形態においても、金属粒子５１ａおよび５１ｂによって、比較例（図１６）の場合と同様、エピタキシャル層１０の表面にダメージが生じ得る。すなわち非トレンチ領域ＲＮおよび底面ＢＳにダメージが生じ得る。一方で、金属粒子５１ｃによる側壁ＳＷへのダメージは比較的小さい。この理由は、金属粒子５１ｃの速度Ｖｃのうち、側壁ＳＷに沿った速度成分Ｖｖが比較的大きく、側壁ＳＷに垂直な速度成分Ｖｈが比較的小さいためである。

ショットキーバリアダイオード９１（図１）においては、ダメージ不活性層１２が設けられることによって非トレンチ領域ＲＮおよび底面ＢＳにはショットキー障壁が現れない。すなわち非トレンチ領域ＲＮおよび底面ＢＳにはショットキーバリアダイオード構造が設けられない。このため、上述したように非トレンチ領域ＲＮおよび底面ＢＳにダメージが存在しても、それに起因したリーク電流の増大が避けられる。一方で、側壁ＳＷは、端部ＥＢ（図２）も含めその広い範囲が、ダメージ不活性層１２ではなくｎ^-ドリフト層１１によって構成されている。よって側壁ＳＷには、オン抵抗の低いショットキーバリアダイオード構造が設けられる。また、上述したように側壁ＳＷにはダメージが生じにくいことから、このショットキーバリアダイオード構造のリーク電流は十分に小さい。

次にショットキーバリアダイオード９１（図１）の動作について、以下に説明する。

カソード電極２２よりアノード電極２１の方が電圧が高い状態、すなわちオン状態の時、ダイオード電流がアノード電極２１からカソード電極２２に流れる。ここで、ショットキー接合構造(ショットキー電極２０とトレンチ側壁ＳＷとによる接合構造)の閾値電圧(電流が流れ始める電圧)は１．０Ｖ程度であり、ｐｎ接合構造(ショットキー電極２０と底面ＢＳおよび非トレンチ領域ＲＮの各々との接合構造)の閾値電圧は２．０Ｖ以上である。このため、両閾値電圧の間の電圧、たとえば１．５Ｖ程度、が実際に使用される電圧とされる限り、ｐｎ接合構造には電流が流れずショットキー接合構造にのみ電流が流れる。

カソード電極２２よりアノード電極２１の方が電圧が低い状態、すなわちオン状態の時、ショットキー接合構造およびｐｎ接合構造から伸びる空乏層によって電圧が保持される。この時、上述したように、ショットキー電極２０の形成時にダメージを受けやすい非トレンチ領域ＲＮおよび底面ＢＳには、ダメージ不活性層１２が配置されていることによって電界が印加されない。このため、ダメージに起因したリーク電流が生じない。つまり、エピタキシャル層１０の表面のうちダメージを受けやすい箇所が、ダメージ不活性層１２により不活性化される。これにより、ショットキーバリアダイオード９１に高電圧が印加されたオフ状態において、エピタキシャル層１０のダメージに起因したリーク電流を抑制することができる。

特に、エピタキシャル層１０のｎ^-ドリフト層１１は、側壁ＳＷのうち底面ＢＳへとつながる端部ＥＢ（図２）をなしている。これにより、エピタキシャル層１０の上面ＳＦのうちショットキー電極２０の形成時、特に成膜の初期、にダメージを受けにくい箇所である側壁ＳＷのより多くの部分を、ショットキー接合に利用することができる。よって、ダメージに起因したリーク電流を抑制しつつ、オン抵抗の増大を抑制することができる。

＜実施の形態２＞
（構成）
図２２は、本実施の形態のショットキーバリアダイオード９２（半導体装置）の構成を概略的に示す部分断面図である。ショットキーバリアダイオード９２とショットキーバリアダイオード９１（図２：実施の形態１）との間では、ダメージ不活性層１２の配置が異なっている。ショットキーバリアダイオード９２において、ショットキーバリアダイオード９１と同様に、ダメージ不活性層１２は上面ＳＦの一部に配置されている。一方で、ショットキーバリアダイオード９２においては、ダメージ不活性層１２が側壁ＳＷの外にのみ設けられている。すなわちダメージ不活性層１２は側壁ＳＷには設けられていない。これにより、エピタキシャル層１０のｎ^-ドリフト層１１は側壁ＳＷの全体をなしている。よって側壁ＳＷの端部ＥＡおよび端部ＥＢの両方をダメージ不活性層１２ではなくｎ^-ドリフト層１１がなしている。また底面ＢＳの両端（図中、右端および左端）の両方をダメージ不活性層１２ではなくｎ^-ドリフト層１１がなしている。また非トレンチ領域ＲＮのうちトレンチ領域ＲＴへとつながる端部をｎ^-ドリフト層１１がなしている。

なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。

（製造方法）
まず、実施の形態１における図３〜図８の工程と同様の工程が行われる。次に、ダメージ不活性層１２（図２２）を形成する工程が行われる。具体的には、以下の工程が行われる。

図２３を参照して、エピタキシャル層１０の上面ＳＦを部分的に覆い、側壁ＳＷの全体を覆う注入マスク４４ａが形成される。注入マスク４４ａを用いた選択的なイオン注入によりエピタキシャル層１０の上面ＳＦの一部の導電型をｐ型へ変化させることによって、エピタキシャル層１０の一部が非トレンチ領域ＲＮにおけるダメージ不活性層１２（図２２）とされ、その残りがｎ^-ドリフト層１１とされる。言い換えれば、エピタキシャル層１０に、ｎ^-ドリフト層１１と、非トレンチ領域ＲＮにおけるダメージ不活性層１２とが設けられる。次に注入マスク４４ａが除去される。

図２４を参照して、エピタキシャル層１０の上面ＳＦを部分的に覆い、側壁ＳＷの全体を覆う注入マスク４４ｂが形成される。注入マスク４４ａを用いた選択的なイオン注入によりエピタキシャル層１０の上面ＳＦの一部の導電型をｐ型へ変化させることによって、エピタキシャル層１０の一部がトレンチ領域ＲＴにおけるダメージ不活性層１２（図２２）とされ、その残りがｎ^-ドリフト層１１とされる。言い換えれば、エピタキシャル層１０に、ｎ^-ドリフト層１１と、トレンチ領域ＲＴにおけるダメージ不活性層１２とが設けられる。

なお注入マスク４４ａ（図２３）の開口部と、注入マスク４４ｂ（図２４）の開口部との両方に対応する開口部を有する注入マスクを用いたイオン注入により、図２３および図２４の工程が一括して行われてもよい。すなわち非トレンチ領域ＲＮ上のダメージ不活性層１２と、底面ＢＳ上のダメージ不活性層１２との両方が一括して形成されてもよい。特に、写真製版において非トレンチ領域ＲＮの位置と底面ＢＳの位置との両方でフォトレジストの同時露光が可能な場合は、写真製版によりそのような注入マスクを容易に形成することができる。よってイオン注入工程を簡素化することができる。

（効果）
本実施の形態のショットキーバリアダイオード９２によれば、エピタキシャル層１０のｎ^-ドリフト層１１は側壁ＳＷの全体をなしている。これにより、エピタキシャル層１０の上面ＳＦのうちショットキー電極２０の形成時にダメージを受けにくい箇所である側壁ＳＷの全体を、ショットキー接合に利用することができる。よって、ダメージに起因したリーク電流を抑制しつつ、オン抵抗の増大を抑制することができる。

また本実施の形態によれば、トレンチ領域ＲＴの底面ＢＳの端は、ダメージ不活性層１２ではなく、ｎ^-ドリフト層１１がなしている。仮に底面ＢＳの端をダメージ不活性層１２がなしている場合、そこから延びる空乏層に起因したＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）抵抗により、オン抵抗が大きく増大し得る。本実施の形態によれば、このようなオン抵抗の増大を避けることができる。

本実施の形態の製造方法によれば、注入マスク４４ａおよび注入マスク４４ｂの各々は側壁ＳＷの全体を覆う。これにより、イオン注入後においてもエピタキシャル層１０のｎ^-ドリフト層１１が側壁ＳＷの全体をなす。よって、エピタキシャル層１０の上面ＳＦのうちショットキー電極２０の形成時にダメージを受けにくい箇所である側壁ＳＷの全体を、ショットキー接合に利用することができる。よって、ダメージに起因したリーク電流を抑制しつつ、オン抵抗の増大を抑制することができる。

なお仮に注入マスクが側壁ＳＷの全体を覆わないとすると、注入量条件などのイオン注入条件によっては、側壁ＳＷに不要なｐ型層が形成されることがあり得る。この場合、ｐ型層が形成された箇所はショットキーダイオードとして動作しないため、ショットキーダイオードの実効的な面積が小さくなってしまう。側壁ＳＷ上の不要なｐ型層は犠牲酸化法などにより除去することができる場合もあるが、工程の負担が増大する。

＜実施の形態３＞
図２５は、本実施の形態のショットキーバリアダイオード９３（半導体装置）の構成を概略的に示す部分断面図である。ショットキーバリアダイオード９３とショットキーバリアダイオード９１（図２：実施の形態１）との間では、ダメージ不活性層１２の配置が異なっている。ショットキーバリアダイオード９３において、ショットキーバリアダイオード９１と同様に、ダメージ不活性層１２は上面ＳＦの一部に配置されている。一方で、ショットキーバリアダイオード９３においては、エピタキシャル層１０のｎ^-ドリフト層１１およびダメージ不活性層１２の各々はトレンチ領域ＲＴの底面ＢＳを部分的になしている。またエピタキシャル層１０のｎ^-ドリフト層１１およびダメージ不活性層１２の各々は非トレンチ領域ＲＮを部分的になしている。言い換えれば、底面ＢＳおよび非トレンチ領域ＲＮの各々の表面に、２つ以上のダメージ不活性層１２が、断面視（図２５の視野）において互いに離れて配置されている。なおダメージ不活性層１２の間の間隔は一定である必要はない。

なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。

本実施の形態によれば、エピタキシャル層１０のｎ^-ドリフト層１１およびダメージ不活性層１２の各々は底面ＢＳを部分的になしている。ｎ^-ドリフト層１１が底面ＢＳをなすことにより、底面ＢＳにもショットキー接合を設けることができる。これによりオン抵抗をより低減することができる。一方で、ダメージ不活性層１２が底面ＢＳをなすことにより、オフ状態において底面ＢＳに印加される電界を緩和する空乏層を生成することができる。これにより、底面ＢＳに設けられたショットキー接合のリーク電流が抑制される。以上から、リーク電流を抑制しつつ、オン抵抗の増大をより抑制することができる。

またエピタキシャル層１０のｎ^-ドリフト層１１およびダメージ不活性層１２の各々は非トレンチ領域ＲＮを部分的になしている。ｎ^-ドリフト層１１が非トレンチ領域ＲＮをなすことにより、非トレンチ領域ＲＮにもショットキー接合を設けることができる。これによりオン抵抗をより低減することができる。一方で、ダメージ不活性層１２が非トレンチ領域ＲＮをなすことにより、オフ状態において非トレンチ領域ＲＮに印加される電界を緩和する空乏層を生成することができる。これにより、非トレンチ領域ＲＮに設けられたショットキー接合のリーク電流が抑制される。以上から、リーク電流を抑制しつつ、オン抵抗の増大をより抑制することができる。

＜実施の形態４＞
図２６は、本実施の形態のショットキーバリアダイオード９４（半導体装置）の構成を概略的に示す部分断面図である。ショットキーバリアダイオード９４と、ショットキーバリアダイオード９２または９３（図２２または図２５：実施の形態２または３）との間では、ダメージ不活性層１２の配置が異なっている。ショットキーバリアダイオード９４において、ショットキーバリアダイオード９２またはショットキーバリアダイオード９３と同様に、エピタキシャル層１０のｎ^-ドリフト層１１およびダメージ不活性層１２の各々は底面ＢＳを部分的になしている。一方で、ショットキーバリアダイオード９４においては、ショットキーバリアダイオード９３（図２５）と異なり、エピタキシャル層１０のｎ^-ドリフト層１１は側壁ＳＷの全体をなしている。また、ショットキーバリアダイオード９４においては、ダメージ不活性層１２はトレンチ領域ＲＴに配置されており、非トレンチ領域ＲＮには配置されていない。

なお、上記以外の構成については、上述した実施の形態２または３の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。

本実施の形態によれば、実施の形態３と同様、エピタキシャル層１０のｎ^-ドリフト層１１およびダメージ不活性層１２の各々は底面ＢＳを部分的になしている。ｎ^-ドリフト層１１が底面ＢＳをなすことにより、底面ＢＳにショットキー接合を設けることができる。これにより、底面ＢＳにショットキー接合が設けられない場合に比して、オン抵抗を低減することができる。一方で、ダメージ不活性層１２が底面ＢＳをなすことにより、オフ状態において底面ＢＳに印加される電界を緩和する空乏層を生成することができる。これにより、底面ＢＳに設けられたショットキー接合のリーク電流が抑制される。以上から、リーク電流を抑制しつつ、オン抵抗の増大を抑制することができる。

また実施の形態２と同様、エピタキシャル層１０のｎ^-ドリフト層１１は側壁ＳＷの全体をなしている。これにより、エピタキシャル層１０の上面ＳＦのうちショットキー電極２０の形成時にダメージを受けにくい箇所である側壁ＳＷの全体を、ショットキー接合に利用することができる。よって、ダメージに起因したリーク電流を抑制しつつ、オン抵抗の増大を抑制することができる。

＜実施の形態５＞
図２７は、本実施の形態のショットキーバリアダイオード９５（半導体装置）の構成を概略的に示す部分断面図である。本実施の形態においては、トレンチ領域ＲＴの側壁ＳＷは、非トレンチ領域ＲＮに対して、垂直ではなく斜めになっている。言い換えれば、トレンチ領域ＲＴは深さ方向（図中、下方向）に向かってテーパー形状を有している。

なお、上記以外の構成については、上述した実施の形態４の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。

本実施の形態によれば、側壁ＳＷは非トレンチ領域ＲＮに対して斜めになっている。これにより側壁ＳＷの面積が大きくなる。よって、側壁ＳＷを利用したショットキー接合の面積を大きくすることにより、オン抵抗を低減することができる。

なお図２７においては、ショットキーバリアダイオード９４（図２４：実施の形態４）に斜めの側壁ＳＷが適用された構成が示されているが、ショットキーバリアダイオード９１〜９３（図２、図２２および図２５：実施の形態３）に斜めの側壁ＳＷが適用されてもよい。

＜実施の形態６＞
図２８は、本実施の形態のショットキーバリアダイオード９６（半導体装置）の構成を概略的に示す部分断面図である。ショットキーバリアダイオード９６においては、エピタキシャル層１０のダメージ不活性層１２はコンタクト部１２Ｃおよび低濃度部１２Ｌを有している。コンタクト部１２Ｃはショットキー電極２０に接している。低濃度部１２Ｌは、コンタクト部１２Ｃの不純物濃度よりも低い不純物濃度を有している。好ましくは、コンタクト部１２Ｃは、平面レイアウトにおいてダメージ不活性層１２の各々の中心に配置されている。

なお、上記以外の構成については、上述した実施の形態４の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。

本実施の形態によれば、ダメージ不活性層１２は、ショットキー電極２０に接するコンタクト部１２Ｃを有している。これによりショットキー電極２０とダメージ不活性層１２との間のコンタクト抵抗が低減される。よって、ショットキーバリアダイオード９６にサージ電流が印加されることでｎ^-ドリフト層１１およびダメージ不活性層１２によるｐｎ接合ダイオード構造に順方向電流が流れる場合に、そのオン抵抗が低減される。よって、サージ電流に対する耐性を向上させることができる。

なおショットキーバリアダイオード９６（図２８）は、ショットキーバリアダイオード９４（図２４：実施の形態４）のダメージ不活性層１２がコンタクト部１２Ｃおよび低濃度部１２Ｌを有する構成に対応するが、ショットキーバリアダイオード９１〜９３または９５（図２、図２２、図２５または図２７：実施の形態１〜３または５）においてダメージ不活性層１２がコンタクト部および低濃度部を有してもよい。

＜実施の形態７＞
本実施の形態においては、ショットキーバリアダイオード９１（図１）が、実施の形態１の製造方法と部分的に異なる方法によって製造される。まず実施の形態１と同様にエピタキシャル層１０（図３）が形成される。

図２９を参照して、次に、エピタキシャル層１０の上面ＳＦを部分的に覆うエッチングマスク４８が形成される。エッチングマスク４８を用いた選択的なエッチングによりエピタキシャル層１０の上面ＳＦに凹部が形成される。これによって、凹部に含まれるアライメントマーク領域ＲＡと、凹部に含まれるトレンチ領域ＲＴと、凹部の外の非トレンチ領域ＲＮと、が設けられる。次にエッチングマスク４８が除去される。

アライメントマーク領域ＲＡによるアライメントを用いて、エピタキシャル層１０の上面ＳＦを部分的に覆う注入マスク４２（図５）が形成される。注入マスク４２を用いた選択的なイオン注入によりエピタキシャル層１０の上面ＳＦの一部の導電型をｐ型へ変化させることによって、エピタキシャル層１０に、ｐ型を有する終端構造１３が設けられる。

アライメントマーク領域ＲＡによるアライメントを用いて、エピタキシャル層１０の上面ＳＦを部分的に覆う注入マスク４４（図９）が形成される。注入マスク４４を用いた選択的なイオン注入によりエピタキシャル層１０の上面ＳＦの一部の導電型をｐ型へ変化させることによって、エピタキシャル層１０に、ｎ型を有するｎ^-ドリフト層１１と、ｐ型を有するダメージ不活性層１２とが設けられる。

この後、実施の形態１とほぼ同様の工程（図１０および図１１）が行われる。これによりショットキーバリアダイオード９１（図１）が得られる。

本実施の形態の製造方法によれば、エッチングマスク４８（図２９）を用いた選択的なエッチングによりアライメントマーク領域ＲＡおよびトレンチ領域ＲＴとが形成される。これにより、アライメントマーク領域ＲＡおよびトレンチ領域ＲＴの両方を一括して形成することができる。よって製造方法を簡素化することができる。

なお上記においては実施の形態１のショットキーバリアダイオード９１の製造方法の簡素化について説明したが、実施の形態２〜６のショットキーバリアダイオード９１〜９６の製造方法も同様に簡素化され得る。

＜実施の形態８＞
（構成）
図３０は、本実施の形態のショットキーバリアダイオード９７（半導体装置）の構成を概略的に示す部分断面図である。ショットキーバリアダイオード９７は、ショットキーバリアダイオード９１のダメージ不活性層１２および終端構造１３のそれぞれの代わりに、ダメージ不活性層１２Ｓ（第２の部分）および終端構造１３Ｓ（第３の部分）を有している。ダメージ不活性層１２Ｓおよび終端構造１３Ｓは、互いにほぼ同じ厚さを有している。厚さ以外の特徴については、ダメージ不活性層１２Ｓおよび終端構造１３Ｓのそれぞれは、ダメージ不活性層１２および終端構造１３とおおよそ同様である。

（製造方法）
図３１を参照して、まず実施の形態１と同様の方法（図３）により、エピタキシャル層１０が準備される。エピタキシャル層１０は、素子領域ＱＥと、素子領域ＱＥを囲む終端領域ＱＴと、を有する上面ＳＦを含んでいる。次にエピタキシャル層１０の上面ＳＦにトレンチ領域ＲＴが形成される。すなわち、上面ＳＦに、素子領域ＱＥに配置されたトレンチ領域ＲＴと、トレンチ領域ＲＴの外の非トレンチ領域ＲＮとが設けられる。

図３２を参照して、上面ＳＦの素子領域ＱＥおよび終端領域ＱＴの各々を部分的に覆う注入マスク４２Ｓが形成される。注入マスク４２Ｓを用いた選択的なイオン注入によりエピタキシャル層１０の上面ＳＦの一部の導電型をｐ型へ変化させることによって、エピタキシャル層１０に、ｎ型を有するｎ^-ドリフト層１１と、ｐ型を有し上面ＳＦの素子領域ＱＥに配置されたダメージ不活性層１２Ｓと、ｐ型を有し上面ＳＦの終端領域ＱＴに配置された終端構造１３Ｓとが設けられる。次に注入マスク４２Ｓが除去される。

次に、図３３および図３４のそれぞれに示す工程が、実施の形態１の図１０および図１１とほぼ同様の方法により行われる。これによりショットキーバリアダイオード９７（図３０）が得られる。

本実施の形態の製造方法によれば、注入マスク４２Ｓを用いた選択的なイオン注入により、エピタキシャル層１０に、ｐ型を有し上面ＳＦの素子領域ＱＥに配置されたダメージ不活性層１２と、ｐ型を有し上面ＳＦの終端領域ＱＴに配置された終端構造１３Ｓとが設けられる。これにより、ダメージ不活性層１２Ｓおよび終端構造１３Ｓの両方を一括して形成することができる。よって製造方法が簡素化される。

なお上記各実施の形態においては半導体装置として電力用半導体装置であるショットキーバリアダイオードについて説明したが、半導体装置は、ショットキーバリアダイオードの機能のみを有するものに限定されるわけではない。すなわち、半導体装置は、上記において説明されたショットキーバリアダイオード構造を含むものであればよい。

またショットキー電極のための成膜の方法はスパッタリング法に限定されるものではない。成膜される材料の粒子がエピタキシャル層の表面に対しておおよそ垂直に入射する傾向があり、かつその粒子の運動エネルギーによってエピタキシャル層の表面に対してダメージが生じ得る方法が用いられる限り、スパッタリング法が用いられる場合と同様の効果が得られる。

また典型的な場合として第１の導電型がｎ型であり第２の導電型がｐ型の場合について説明したが、これらの導電型が逆とされてもよい。

本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。

ＲＡ アライメントマーク領域、ＢＳ 底面、ＱＥ 素子領域、ＳＦ 上面（一の面）、ＲＮ 非トレンチ領域、ＱＴ 終端領域、ＲＴ トレンチ領域、ＳＷ 側壁、１ 半導体基板、１０ エピタキシャル層（半導体層）、１１ ｎ^-ドリフト層（第１の部分）、１２，１２Ｓ ダメージ不活性層（第２の部分）、１２Ｃ コンタクト部、１２Ｌ 低濃度部、１３，１３Ｓ 終端構造（第３の部分）、１４ ｐ層、２０ ショットキー電極、２１ アノード電極、２２ カソード電極、３０ 終端保護膜、４１，４３，４８ エッチングマスク、４２，４２Ｓ，４４，４４ａ，４４ｂ 注入マスク、５０ スパッタターゲット、５１，５１ａ〜５１ｃ 金属粒子、９１〜９７ ショットキーバリアダイオード（半導体装置）。

Claims (9)

1. 底面および側壁を有する複数のトレンチ領域と、前記複数のトレンチ領域の外の非トレンチ領域と、を有する一の面を含み、第１の導電型を有する第１の部分と、前記第１の導電型と異なる第２の導電型を有し、前記複数のトレンチ領域および前記非トレンチ領域の各々に配置された第２の部分と、を含む半導体層と、
   前記半導体層の前記一の面上に設けられ、前記第１の部分にショットキー接合された部分と前記第２の部分に接合された部分とを含むショットキー電極と、
   を備え、前記半導体層の前記第１の部分は、前記側壁のうち前記底面へとつながる端部をなしており、前記半導体層の前記第２の部分は、前記ショットキー電極に前記複数のトレンチ領域の前記底面で接する部分と、前記ショットキー電極に前記複数のトレンチ領域の間で接する部分とを含む、半導体装置。
2. 前記半導体層の前記第１の部分および前記第２の部分の各々は前記底面を部分的になしている、請求項１に記載の半導体装置。
3. 底面および側壁を有する複数のトレンチ領域と、前記複数のトレンチ領域の外の非トレンチ領域と、を有する一の面を含み、第１の導電型を有する第１の部分と、前記第１の導電型と異なる第２の導電型を有し、前記複数のトレンチ領域に配置された第２の部分と、を含む半導体層と、
   前記半導体層の前記一の面上に設けられ、前記第１の部分にショットキー接合された部分と前記第２の部分に接合された部分とを含むショットキー電極と、
   を備え、前記半導体層の前記第１の部分および前記第２の部分の各々は前記底面を部分的になしており、前記半導体層の前記第２の部分は、前記ショットキー電極に前記複数のトレンチ領域の間で接する部分を含み、少なくとも一の断面視において、前記半導体層のうち、前記ショットキー電極に前記複数のトレンチ領域の間で接する部分は、前記第１の部分および前記第２の部分の両方からなる、半導体装置。
4. 底面および側壁を有する複数のトレンチ領域と、前記複数のトレンチ領域の外の非トレンチ領域と、を有する一の面を含み、第１の導電型を有する第１の部分と、前記第１の導電型と異なる第２の導電型を有し、前記一の面の一部に配置された第２の部分と、を含む半導体層と、
   前記半導体層の前記一の面上に設けられ、前記第１の部分にショットキー接合された部分と前記第２の部分に接合された部分とを含むショットキー電極と、
   を備え、前記半導体層の前記第１の部分は前記側壁の全体をなしており、前記半導体層の前記第２の部分は、前記ショットキー電極に前記複数のトレンチ領域の間で接する部分を含む半導体装置。
5. 前記側壁は前記非トレンチ領域に対して斜めになっている、請求項１から４のいずれか１項に記載の半導体装置。
6. 前記半導体層の前記第２の部分は、前記ショットキー電極に接するコンタクト部と、前記コンタクト部の不純物濃度よりも低い不純物濃度を有する低濃度部とを含む、請求項１から５のいずれか１項に記載の半導体装置。
7. 少なくとも一の断面視において、前記半導体層のうち、前記ショットキー電極に前記複数のトレンチ領域の間で接する部分は、前記第２の部分のみからなる、請求項１、２および４のいずれか１項に記載の半導体装置。
8. 一の面を有し、第１の導電型を有する半導体層を準備する工程と、
   前記半導体層の前記一の面に、底面および側壁を有する複数のトレンチ領域と、前記複数のトレンチ領域の外の非トレンチ領域とを設ける工程と、
   前記複数のトレンチ領域を覆い、前記複数のトレンチ領域の間の前記非トレンチ領域の少なくとも一部を露出する第１の注入マスクを形成する工程と、
   前記第１の注入マスクを用いた選択的なイオン注入により前記半導体層の前記一の面の一部の導電型を前記第１の導電型と異なる第２の導電型へ変化させる第１のイオン注入工程と、
   前記側壁の全体を覆い、前記底面の少なくとも一部を露出する第２の注入マスクを形成する工程と、
   前記第２の注入マスクを用いた選択的なイオン注入により前記半導体層の前記一の面の一部の導電型を前記第１の導電型と異なる第２の導電型へ変化させる第２のイオン注入工程と、
   を備え、前記第１および第２のイオン注入工程によって、前記半導体層に、前記第１の導電型を有する第１の部分と、前記第２の導電型を有する第２の部分とが設けられ、さらに
   前記半導体層の前記一の面上に、前記第１の部分にショットキー接合された部分と前記第２の部分に接合された部分とを含むショットキー電極を形成する工程と、
   を備える、半導体装置の製造方法。
9. 素子領域と、前記素子領域を囲む終端領域と、を有する一の面を含み、第１の導電型を有する半導体層を準備する工程と、
   前記半導体層の前記一の面に、底面および側壁を有し前記一の面の前記素子領域に配置された複数のトレンチ領域と、前記複数のトレンチ領域の外の非トレンチ領域とを設ける工程と、
   前記半導体層の前記一の面の前記素子領域の全部を露出し前記終端領域の少なくとも一部を覆う注入マスクを形成する工程と、
   前記注入マスクを用いた選択的なイオン注入により前記半導体層の前記一の面の一部の導電型を前記第１の導電型と異なる第２の導電型へ変化させることによって、前記半導体層に、前記第１の導電型を有する第１の部分と、前記第２の導電型を有し前記一の面の前記素子領域に配置された第２の部分とを設ける工程と、
   前記半導体層の前記一の面上に、前記第１の部分にショットキー接合された部分と前記第２の部分に接合された部分とを含むショットキー電極を形成する工程と、
   を備える、半導体装置の製造方法。

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