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JP5550589B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
炭化珪素（ＳｉＣ）や窒化物半導体などの所謂ワイドギャップ半導体は、シリコン（Ｓｉ）に比べて、約１０倍の絶縁破壊電界強度を持つ。このため、シリコンデバイスを凌ぐ高耐圧低損失のパワー半導体装置の材料として期待されている。例えば、ＳｉＣを材料とするショットキーバリアダイオード（ＳＢＤ）は、Ｓｉ−ＰｉＮダイオードよりもスイッチング速度が速く、電力変換装置の低損失化，小型化を実現するパワー半導体装置として開発が進められている。
ＳＢＤには、例えば、逆方向リーク電流が大きく、順方向のサージ耐量が低いという難点がある。これに対し、ショットキー接合とｐｎ接合とを混在させたＪＢＳダイオード（Junction Barrier Schottky Diode）やＭＰＳダイオード(Merged PiN Schottky Diode)が提案され、逆方向リーク電流の低減、および、サージ耐量の向上が可能となった。
しかしながら、ワイドギャップ半導体を材料では、ｐ形半導体に低抵抗のオーミックコンタクトを形成することが難しいため、ＪＢＳもしくはＭＰＳ構造によるサージ耐量の改善は十分とは言えない。さらに、ｐｎ接合領域の抵抗が高いことに起因して、ショットキー接合領域における順方向電流が流れにくいという不具合も生じている。そこで、サージ耐量が高く、順方向の電流密度を向上させることが可能な、ワイドギャップ半導体を材料とするＳＢＤが必要とされている。
特開２０１０−８７４８３号公報
本発明の実施形態は、サージ耐量が高く、順方向の電流密度を向上させることが可能な半導体装置を提供する。
実施形態に係る半導体装置は、第１導電形の半導体層と、前記半導体層の第１の主面側に選択的に設けられた第２導電形の第１の領域と、前記第１の領域に接続されて前記第１の主面側に選択的に設けられた第２導電形の第２の領域と、前記半導体層と前記第１の領域とに接して設けられた第１の電極と、前記第２の領域に接して設けられた第２の電極と、前記半導体層の前記第１の主面側とは反対の第２の主面側に電気的に接続された第３の電極と、を備え、前記第１の電極は、前記半導体層及び前記第１の領域にショットキー接触し、前記第２の電極は、前記第２の領域にオーミック接触し、前記第１の領域は、前記第１の主面内の第１の方向に延在し、前記第２の領域は、前記第１の方向に交差する方向に延在し、前記第１の方向に直交する第２の方向における前記第１の領域の幅がＷｐで示される場合、隣り合う前記第２の領域の間隔は、３００×Ｗｐから３０００×Ｗｐの範囲内にある。
一実施形態に係る半導体装置を示す模式図である。 一実施形態に係る半導体装置の製造過程を示す模式断面図である。 図２に続く製造過程を示す模式断面図である。 図３に続く製造過程を示す模式断面図である。 一実施形態に係る半導体装置の順方向特性を示すグラフである。 比較例に係る半導体装置を模式的に示す平面図である。
以下、本発明の実施の形態について図面を参照しながら説明する。図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について適宜説明する。なお、以下の実施形態では、第１導電形をｎ形とし、第２導電形をｐ形として説明するが、第１導電形をｐ形、第２導電形をｎ形としても良い。
図１は、本実施形態に係る半導体装置１００を示す模式図である。半導体装置１００は、例えば、ＳｉＣを材料とするＳＢＤである。図１（ａ）は、ＳＢＤのアノード電極１７を除いたチップ面の配置を模式的に示している。そして、図１（ｂ）は、図１（ａ）におけるIb−Ib断面を示す模式図であり、図１（ｃ）は、Ic−Ic断面を示す模式図である。
図１（ａ）に示すように、半導体装置１００は、ｎ形半導体層であるｎ形ＳｉＣ層（第１導電形の半導体層）１０の第１の主面１０ａに選択的に設けられた第１のｐ形領域（第１の領域）３と、第１のｐ形領域３に接続されて選択的に設けられた第２のｐ形領域（第２の領域）５と、を備える。
第１のｐ形領域３は、第１の主面１０ａにおける第１の方向に延在する複数のストライプ状に設けられる。ここで、第１の方向とは、図１（ａ）の上下方向である。そして、第２のｐ形領域５は、第１の方向に交差する第２の方向に延在する。例えば、図１（ａ）に示すように、同図の横方向に延在するストライプ状に設けられる。
さらに、ｐ形領域３およびｐ形領域５を囲んで第３のｐ形領域７が設けられる。ｐ形領域７は、ｐ形領域３およびｐ形領域５を含む能動領域と、能動領域の外側の終端領域と、の間の境界に沿って設けられる。そして、能動領域の端で生じるエッジブレイクダウンを抑制するエッジターミネーションとして機能する。以下、ｐ形領域７をエッジターミネーション７と称する。
図１（ｂ）に示すように、ｎ形ＳｉＣ層１０は、例えば、ｎ形ＳｉＣ基板１３の上に設けられる。ｎ形ＳｉＣ層１０の第１の主面１０ａには、ｐ形領域３とエッジターミネーション７が設けられる。そして、隣り合うｐ形領域３に画されたｎ形ＳｉＣ層１０の一部であるｎ形領域１０ｂが設けられる。
さらに、半導体装置１００は、ｐ形領域３およびｎ形領域１０ｂに接して設けられた第１の電極であるアノード電極１７を備える。アノード電極１７は、エッジターミネーション７の表面にも接して設けられる。
一方、半導体装置１００は、図１（ｃ）に示すように、ｎ形ＳｉＣ層１０の表面に設けられたｐ形領域５の表面に、第２の電極であるオーミック電極１５を備える。そして、同図に示すように、アノード電極１７は、オーミック電極１５を覆って設けられる。
さらに、半導体装置１００は、ｎ形ＳｉＣ層１０の第１の主面１０ａとは反対の第２の主面１０ｃの側に第３の電極であるカソード電極１９を備える。カソード電極１９は、例えば、ｎ形ＳｉＣ基板１３の裏面に設けられ、第２の主面１０ｃの側に電気的に接続される。
本実施形態に係る半導体装置１００は、ｎ形ＳｉＣ層１０にショットキー接触したアノード電極１７と、ｐ形領域５にオーミック接触したオーミック電極１５と、を備える。アノード電極１７は、ｐ形領域３の表面にも接触する。ｐ形ＳｉＣに対するオーミック接触の形成が難しいことから、オーミック電極１５を形成しないｐ形領域３と、アノード電極１７と、の間は、ショットキー接触となることが多い。
次に、図２〜図４を参照して、半導体装置１００の製造過程を説明する。図２（ａ）〜図４（ｂ）は、各工程におけるウェーハの部分断面を示す模式図である。各図の（ａ）は、図１（ａ）に示すIb−Ib断面を示し、（ｂ）は、Ic−Ic断面を示している。
図２は、ｎ形ＳｉＣ層１０の第１の主面１０ａに、ｐ形不純物であるアルミニウム（Ａｌ）をイオン注入する状態を示している。第１の主面１０ａの上には、例えば、レジストからなる注入マスク２１が形成される。注入マスク２１は、開口２１ａおよび２１ｂ、２１ｃを有する。
そして、図２（ａ）に示すように、ストライプ状の開口２１ａにＡｌを選択的に注入し、ｐ形領域３を形成する。同時に、開口２１ｃを介してＡｌを注入し、エッジターミネーション７を形成する。さらに、図２（ｂ）に示す開口２１ｂを介してＡｌを注入し、ｐ形領域５を形成する。Ａｌの注入量（ドーズ量）は、Ａｌのピーク濃度が２×１０１８ｃｍ−３になるように設定する。
続いて、注入マスク２１を、例えば、ウエット処理により除去し、熱処理を行う。熱処理は、例えば、１５００℃以上の温度で実施し、イオン注入されたＡｌを活性化する。これにより、ｎ形ＳｉＣ層１０の表面にｐ形領域３およびｐ形領域５、エッジターミネーション７が形成される。
次に、ｐ形領域５に接したオーミック電極１５を形成する。例えば、オーミック電極１５となるニッケル（Ｎｉ）膜を真空蒸着法を用いて形成する。続いて、図３（ａ）および（ｂ）に示すように、ｐ形領域３およびｎ形領域１０ｂの上のＮｉ膜を除去し、ｐ形領域５の上にＮｉ膜を残すようにパターニングする。
そして、例えば、５００℃〜７００℃の温度で熱処理する。これにより、ｐ形領域５の上にオーミック電極１５が形成される。本実施形態では、エッジターミネーション７の上のＮｉ膜を除去する例を示しているが、エッジターミネーション７の上にＮｉ膜を残しオーミック電極１５を形成しても良い。
次に、図４（ａ）および（ｂ）に示すように、ｎ形ＳｉＣ層１０の第１の主面１０ａの側にアノード電極１７を形成し、第２の主面１０ｃの側にカソード電極１９を形成する。
アノード電極１７には、例えば、スパッタ法を用いて形成したチタン（Ｔｉ）およびＡｌの積層膜を用いる。この場合、ｐ形領域３およびｎ形領域１０ｂの表面には、Ｔｉ膜が接触する。そして、アノード電極１７は、ｐ形領域３およびｎ形領域１０ｂ、エッジターミネーション７の表面に接し、さらに、オーミック電極１５を覆って形成される。一方、カソード電極１９には、例えば、真空蒸着法を用いて形成したＮｉ膜を用いることができる。
上記の製造過程において、ｎ形ＳｉＣ層１０にイオン注入されたＡｌは、熱処理により拡散することがない。したがって、ｐ形領域３およびｐ形領域５、エッジターミネーション７は、それぞれ開口２１ａおよび２１ｂ、２１ｃと同じサイズに形成される。
ストライプの延在方向である第１の方向に直交する第２の方向において、開口２１ａ、は、０．５μｍ以上、５μｍ以下の幅に形成するとよい。そして、隣り合うｐ形領域３の間のｎ形領域１０ｂの幅Ｗｎは、１μｍ〜５μｍに形成することができる。
例えば、ｎ形領域１０ｂの幅Ｗｎが狭いほど、アノード電極１７とｎ形領域１０ｂとの間のショットキー接合の電界強度を低下させ、逆方向のリーク電流を低減することができる。しかしながら、ｎ形領域１０ｂの幅Ｗｎが狭くなりすぎると、ｎ形領域１０ｂを挟むｐ形領域３からビルトイン電圧により空乏層が伸び、ｎ形領域１０ｂにおける中性領域の幅が著しく狭くなる。このため、順方向の抵抗が増大してアノード電極１７からｎ形ＳｉＣ層１０へ流れるショットキー電流が減少し、電流容量が小さくなるという問題がある。例えば、ｐ形領域３からｎ形領域１０に広がる空乏層幅は、０．３ｕｍ程度なので、Ｗｎは少なくとも1um以上とすることが望ましい。
一方、ｎ形領域１０ｂの幅Ｗｎを広げると、逆方向のリーク電流が増加する。例えば、Ｗｎを５μｍ程度に広げると、逆バイアスを印加した時の電界強度がｐ形領域３と同程度となる領域の幅Ｗｓが２μｍ程度にまで広がる。すなわち、ｐ形領域３からｎ形領域１０ｂに広がる空乏層の幅をＷｄとすれば、Ｗｓは式（１）で表される。

Ｗｓ＝Ｗｎ−２Ｗｄ・・・（１）

そして、ショットキ接合を流れるリーク電流と、ｐ形領域３を介して流れるｐｎ接合のリーク電流の比は、式（２）で表される。

ｒ≒Ｗｓ／（Ｗｎ＋Ｗｐ）・・・（２）

例えば、Ｗｓを２μｍ、Ｗｎを５μｍとして、Ｗｐ＜Ｗｎとすれば、

０．２＜ｒ＜０．４

となる。ここで、Ｗｐ＜Ｗｎとした理由は後述する。
ショットキ接合やｐｎ接合のリーク電流は、１桁程度のばらつきを含む。したがって、ｒが０．２〜０．４の値では、ｐ形領域３を設けたことによる逆方向のリーク電流の低減効果は大きいとは言えない。すなわち、Ｗｎを５μｍよりも狭くしてリーク電流を低減することが望ましい。したがって、Ｗｎの好適な範囲は、１〜５μｍ程度と言える。
これにより、アノード・カソード間に逆バイアスを印加した時に、ｎ形領域１０ｂが空乏化され、アノード電極１７とｎ形領域１０ｂとの間のショットキー接合のリーク電流を低減することができる。
一方、ｐ形領域３の幅Ｗｐは、ｎ形領域１０ｂの幅Ｗｎと同じか、それよりも狭く形成される。例えば、Ｗｎを一定値とした時、ｐ形領域３の幅Ｗｐが狭いほど、ｎ形領域１０ｂの数を増やすことができる。これにより、ショットキ接合の面積が広くなり、順方向のショットキ電流を大きくすることができる。
しかしながら、Ｗｐが０．３μｍよりも狭くなると、ｐ形領域３の底部の曲率半径が小さくなる。これにより、逆バイアスを印加した時、ｐ形領域３の底部において電界強度が高くなり、ブレイクダウンを引き起こす。したがって、Ｗｐは、０．５μｍ以上とすることが望ましい。
順方向のショットキ電流を大きくするためには、Ｗｐを０．５μｍとすることが好ましいが、製造過程におけるばらつきを考慮すると、Ｗｐをある程度大きくしておくことが望ましい。これにより、順方向および逆方向の電流電圧特性のばらつきを抑制し、製造歩留りの低下を防ぐことができる。
例えば、電極全体の面積におけるｎ形領域の面積が、１／２以下になるとショットキ電流の減少が顕著となる。したがって、

１／２≦Ｗｎ／（Ｗｎ＋Ｗｐ）・・・（３）

とすることが望ましい。
すなわち、Ｗｐ≦Ｗｎであり、Ｗｐの好適な範囲は、０．５〜Ｗｎである。例えば、Ｗｎ＝３μｍの時、Ｗｐの適正値は、０．５〜３μｍである。
また、開口２１ｂの延在方向に直交する幅は、１０μｍから５００μｍの範囲に形成するとよい。すなわち、ｐ形領域５の幅Ｌｐを、ｐ形領域３よりも２桁広い幅に形成する。これにより、オーミック電極１５が形成されたｐ形領域５を介して流れる順方向の電流密度を低減し、サージ耐量を向上させることが可能となる。さらに、複数のｐ形領域５を形成することができる。
例えば、ｐ形領域５の幅Ｌｐが１０μｍより狭いと、順バイアスを印加した時に、ショットキ電流がｐ形領域５の下に回り込み、ｐ形領域５とｎ形ＳｉＣ層１０の間のｐｎ接合に順バイアスがかからず、ｐｎ接合を介した順方向電流が流れない。
一方、Ｌｐを広くするとｐｎ接合を介した順方向電流が流れ易くなり、サージ耐量が増加する。しかしながら、ｎ形領域１０ｂの面積が相対的に減少し、順方向のショットキ電流が低下し、通常動作時のスイッチング速度が低下する。
このため、ｐ形領域５の面積を、アノード電極１７の面積の２０％以下にすることが好ましい。すなわち、

Ｎ×Ｌｐ≦０．２×Ｌｅ・・・（４）

となる範囲でＬｐを定めることが望ましい。ここで、Ｎはｐ形領域５の数であり、Ｌｅはｐ形領域３の延在方向におけるアノード電極の幅である（図１参照）。
例えば、Ｌｅ＝５ｍｍでＮ＝４ならば、Ｌｐの適正な範囲は１０〜２５０ｕｍである。
例えば、図１（ａ）に示すように、同図の上下方向に３つのｐ形領域５を配置し、その間隔を６００μｍ〜６０００μｍの範囲に設定することができる。
隣り合うｐ形領域５の間隔は、ｐ形領域３がショットキ接合と同電位に保たれ、ｐ形領域３がフローティング状態にならない範囲に設ける。例えば、隣り合うｐ形領域５の間隔Ｌｐｓと、ｐ形領域３の幅Ｗｐの比Ｌｓｐ／Ｗｐが大き過ぎると、ｐ形領域５から離れたｐ形領域３では、ショットキ接合と同電位に保たれなくなる。例えば、ショットキ接合に３Ｖ印加された状態において、ｐ形領域３における１つのストライプを流れる順方向電流を１μＡ以下とした場合、ｐ形領域３とショットキ接合とを同電位に保つためには、ｐ形領域３におけるストライプの抵抗Ｒが、
Ｒ＜３Ｖ／１μＡ＝３×１０６Ω
であれば良い。これに対し、ｐ形領域３のシート抵抗は、１〜１０ｋΩ／□程度に設けられるので、Ｌｓｐ／Ｗｐは、３００〜３０００程度であれば良い。例えば、Ｗｐが２μｍの場合、Ｌｓｐの好適な範囲は、６００〜６０００μｍ程度となる。
さらに、開口２１ｃの幅は、例えば、５０μｍに形成される。これにより、能動領域に沿った幅５０μｍのエッジターミネーション７が形成される。
図５は、半導体装置１００の順方向特性を示すグラフである。横軸に順バイアス、縦軸に順方向電流を示している。同図中のグラフＡおよびグラフＢは、それぞれｐ形領域５の面積が異なる場合の順方向電流特性を示している。
図５中に示すグラフＰＮ１およびＰＮ２は、ｐ形領域３およびｐ形領域５のｐｎ接合を介して流れる順方向電流を示している。一方、グラフＳは、ｎ形領域１０ｂとアノード電極１７との間のショットキー接合を介して流れる順方向電流を示している。そして、グラフＰＮ１に示す順方向電流と、グラフＳに示す順方向電流との和が、グラフＡの順方向特性となる。
グラフＡの順方向特性では、順バイアスが、ｐ形領域３およびｐ形領域５と、ｎ形ＳｉＣ層１０と、の間に形成されたｐｎ接合のビルトイン電圧（約３Ｖ）に達するまでは、ショットキー接合を介して流れる電流が支配的であることを示している。そして、順バイアスがビルトイン電圧を越えて印加されると、ｐｎ接合を介して流れる電流が支配的となる。
そして、ｐ形領域の表面にオーミック電極１５を形成することにより、ｐｎ接合の順方向の抵抗が小さくなり発熱が抑制される。その結果、順方向の電流耐量が向上し、サージ耐量を高くすることができる。
グラフＢは、グラフＡよりもｐ形領域５の面積を縮小した場合の順方向特性を示している。ｐ形領域５の面積が狭くなると、ｐｎ接合を介して流れる順方向電流に対する抵抗が上昇する。このため、グラフＰＮ２に示すように、ｐｎ接合を介して流れる順方向電流が減少し、グラフＰＮ１に示す順方向電流よりも高バイアス側にシフトする。その結果、グラフＰＮ２とグラフＳとの和であるグラフＢに示す順方向特性は、グラフＡに示す順方向特性よりも高バイアス側にシフトする。
これにより、ショットキー接合を流れる電流が支配的となる順方向バイアスの範囲を高電圧側に広げることができる。すなわち、ｐ形領域５の面積を適切に設定することにより、サージ耐量を向上させ、且つ、高速スイッチング特性を有するバイアス電圧の範囲を好適に確保することができる。
ｐ形領域の面積は、例えば、図１（ａ）に示すｐ形領域５の幅Ｌｐ、もしくは、ｐ形領域５の配置数Ｎにより調整することができる。
さらに、半導体装置１００では、図６に示す比較例に係る半導体装置２００よりもショットキー接合を介して流れる順方向の電流密度を向上させることができる。
例えば、半導体装置２００では、図６に示すように、ｐ形領域５が形成されておらず、オーミック電極１５も形成されていない。そして、ｐ形領域３とアノード電極１７との間には、ショットキー接合、もしくは、高いコンタクト抵抗が介在する。このため、半導体装置２００に順バイアスを印加した時、ｐ形領域３の電位と、アノード電極１７との間に電位差が生じ、ｐ形領域３の電位は、アノード電極とカソード電極との間の中間的な電位をとるフローティング状態となる。
そして、順バイアスを印加した時のアノード電極１７とｐ形領域３の電位との間の電位差が大きいと、ｐ形領域３とｎ形ＳｉＣ層１０との間のｐｎ接合に印加される電圧が小さくなる。このため、ｐｎ接合のビルトイン電圧によりｎ形領域１０ｂに広がった空乏領域が縮小せず、順方向電流が流れにくくなる。
これに対し、半導体装置１００では、アノード電極１７とｐ形領域５との間にオーミック電極１５が設けられるため、アノード電極１７とｐ形領域５とが同電位となり、ｐ形領域５に接続されたｐ形領域３と、アノード電極１７との間の電位差を小さくすることができる。これにより、ｎ形領域１０ｂに広がった空乏領域が縮小され、ショットキー接合を介して流れる順方向の電流密度を向上させることができる。
例えば、チップサイズを４５０μｍ×４５０μｍとし、ｐ形領域３の幅を２μｍ、隣り合うｐ形領域３の間隔を３μｍ、として、半導体装置１００および２００を試作した。そして、半導体装置１００では、ｐ形領域５の幅を５０μｍとし、３つのｐ形領域５の間隔を１ｍｍとした。その結果、半導体装置１００では、順バイアス２Ｖにおける電流密度が、半導体装置２００の１．１倍となった。さらに、半導体装置１００の順方向におけるサージ耐量が、半導体装置２００の２倍以上になった。
このように、本実施形態に係る半導体装置１００では、ｐ形領域３と、それに接続されて設けられたｐ形領域５と、ｐ形領域５に接触するオーミック電極１５を備える。これにより、順方向のサージ耐量を向上させ、ショットキー接合を介して流れる順方向の電流密度を増加させることができる。
上記の実施形態において、ｐ形領域３をストライプ状とし、ｐ形領域５がそのストライプに直交する形態を示したが、これに限定される訳ではなく他の形状であっても実施可能である。また、半導体材料として、ＳｉＣを用いた例を示したが、他のワイドギャップ半導体、例えば、ＧａＮ系窒化物半導体などを用いることもできる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
なお、本願明細書において、「窒化物半導体」とは、ＢｘＩｎｙＡｌｚＧａ１−ｘ−ｙ−ｚＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、０≦ｘ＋ｙ＋ｚ≦１）のIII−Ｖ族化合物半導体を含み、さらに、Ｖ族元素としては、Ｎ（窒素）に加えてリン（Ｐ）や砒素（Ａｓ）などを含有する混晶も含むものとする。またさらに、導電型などの各種の物性を制御するために添加される各種の元素をさらに含むもの、及び、意図せずに含まれる各種の元素をさらに含むものも、「窒化物半導体」に含まれるものとする。
３、５・・・ｐ形領域、 ７・・・エッジターミネーション（ｐ形領域）、 １０・・・ｎ形ＳｉＣ層、 １０ａ・・・第１の主面、 １０ｂ・・・ｎ形領域、 １０ｃ・・・第２の主面、 １３・・・ｎ形ＳｉＣ基板、 １５・・・オーミック電極、 １７・・・アノード電極、 １９・・・カソード電極、 ２１・・・注入マスク、 ２１ａ、２１ｂ、２１ｃ・・・開口、 １００、２００・・・半導体装置

Claims (3)

  1. 第１導電形の半導体層と、
    前記半導体層の第１の主面側に選択的に設けられた第２導電形の第１の領域と、
    前記第１の領域に接続されて前記第１の主面側に選択的に設けられた第２導電形の第２の領域と、
    前記半導体層と前記第１の領域とに接して設けられた第１の電極と、
    前記第２の領域に接して設けられた第２の電極と、
    前記半導体層の前記第１の主面側とは反対の第２の主面側に電気的に接続された第３の電極と、
    を備え、
    前記第１の電極は、前記半導体層及び前記第１の領域にショットキー接触し、
    前記第２の電極は、前記第２の領域にオーミック接触し、
    前記第１の領域は、前記第１の主面内の第１の方向に延在し、
    前記第２の領域は、前記第１の方向に交差する方向に延在し、
    前記第１の方向に直交する第２の方向における前記第１の領域の幅がＷｐで示される場合、隣り合う前記第２の領域の間隔は、３００×Ｗｐから３０００×Ｗｐの範囲内にある、
    ことを特徴とする半導体装置。
  2. 前記第１の方向に直交する前記第２の方向における隣り合う前記第１の領域の間隔は、１μｍ以上５μｍ以下の範囲にあり、
    前記第２の方向における前記第１の領域の幅は、０．５μｍ以上であり、前記第１の領域の間隔に等しいか、それよりも狭いことを特徴とする請求項１に記載の半導体装置。
  3. 前記半導体層は、ＳｉＣもしくはＧａＮを含むことを特徴とする請求項１又は２に記載の半導体装置。
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