JP6528640B2 - 半導体装置及びその製造方法 - Google Patents

Description

この発明は、トレンチゲート構造の絶縁ゲート型半導体装置に関するものである。

パワーエレクトロニクス分野において、モータ等の負荷への電力供給を制御するスイッチング素子として、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）やＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などの半導体装置が広く使用されている。電力制御用の絶縁ゲート型半導体装置の一つに、ゲート電極が半導体層に埋め込まれて形成されたトレンチゲート型ＭＯＳＦＥＴがある。

トレンチゲート型ＭＯＳＦＥＴでは、チャネル密度を向上させることによって低抵抗化を実現することが可能であり、特許文献１に記載のトレンチゲート型ＭＯＳＦＥＴではトレンチを格子状に形成し、低抵抗化を実現している。
ここで、トレンチゲート型ＭＯＳＦＥＴでは、トレンチ内にゲート絶縁膜を介して、ポリシリコン等からなるゲート電極を埋め込む構造となっており、トレンチに接するベース領域にチャネルを形成する。このトレンチゲート型ＭＯＳＦＥＴをオンさせるために、ゲート電極にベース領域が反転する電圧を印加し、ゲート電極に印加された電圧がゲート絶縁膜を介してベース領域に印加する。この電圧によって発生する電界によって、ベース領域内にチャネルが形成される。

特表２００７−５３１２４６号公報

トレンチを格子状に形成したトレンチゲート型ＭＯＳＦＥＴでは、格子によって交差部が発生する。交差部のチャネルには角部が存在する。ゲート電極に電圧を印加した場合、チャネルの角部には電界が集中することとなり、角部以外のゲート絶縁膜よりも大きな電界が印加される。したがって、角部のチャネルはそれ以外の箇所と比べて先にオン状態になってしまう。素子全体の閾値電圧は最も早くオン状態になった箇所で決まるため、結果として、素子全体の閾値電圧が低下してしまい、オン抵抗と閾値電圧のトレードオフの関係が悪化するとともに、低閾値電圧化によってシステムの誤動作を誘発する場合があった。

本発明は、上述のような問題を解決するためになされたもので、チャネル密度の大きな格子状のトレンチ構造を保持したまま、交差部の角部が先にオン状態となり、閾値電圧が低下するのを防ぎ、オン抵抗と閾値電圧のトレードオフの関係を改善した半導体装置を提供することを目的とする。

本発明にかかる半導体装置は、半導体基板と、半導体基板上に設けられた第１導電型のドリフト層と、ドリフト層の表面側に位置する第２導電型の第１のベース領域と、第１のベース領域内に位置する第１導電型のソース領域と、第１のベース領域とソース領域を貫通し、複数の面からなるトレンチ側壁を有し、格子状に形成されたトレンチと、トレンチ内のトレンチ側壁に接して形成されたゲート絶縁膜と、トレンチ内にゲート絶縁膜を介して埋め込まれたゲート電極と、トレンチの交差部における角部に接する箇所には、角部以外のトレンチ側壁に接する箇所に形成された第１のベース領域の不純物濃度よりも高い不
純物濃度を有する、第２導電型の第２のベース領域とを備え、前記第２のベース領域は前記トレンチ側壁から０．１μｍ〜０．５μｍの幅を持って形成されることを特徴とするものである。

本発明にかかる半導体装置によれば、角部のゲート絶縁膜に接するベース領域の不純物濃度を角部以外より高くしているため、角部近傍に形成されるチャネルの部分的な閾値電圧を高くすることができ、角部が先にオン状態になるのを防ぐことができる。また、角部以外のチャネルを適切な閾値電圧に設定することができ、オン抵抗と閾値電圧のトレードオフを改善することができる。

この発明の実施の形態１に係るトレンチゲート型ＭＯＳＦＥＴの活性領域の一部を示す上面図である。 この発明の実施の形態１に係るトレンチゲート型ＭＯＳＦＥＴの活性領域の一部の断面図である。 この発明の実施の形態１に係るトレンチゲート型ＭＯＳＦＥＴのオン状態における電圧電流特性を示す図である。 この発明の実施の形態１に係るトレンチゲート型ＭＯＳＦＥＴの製造方法を説明するための断面模式図である。 この発明の実施の形態１に係るトレンチゲート型ＭＯＳＦＥＴの製造方法を説明するための断面模式図である。 この発明の実施の形態１に係るトレンチゲート型ＭＯＳＦＥＴの製造方法を説明するための断面模式図である。 この発明の実施の形態１に係るトレンチゲート型ＭＯＳＦＥＴの製造方法を説明するための断面模式図である。 この発明の実施の形態１に係るトレンチゲート型ＭＯＳＦＥＴの製造方法を説明するための断面模式図である。 この発明の実施の形態１に係るトレンチゲート型ＭＯＳＦＥＴの製造方法を説明するための断面模式図である。 この発明の実施の形態１に係るトレンチゲート型ＭＯＳＦＥＴの製造方法を説明するための断面模式図である。 この発明の実施の形態１に係るトレンチゲート型ＭＯＳＦＥＴの製造方法を説明するためのセル領域の一部の上面図である。 この発明の実施の形態２に係るトレンチゲート型ＭＯＳＦＥＴの活性領域の一部の断面図である。 この発明の実施の形態２に係るトレンチゲート型ＭＯＳＦＥＴの活性領域の一部の上面図である。

実施の形態１．
まず、本発明の実施の形態１にかかる半導体装置の構成を説明する。
図１は、実施の形態１にかかる半導体装置であるトレンチゲート型ＭＯＳＦＥＴの活性領域の一部を模式的に示す上面図である。図１に示すように、本実施の形態のトレンチゲート型ＭＯＳＦＥＴの活性領域には、上面から見て正方形のセルが９個並んで配置されている部分がある。また、図２は、実施の形態１に係るトレンチゲート型ＭＯＳＦＥＴの活性領域の一部を模式的に示す断面図であり、図１の一点鎖線で示されるＡ−Ａ断面図が図２（ａ）に対応し、図１の二点鎖線で示されるＢ−Ｂ断面図が図２（ｂ）に対応する。ここで、Ｂ−Ｂ断面図は格子状に並ぶトレンチの交差部の特に角部を含む断面図となっている。
なお、図１においては、トレンチゲート型ＭＯＳＦＥＴのセルの構成が分かりやすいように、ソース電極、層間絶縁膜及びコンタクトホールは省略して示している。

本実施の形態にかかるトレンチ型ＭＯＳＦＥＴのセルの構成を、図１及び図２を参照して説明する。
本発明の実施の形態１に係る半導体装置であるトレンチ型ＭＯＳＦＥＴにおいては、低抵抗でｎ型の炭化珪素半導体基板１の第１の主面上に炭化珪素からなるｎ型のエピタキシャル層２が形成されている。エピタキシャル層２の表層部の一部には、炭化珪素からなるｐ型の第１のベース領域３が形成されている。エピタキシャル層２のうち、第１のベース領域３が形成されていない第１のベース領域３の下方の領域がドリフト層２ａとなる。

第１のベース領域３の表層部の一部にはｎ型のソース領域４が形成されている。第１のベース領域３およびソース領域４が形成された箇所のエピタキシャル層２に、ソース領域４と第１のベース領域３を貫通するように、トレンチ５が形成されている。トレンチ５は、上面から見て縦横に交差して、格子状に形成されている。隣接するトレンチ５との間は等間隔である。トレンチ５の底部は、第１のベース領域３より下方のドリフト層２ａに達している。トレンチの内部には、底部と側壁を含む内壁を覆うように内壁に接してゲート絶縁膜６が形成されている。ゲート絶縁膜６のトレンチ内壁と反対側である内側には、ゲート電極７が形成されている。

エピタキシャル層２の表面には、ゲート電極７を覆うように層間絶縁膜８が形成されている。層間絶縁膜８には、ソース領域４および第１のベース領域３に達するコンタクトホール８１が形成されている。層間絶縁膜８上に設けられたソース電極９はこのコンタクトホール８１を埋めるように形成され、ソース領域４及び第１のベース領域３に接続される。なお、上述したとおり、図１ではエピタキシャル層２上の層間絶縁膜８、ソース電極９、コンタクトホール８１を省略しているので、図１ではコンタクトホール８１が示されていないが、図２に断面が示されたコンタクトホール８１は、上面視で矩形の空間となっている。
また、炭化珪素半導体基板１の第１の主面の反対側の面である第２の主面には、ドレイン電極１０が形成されている。

図１に示すように、ゲート電極７は、上面視で格子状に配設されている。トレンチゲートＭＯＳＦＥＴの活性領域内に設けられるセルでは、ゲート電極７で区切られた区画のそれぞれがトレンチゲート型ＭＯＳＦＥＴとして機能する。
また、図示はしないが、上面から見て活性領域の外側には終端領域が設けられており、トレンチゲート型ＭＯＳＦＥＴは、活性領域と終端領域とから構成されている。

ここで、本実施の形態のトレンチゲート型ＭＯＳＦＥＴでは、図２（ｂ）に示すように、格子状に形成されたトレンチの交差部に形成された角部に面して、ｐ型の第２のベース領域１４が形成されている。角部以外のトレンチ側壁に接する箇所には第２のベース領域１４は形成されず、第１のベース領域３が形成されている。第２のベース領域の不純物濃度は第１のベース領域３の不純物濃度よりも高く設定している。
第２のベース領域１４の幅、すなわち、トレンチ側壁からの距離は、チャネルが形成される幅以上であることが望ましく、例えば、０．１μｍ以上、０．５μｍ以下などであれば良い。

次に、本実施の形態の半導体装置であるトレンチゲートＭＯＳＦＥＴの動作について、説明する。
トレンチゲート型ＭＯＳＦＥＴにおいて、ゲート電極７に電圧が印加されると、ゲート絶縁膜６と接するベース領域３に電流が流れるチャネルが形成される。チャネルが形成されると、ドレイン電流が流れだす。一般的に、ある一定のドレイン電流が流れた時のゲート電圧を閾値電圧と定義している。

図３は、本実施の形態のトレンチゲート型ＭＯＳＦＥＴのゲート電圧に対するドレイン電流２８を従来構造のトレンチゲート型ＭＯＳＦＥＴのドレイン電流２９と比較して示したものである。ここで、従来構造のトレンチゲート型ＭＯＳＦＥＴとは、トレンチの交差部に第１のベース領域３の不純物濃度よりも高い第２のベース領域１４が形成されていないもののことを言う。また、図３中、破線直線は閾値電圧を判定するドレイン電流値３０である。

図３に示すように、従来構造のトレンチゲート型ＭＯＳＦＥＴでは、トレンチゲート型ＭＯＳＦＥＴの格子状に形成されたトレンチ５の交差部における角部に印加される電界が角部以外の箇所と比較して大きくなるため、角部近傍はそれ以外より先にオン状態となり、ドレイン電流２９にこぶが発生してしまう。閾値電圧は、第１のベース領域３の不純物濃度にも依存し、第１のベース領域３の不純物濃度が高くなると、閾値電圧も高くなる。

ここで、第２のベース領域１４を形成するために注入するＡｌの不純物濃度及び第２のベース領域１４の幅と効果の関係について説明しておく。
第２のベース領域１４のｐ型（第２導電型）不純物濃度は、第１のベース領域３のｐ型（第２導電型）不純物濃度より高くする。この場合、トレンチ型ＭＯＳＦＥＴがオン状態になる際にチャネルが一定の幅を持って形成される。第２のベース領域１４の幅が小さすぎると十分に閾値電圧を高くすることができず、角部のチャネルが先にオン状態となってしまうため、第２のベース領域１４はチャネルによって反転する幅以上にする必要がある。さらに、第２のベース領域１４のｐ型（第２導電型）不純物濃度が低いと、角部以外の閾値電圧よりも低くなってしまうため、角部に印加される電界において、オンしない不純物濃度以上にする必要がある。

第２のベース領域１４のｐ型（第２導電型）不純物濃度と第１のベース領域３のｐ型（第２導電型）不純物濃度との関係については、その相対関係が重要である。例えば、第２のベース領域１４のｐ型不純物濃度と第１のベース領域３の不純物濃度とは、その部分のＭＯＳＦＥＴの局所的なＶｔｈが０．５Ｖ以上異なればよい。そのためには、例えば、第２のベース領域１４の第２導電型不純物濃度が第１のベース領域３の第２導電型不純物濃度より５×１０^１６ｃｍ^−３以上高ければよい。このようにすれば、角部で先にチャネルがオンすることを防止できる。

本実施の形態のトレンチゲート型ＭＯＳＦＥＴでは、トレンチ５の交差部の角部近傍の第２のベース領域１４のｐ型（第２導電型）不純物の濃度を第１のベース領域３のそれより高くしている。このため、トレンチ５の交差部の角部で角部以外と同じゲート電圧がゲート電極７に印加され、角部のゲート絶縁膜６に印加される電界が角部以外の箇所より大きくなった場合であっても、角部近傍の部分的な閾値電圧を高く設定できるため、角部が角部以外に対して先にオン状態となることがなく、閾値電圧の低下を防ぐことができる。したがって、図３に示すように、こぶが無く高い閾値電圧のドレイン電流−ゲート電圧特性を有するトレンチゲート型ＭＯＳＦＥＴを得ることができる。

つづいて、本実施の形態のトレンチゲート型ＭＯＳＦＥＴの製造方法を図４〜図１０を用いて順次説明する。図４〜図１０は、本実施の形態のトレンチゲート型ＭＯＳＦＥＴの製造方法を説明するための各工程のＭＯＳＦＥＴの断面模式図である。また、図１１は、図５の工程で第２のベース領域１４を形成するためのイオン注入マスクの形状を示す平面図である。図４〜図１０の各図の（ａ）および（ｂ）は、それぞれ図１のＡ−Ａ断面及びＢ−Ｂ断面に対応する断面図である。

まず、図４に示すように、炭化珪素基板１上にエピタキシャル層２を形成する。ここでは４Ｈのポリタイプを有するｎ型（第１導電型）で低抵抗の炭化珪素基板１を用意し、その上に化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりｎ型（第１導電型）の炭化珪素エピタキシャル層２をエピタキシャル成長させた。エピタキシャル層２のｎ型（第１導電型）不純物濃度は１×１０^１５ｃｍ^−３〜１×１０^１７ｃｍ^−３、厚さは５〜５０μｍとした。

つづいて、エピタキシャル層２の表面に所定のドーパントをイオン注入することにより、ｐ型（第２導電型）の第１のベース領域３およびｎ型の（第１導電型）ソース領域４を形成する。ここでは、ｐ型（第２導電型）の第１のベース領域３をｐ型（第２導電型）不純物であるアルミニウム（Ａｌ）のイオン注入により形成する。Ａｌのイオン注入の深さは、エピタキシャル層２の厚さを超えない範囲で、０．５〜３μｍ程度とする。注入するＡｌの不純物濃度は、エピタキシャル層２のｎ型（第１導電型）不純物濃度より高くする。このとき、Ａｌの注入深さよりも深いエピタキシャル層２の領域がドリフト層２ａとなる。つまり、ｐ型（第２導電型）の第１のベース領域３が形成されないエピタキシャル層２内の領域がドリフト層２ａである。

ｎ型（第１導電型）のソース領域４は、ｎ型（第１導電型）不純物である窒素（Ｎ）を第１のベース領域３の表面にイオン注入することにより形成する。ソース領域４は、図１のように、この後形成されるゲート電極７（トレンチ５）のレイアウトに対応する格子状のパターンで形成される。従って、ゲート電極７が形成されたとき、ゲート電極７の両側にソース領域４が配設される。Ｎのイオン注入深さは、第１のベース領域３の厚さより浅くする。注入するＮの不純物濃度は、第１のベース領域３のｐ型（第２導電型）不純物濃度よりも高くし、１×１０^１８ｃｍ^−３〜１×１０^２１ｃｍ^−３の範囲とする。

次に、図５に示すように、第１の注入マスク１６を介してｐ型（第２導電型）不純物であるＡｌをエピタキシャル層２の表面にイオン注入することにより、ソース領域４の下部にｐ型（第２導電型）の第２のベース領域１４を形成する。第２のベース領域１４はこの後形成されるトレンチの交差部における角部近傍に形成される。
図１１は、本実施の形態に係るトレンチ型ＭＯＳＦＥＴの製造方法を説明するための上面図である。本実施の形態では、図５に示されるように、角部近傍が開口した第１の注入マスク１６を介してイオン注入が行われて第２のベース領域１４が形成される。

第２のベース領域１４は、この後形成されるトレンチ５のレイアウトに対応して、図５に示されるように、第２のベース領域１４が形成される角部をまたぐように形成され、セルの配置に合わせて矩形状のパターンで形成される。また、第２のベース領域１４の幅は第２のベース領域１４を形成する角部のトレンチ側壁から同心円状に外側へ０．１μｍ以上０．５μｍ以下の幅を有するように形成する。

つづいて、図６に示すように、エピタキシャル層２の表面にシリコン酸化膜からなるエッチングマスク１１を１〜２μｍ程度の厚さで堆積し、その上にレジスト材からなるレジストマスク１２を形成する。レジストマスク１２は、フォトリソグラフィー技術により、トレンチ５の形成領域を開口したパターンに形成される。トレンチ５が格子状なので、レジストマスク１２はそれを反転したマトリクス状のパターンとなる。

次に、図７に示すように、レジストマスク１２をマスクとする反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）処理により、エッチングマスク１１をパターニングする。つまりレジストマスク１２のパターンがシリコン酸化膜でできたエッチングマスク１１に転写される。パターニングされたエッチングマスク１１は次のトレンチ５を形成するエッチング工程におけるマスクとなる。

つづいて、図８に示すように、パターニングされたエッチングマスク１１をマスクとするＲＩＥにより、エピタキシャル層２にソース領域４および第１のベース領域３を貫通するトレンチ５を形成する。第１のベース領域３の一部には第２のベース領域１４が形成されている。トレンチ５の深さは、ドリフト層２ａに達するように第２のベース領域１４が形成されている箇所より深くなるものとし、０．５〜３μｍ程度とする。

次に、図８に示したレジストマスク１２、および、エッチングマスク１１を除去した後、熱処理装置を用いて、上記の工程でイオン注入したＮおよびＡｌを活性化させるアニールを行う。このアニールは、アルゴン（Ａｒ）ガスなどの不活性ガス雰囲気中で、１３００〜１９００℃、３０秒〜１時間の条件で行なう。

つづいて、図９に示すように、トレンチ５の内側を含むエピタキシャル層２の全面にゲート絶縁膜６を形成した後、ゲート電極７となる低抵抗ポリシリコンを減圧ＣＶＤ法により堆積し、それらをパターニングまたはエッチバックすることにより、トレンチ５内部にゲート絶縁膜６およびゲート電極７を形成する。ゲート絶縁膜６となるシリコン酸化膜は、エピタキシャル層２の表面を熱酸化法により熱酸化して形成してもよいし、エピタキシャル層２上及びトレンチ５の内側に堆積法により形成してもよい。

次に、図１０に示すように、減圧ＣＶＤ法により、エピタキシャル層２の表面全面にシリコン酸化膜からなる層間絶縁膜８を形成し、ゲート電極７を覆う。次に、層間絶縁膜８をパターニングすることで、ソース領域４および第１のベース領域３に達するコンタクトホール８１を形成する。図１０中、点線で囲まれた領域がコンタクトホール８１に相当する。

そして、エピタキシャル層２上にＡｌ合金等の電極材を堆積することで、層間絶縁膜８上並びにコンタクトホール８１内に、ソース電極９を形成する。さらに、炭化珪素基板１の下面にＡｌ合金等の電極材を堆積してドレイン電極１０を形成することにより、図１、図２に示した構成のトレンチゲート型ＭＯＳＦＥＴを得ることができる。

本実施の形態の半導体装置によれば、角部近傍の第２のベース領域１４の不純物濃度を第１のベース領域３の不純物濃度よりも高くしているため、ゲート電極７に電圧を印加した際に格子状に配列されたトレンチの交差部における角部のゲート絶縁膜６に印加される電界がそれ以外の箇所より大きくなった場合であっても、角部近傍のチャネルの閾値電圧が角部以外のチャネルの閾値電圧より高くなるので、角部が角部以外に対して先にオン状態となることがなく、閾値電圧の低下を防ぐことができる。

なお、本実施の形態では、エピタキシャル層２と炭化珪素基板１とが同じ第１導電型を有する構造のトレンチ型ＭＯＳＦＥＴについて説明してきたが、本発明は、エピタキシャル層２と炭化珪素基板１とが異なる導電型を有する構造のトレンチゲート型ＩＧＢＴに対しても適用可能である。例えば、図１に示したエピタキシャル層２が第１導電型のｎ型である構成に対し、炭化珪素基板１を第２導電型のｐ型にすればトレンチ型ＩＧＢＴの構成となる。その場合、トレンチ型ＭＯＳＦＥＴのソース領域４およびソース電極９は、それぞれトレンチゲート型ＩＧＢＴのエミッタ領域およびエミッタ電極に対応し、ドレイン電極１０はコレクタ電極に対応することになる。

本実施の形態においては、炭化珪素半導体で構成された半導体装置を例として説明したが、半導体の材料は、他の材料であっても良く、また、他のワイドバンドギャップ半導体装置であっても良い。
また、本実施の形態では、第１導電型をｎ型、第２導電型をｐ型としたが、第１導電型をｐ型、第２導電型をｎ型としても良い。

さらに、本実施の形態においては、上面から見て正方形のセルを持つ活性領域の例について説明したが、セルは他の構造であってもよく、基本セルが長方形や六角形などであっても良い。また、セルの配置についても、縦横方向に規則正しく配置された例を用いて説明したが、隣接する列のセルがずれた配置であって、セルの角部に第２のベース領域が形成されていれば、同様の効果を奏する。また、第１のベース領域３と第２のベース領域の境界は、急峻でなくても良く、ある幅で連続的に不純物濃度が変化するものであってもよい。

また、製造方法においては、第１のベース領域３をエピタキシャル成長法によって形成してもよい。その場合も第１のベース領域３の不純物濃度および厚さは、イオン注入によって形成する場合と同等であれば良い。

実施の形態２．
本発明の実施の形態２における炭化珪素半導体装置であるトレンチゲート型ＭＯＳＦＥＴの構成を説明する。図１２と図１３は、それぞれ本発明の実施の形態２に係る半導体装置であるトレンチゲート型ＭＯＳＦＥＴの活性領域の一部の上面図、活性領域の一部の断面模式図である。図１２の一点鎖線で示されるＡ−Ａ断面図が図１３（ａ）に対応し、図１の二点鎖線で示されるＢ−Ｂ断面図が図１３（ｂ）に対応する。ここで、Ｂ−Ｂ断面図は格子状に並ぶトレンチの交差部の特に角部を含む断面図となっている。

図１２と図１３に示すように、本実施の形態のトレンチゲート型ＭＯＳＦＥＴは、格子状に形成されたトレンチの交差部において、実施の形態１で説明した第２のベース領域１４を設ける代わりにソース領域４をトレンチ側壁から離して形成し、交差部以外の箇所ではソース領域４をトレンチ側壁に接するように形成している。その他の点については、実施の形態１と同様であるので、詳しい説明を省略する。

図１２と図１３に示すように、本実施の形態のトレンチゲート型ＭＯＳＦＥＴにおいては、トレンチの交差部で、ソース領域４をトレンチ側壁から離して形成しているが、その距離は、０．１μｍ以上などであれば良い。

本実施の形態における半導体装置によれば、角部から離れた箇所にソース領域４が形成されているため、角部近傍のチャネル長が長くなり、閾値電圧が上昇し、かつ、チャネル抵抗が上昇する。つまり、角部近傍のチャネルがオンしにくくなる。したがって、ゲート電極７に電圧を印加した際に格子状に配列されたトレンチの交差部における角部のゲート絶縁膜６に印加される電界がそれ以外の箇所より大きくなった場合であっても、角部近傍のチャネルの部分的な閾値電圧が高くなり、チャネル抵抗が高くなるため、この部分による閾値電圧への影響を小さくなり、素子全体の閾値電圧が低下することを防ぐことができる。

また、本実施の形態の半導体装置は、実施の形態１において第２のベース領域１４を製造する工程を削除し、ソース領域４の形成領域を本実施の形態に示す形状にすれば製造できる。その他の点については、実施の形態１の半導体装置の製造方法と同様である。

本発明の実施の形態２における半導体装置の製造方法によれば、本発明の実施の形態１における第２のベース領域１４を形成工程が必要無くなるため、実施の形態１と比較してイオン注入工程を削減することができ、製造コストを低減した低コストの半導体装置を得ることができる。

１ 炭化珪素基板、２ エピタキシャル層、２ａ ドリフト層、３ 第１のベース領域、４ ソース領域、５ トレンチ、６ ゲート絶縁膜、７ ゲート電極、８ 層間絶縁膜、９ ソース電極、１０ ドレイン電極、１１ エッチングマスク、１２ レジストマスク、１４ 第２のベース領域、８１ コンタクトホール。

Claims (5)

1. 半導体基板と、
   前記半導体基板上に設けられた第１導電型のドリフト層と、
   前記ドリフト層の表面側に位置する第２導電型の第１のベース領域と、
   前記第１のベース領域内に位置する第１導電型のソース領域と、
   前記第１のベース領域と前記ソース領域を貫通し、複数の面からなるトレンチ側壁を有し、格子状に形成されたトレンチと、
   前記トレンチ内の前記トレンチ側壁に接して形成されたゲート絶縁膜と、
   前記トレンチ内に前記ゲート絶縁膜を介して埋め込まれたゲート電極と、
   前記トレンチの交差部における角部に接する箇所に、前記角部以外の前記トレンチ側壁に接する箇所に形成された前記第１のベース領域の不純物濃度よりも高い不純物濃度を有する、第２導電型の第２のベース領域とを備え、
   前記第２のベース領域は前記トレンチ側壁から０．１μｍ〜０．５μｍの幅を持って形成されることを特徴とする半導体装置。
2. 前記第２のベース領域の第２導電型不純物濃度は、前記第１のベース領域の第２導電型不純物濃度より５×１０^１６ｃｍ^−３以上高いことを特徴とする請求項１に記載の半導体装置。
3. 前記半導体基板が炭化珪素半導体装置であり、前記ドリフト層が炭化珪素で構成されていることを特徴とする請求項１又は２に記載の半導体装置。
4. 半導体基板上に、第１導電型のドリフト層となる第１導電型のエピタキシャル層を成長する工程と、
   前記エピタキシャル層の表層部に第２導電型の第１のベース領域を形成する工程と、
   前記第１のベース領域の表層部に第１導電型のソース領域を形成する工程と、
   前記ドリフト層内に第１のベース領域より不純物濃度が高い、第２導電型の第２のベース領域を形成する工程と、
   前記第１のベース領域と前記ソース領域を貫通するトレンチを、格子状に、前記トレンチの交差部における角部が前記第２のベース領域に接するように、前記第２のベース領域よりも深く、エッチングにより形成する工程と、
   前記トレンチ内のトレンチ側壁に接するようにゲート絶縁膜を形成する工程と、
   前記トレンチ内に前記ゲート絶縁膜を介してゲート電極を埋め込む工程と、
   を備え、
   前記第２のベース領域は前記トレンチ側壁から０．１μｍ〜０．５μｍの幅を持って形成される半導体装置の製造方法。
5. 前記半導体基板と前記ドリフト層が炭化珪素で構成されていることを特徴とする請求項４に記載の半導体装置の製造方法。

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