JP6457242B2 - スイッチング電源装置 - Google Patents

Description

本発明は、スイッチング電源装置に関する。

ＰＷＭ［pulse width modulation］駆動方式のスイッチング電源装置は、その電圧帰還ループを形成する回路要素として、一般に、出力電圧またはこれに応じた帰還電圧と所定の基準電圧との差分に応じた誤差電圧を生成するエラーアンプと、三角波状または鋸波状のスロープ電圧を生成するスロープ発振部と、誤差電圧とスロープ電圧とを比較して出力トランジスタのオフタイミングを決定するコンパレータと、を有する。

また、高い負荷応答特性が要求されるアプリケーションでは、上記の電圧帰還ループに加えて電流帰還ループを備えた電流モード制御方式のスイッチング電源装置を採用していることが多い。電流モード制御方式のスイッチング電源装置では、一般に、一定の傾きを持つ第１スロープ電圧と負荷電流に応じた傾きを持つ第２スロープ電圧とを足し合わせて上記のスロープ電圧を生成するように電圧帰還ループ及び電流帰還ループが形成される。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開２００６−３０４４０６号公報

ところで、従来のスイッチング電源装置において、第１スロープ電圧の傾きは、一定値に固定されていた。また、第２スロープ電圧の傾きについても、負荷電流に一定値の電流帰還ゲインを掛け合わせることにより設定されていた。

しかしながら、スイッチング電源装置の応答性と安定性が最良となる第１スロープ電圧の傾きや第２スロープ電圧の傾き（電流帰還ゲイン）は、スイッチング電源装置の使用状況（入力電圧、出力電圧、スイッチング周波数、負荷電流、ないしは、温度など）に応じて様々に変動する。

そのため、従来のスイッチング電源装置では、その使用状況に応じて応答性と安定性を最適化することが困難であった。

本明細書中に開示されている発明は、本願の発明者らによって見出された上記の課題に鑑み、その応答性と安定性を最適化することのできるスイッチング電源装置を提供することを目的とする。

本明細書中に開示されているスイッチング電源装置は、パルス幅変調信号による出力トランジスタのオン／オフ制御に応じて入力電圧から出力電圧を生成するスイッチング出力回路と、前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧との差分に応じた第１電圧を生成する第１電圧生成回路と、三角波形または鋸波形の第２電圧を生成する第２電圧生成回路と、前記第１電圧と前記第２電圧とを比較して比較信号を生成する比較回路と、スイッチング周波数のクロック信号を生成するクロック発振回路と、前記クロック信号と前記比較信号に応じてパルス幅変調信号を生成する論理回路と、を有し、前記第２電圧生成回路は、第１の傾きを持つ第１スロープ電圧と、前記スイッチング出力回路に流れる出力電流に応じた第２の傾きを持つ第２スロープ電圧とを足し合わせて前記第２電圧を生成するものであり、かつ、前記第１の傾きと前記第２の傾きのうち少なくとも一方が設定値に応じて任意に調整される構成（第１の構成）とされている。

なお、上記第１の構成から成るスイッチング電源装置は、前記第２電圧生成回路に前記設定値を与える周波数特性調整回路をさらに有する構成（第２の構成）にするとよい。

また、上記第２の構成から成るスイッチング電源装置において、前記周波数特性調整回路は、前記設定値を格納するレジスタ部と、制御回路からの指示に応じて前記設定値を書き換えるインタフェイス部と、を含む構成（第３の構成）にするとよい。

また、上記第１〜第３いずれかの構成から成るスイッチング電源装置において、前記第２電圧生成回路は、前記第１スロープ電圧を生成するスロープ発振部と、前記第２スロープ電圧を生成する電流検出部と、前記第１スロープ電圧と前記第２スロープ電圧とを足し合わせて前記第２電圧を生成する加算部と、を含む構成（第４の構成）にするとよい。

また、上記第４の構成から成るスイッチング電源装置にて、前記スロープ発振部は、固定電圧を電源として第１デジタル設定値に応じた第１アナログ電圧を生成する第１Ｄ／Ａ変換部と、前記第１アナログ電圧に応じた充電電流を生成する第１Ｖ／Ｉ変換部と、前記充電電流によって充電されるキャパシタと、前記クロック信号に同期して前記キャパシタの充放電制御を行うスイッチと、前記キャパシタの充電電圧に応じた第１スロープ電流を生成する第２Ｖ／Ｉ変換部と、を含む構成（第５の構成）にするとよい。

また、上記第５の構成から成るスイッチング電源装置において、前記電流検出部は、前記出力電流に応じた可変電圧を生成する第１Ｉ／Ｖ変換部と、前記可変電圧を電源として第２デジタル設定値に応じた第２アナログ電圧を生成する第２Ｄ／Ａ変換部と、前記第２アナログ電圧に応じた第２スロープ電流を生成する第３Ｖ／Ｉ変換部と、を含む構成（第６の構成）にするとよい。

また、上記第６の構成から成るスイッチング電源装置において、前記加算部は、前記第１スロープ電流と前記第２スロープ電流とを足し合わせた加算電流を生成する電流加算部と、前記加算電流に応じた前記第２電圧を生成する第２Ｉ／Ｖ変換部と、を含む構成（第７の構成）にするとよい。

また、上記第１〜第７いずれかの構成から成るスイッチング電源装置において、前記第１電圧生成回路は、前記出力電圧または前記帰還電圧と前記基準電圧との差分に応じた誤差電圧を生成するエラーアンプと、前記誤差電圧の位相を補償して前記第１電圧を生成する位相補償フィルタと、を含む構成（第８の構成）にするとよい。

また、本明細書中に開示されているスイッチング電源装置は、パルス幅変調信号による出力トランジスタのオン／オフ制御に応じて入力電圧から出力電圧を生成するスイッチング出力回路と、前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧との差分に応じた第１電圧を生成する第１電圧生成回路と、前記パルス幅変調信号を生成するデジタル信号処理回路と、を有し、前記デジタル信号処理回路は、前記第１電圧のデジタル値をＤ１とし、予め定められた電圧スロープの傾きをＳｓｌｐとし、前記スイッチング出力回路に流れる出力電流に応じて変化する電流スロープの傾きをＳｃｓとし、電圧スロープ係数をＫｓｌｐとし、電流スロープ係数をＫｃｓとし、スイッチング周期をＴとしたとき、前記パルス幅変調信号のデューティＤＵＴＹを、ＤＵＴＹ＝Ｄ１／｛（Ｋｓｌｐ×Ｓｓｌｐ＋Ｋｃｓ×Ｓｃｓ）×Ｔ｝という算出式に基づいて設定するものであり、かつ、前記電圧スロープ係数と前記電流スロープ係数のうち少なくとも一方が任意に調整される構成（第９の構成）とされている。

なお、上記第９の構成から成るスイッチング電源装置において、前記第１電圧生成回路は前記デジタル信号処理回路でのデジタル処理によって実装される構成（第１０の構成）にするとよい。

本明細書中に開示されている発明によれば、その応答性と安定性を最適化することのできるスイッチング電源装置を提供することが可能となる。

スイッチング電源装置１００の第１実施形態を示すブロック図 パルス幅変調制御の一例を示すタイミングチャート 第２電圧生成回路１３０の一構成例を示すブロック図 スロープ可変制御の一例を示す波形図 第２デジタル設定値Ｋｃｓの一調整例を示すボード線図 第１デジタル設定値Ｋｓｌｐの一調整例を示すボード線図 スイッチング電源装置１００の第２実施形態を示すブロック図 スイッチング電源装置１００の第３実施形態を示すブロック図

＜第１実施形態＞
図１は、スイッチング電源装置１００の第１実施形態を示すブロック図である。スイッチング電源装置１００は、入力電圧Ｖｉから所望の出力電圧Ｖｏを生成して負荷に供給するＰＷＭ駆動方式のＤＣ／ＤＣコンバータであり、スイッチング出力回路１１０と、第１電圧生成回路１２０と、第２電圧生成回路１３０と、比較回路１４０と、クロック発振回路１５０と、論理回路１６０と、周波数特性調整回路１７０と、制御回路１８０と、を有する。なお、スイッチング電源装置１００には、上記した回路要素のほか、その他の保護回路（低入力誤動作防止回路や温度保護回路など）を適宜組み込んでも構わない。

スイッチング出力回路１１０は、パルス幅変調信号Ｓ３（以下ではＰＷＭ信号Ｓ３と呼ぶ）による出力トランジスタのオン／オフ制御に応じて入力電圧Ｖｉから出力電圧Ｖｏを生成する。なお、スイッチング出力回路１１０の出力形式については、降圧型、昇圧型、昇降圧型、並びに、反転型のいずれであっても構わない。また、スイッチング出力回路１１０の整流方式については、同期整流方式及びダイオード整流方式のいずれを採用してもよい。また、スイッチング出力回路１１０の出力トランジスタや同期整流トランジスタに高電圧が印加される場合には、それぞれのトランジスタ素子として、パワーＭＯＳＦＥＴ［metal-oxide-semiconductor field effect transistor］、ＩＧＢＴ［insulated gate bipolar transistor］、及び、ＳｉＣトランジスタなどの高耐圧素子を用いるとよい。

第１電圧生成回路１２０は、出力電圧Ｖｏまたはこれに応じた帰還電圧Ｖｆｂと所定の基準電圧Ｖｒｅｆとの差分に応じた第１電圧Ｖ１を生成する回路ブロックであり、帰還電圧生成部１２１と、エラーアンプ１２２と、位相補償フィルタ１２３と、を含む。

帰還電圧生成部１２１は、出力電圧Ｖｏに応じた帰還電圧Ｖｆｂ（例えば出力電圧Ｖｏの分圧電圧）を生成する。なお、出力電圧Ｖｏがエラーアンプ１２２の入力ダイナミックレンジ内に収まっている場合には、帰還電圧生成部１２１を省略して出力電圧Ｖｏをエラーアンプ１２２に直接入力しても構わない。

エラーアンプ１２２は、反転入力端（−）に印加される帰還電圧Ｖｆｂと非反転入力端（＋）に印加される基準電圧Ｖｒｅｆとの差分に応じた誤差電圧Ｖｅｒｒを生成する。誤差電圧Ｖｅｒｒは、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも低いときに上昇し、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高いときに低下する。

位相補償フィルタ１２３は、エラーアンプ１０３の発振を防止すべく、誤差電圧Ｖｅｒｒの位相を補償して第１電圧Ｖ１を生成する。なお、本図の例では、エラーアンプ１０３と比較回路１４０との信号経路上に位相補償フィルタ１２３が挿入されており、誤差電圧Ｖｅｒｒと第１電圧Ｖ１が異なる電圧であるかのように描写されている。ただし、本図の描写はあくまで例示であり、例えば、エラーアンプ１２２の出力端と接地端との間に位相補償フィルタ１２３（抵抗とキャパシタの直列回路など）を接続した場合には、誤差電圧Ｖｅｒｒと第１電圧Ｖ１とが同一の電圧となる。

第２電圧生成回路１３０は、三角波形または鋸波形の第２電圧Ｖ２を生成する回路ブロックであり、スロープ発振部１３１と、電流検出部１３２と、加算部１３３と、を含む。

スロープ発振部１３１は、第１デジタル設定値Ｋｓｌｐ（電圧スロープ係数に相当）に応じた第１の傾きを持つ第１スロープ電圧Ｖｓｌｐ１を生成する。すなわち、第１の傾きは、第１デジタル設定値Ｋｓｌｐに応じて任意に調整される。スロープ発振部１３１の構成及び動作については、後ほど詳細に説明する。

電流検出部１３２は、スイッチング出力回路１３３に流れる出力電流Ｉｃｓ（例えば、出力トランジスタに流れるスイッチ電流、コイルに流れるコイル電流、若しくは、負荷に流れる負荷電流）の入力を受け付けており、出力電流Ｉｃｓに第２デジタル設定値Ｋｃｓ（電流スロープ係数（電流帰還ゲイン）に相当）を掛け合わせた第２の傾きを持つ第２スロープ電圧Ｖｓｌｐ２を生成する。すなわち、第２の傾きは、第２デジタル設定値Ｋｃｓに応じて任意に調整される。電流検出部１３２の構成及び動作については、後ほど詳細に説明する。

加算部１３３は、第１スロープ電圧Ｖｓｌｐ１と第２スロープ電圧Ｖｓｌｐ２とを足し合わせて第２電圧Ｖ２を生成する。

比較回路１４０は、反転入力端（−）に印加される第１電圧Ｖ１と非反転入力端（＋）に印加される第２電圧Ｖ２とを比較して比較信号Ｓ２を生成する。比較信号Ｓ２は、第２電圧Ｖ２が第１電圧Ｖ１よりも低いときにローレベルとなり、第２電圧Ｖ２が第１電圧Ｖ１よりも高いときにハイレベルとなる。

クロック発振回路１５０は、所定のスイッチング周波数ｆｓｗ（＝１／Ｔ）でパルス駆動されるクロック信号Ｓ１を生成する。

論理回路１６０は、セット端（Ｓ）に入力されるクロック信号Ｓ１とリセット端（Ｒ）に入力される比較信号Ｓ２に応じてＰＷＭ信号Ｓ３を生成するＲＳフリップフロップである。ＰＷＭ信号Ｓ３は、クロック信号Ｓ１の立上りエッジでハイレベルにセットされ、比較信号Ｓ２の立上りエッジでローレベルにリセットされる。

周波数特性調整回路１７０は、第２電圧生成回路１３０に第１デジタル設定値Ｋｓｌｐと第２デジタル設定値Ｋｃｓを与える回路ブロックであり、第１レジスタ部１７１と、第２レジスタ部１７２と、インタフェイス部１７３と、を含む。

第１レジスタ部１７１及び第２レジスタ部１７２は、それぞれ、第１デジタル設定値Ｋｓｌｐ及び第２デジタル設定値Ｋｃｓを格納する。なお、本図の例では、スロープ発振部１３１が第１レジスタ部１７１から第１デジタル設定値Ｋｓｌｐを直接読み出し、電流検出部１３２が第２レジスタ部１７２から第２デジタル設定値Ｋｃｓを直接読み出しているかのように描写されている。ただし、本図の描写はあくまで例示であり、例えば、インタフェイス部１７３が第１デジタル設定値Ｋｓｌｐと第２デジタル設定値Ｋｃｓを読み出した上で、各々をスロープ発振部１３１と電流検出部１３２に送出する構成としてもよい。

インタフェイス部１７３は、制御回路１８０からの指示に応じて第１デジタル設定値Ｋｓｌｐ及び第２デジタル設定値Ｋｃｓを書き換えるように、第１レジスタ部１７１及び大２レジスタ部１７２へのアクセス制御を行う。

制御回路１８０は、スイッチング電源装置１００の使用状況（入力電圧、出力電圧、スイッチング周波数、負荷電流、ないしは、温度など）に応じて第１デジタル設定値Ｋｓｌｐ及び第２デジタル設定値Ｋｃｓを任意に調整する。このような構成とすることにより、スイッチング電源装置１００の使用状況に応じて第１スロープ電圧Ｖｓｌｐ１の傾きと第２スロープ電圧Ｖｓｌｐ２の傾き（延いては第２電圧Ｖ２の傾き）を自由に設定することができるので、スイッチング電源装置１００の応答性と安定性を最適化することが可能となる。なお、第１デジタル設定値Ｋｓｌｐ及び第２デジタル設定値Ｋｃｓの具体的な調整手法については後ほど詳述する。また、本図の例では、制御回路１８０がスイッチング電源装置１００の一構成要素として含まれているが、本図の描写はあくまで例示であり、例えば、スイッチング電源装置１００の外部に設けられた制御回路１８０（マイコンなど）によって第１デジタル設定値Ｋｓｌｐ及び第２デジタル設定値Ｋｃｓを調整してもよい。

図２は、パルス幅変調制御の一例を示すタイミングチャートであり、上から順に、クロック信号Ｓ１、第１電圧Ｖ１及び第２電圧Ｖ２、比較信号Ｓ２、及び、ＰＷＭ信号Ｓ３が描写されている。

時刻ｔ１において、クロック信号Ｓ１がハイレベルに立ち上げられると、ＰＷＭ信号Ｓ３がハイレベルにセットされる。その結果、スイッチング出力回路１１０の出力トランジスタがオンとなる。また、時刻ｔ１において、クロック信号Ｓ１がハイレベルに立ち上げられると、第２電圧Ｖ２が第１デジタル設定値Ｋｓｌｐ及び第２デジタル設定値Ｋｃｓに応じた傾きを持って上昇し始める。

時刻ｔ２において、第２電圧Ｖ２が第１電圧Ｖ１よりも高くなり、比較信号Ｓ２がハイレベルに立ち上げられると、ＰＷＭ信号Ｓ３がローレベルにリセットされる。その結果、スイッチング出力回路１１０の出力トランジスタがオフとなる。また、時刻ｔ２において比較信号Ｓ２がハイレベルに立ち上げられると、第２電圧Ｖ２が速やかに放電される。

上記のパルス幅変調制御により、ＰＷＭ信号Ｓ３のハイレベル期間Ｔｏｎ（出力トランジスタのオン期間）は、第１電圧Ｖ１が高いほど長くなり、第１電圧Ｖ１が低いほど短くなる。言い換えると、ＰＷＭ信号Ｓ３のデューティＤＵＴＹ（クロック信号Ｓ１のスイッチング周期Ｔに占めるハイレベル期間Ｔｏｎの割合）は、第１電圧Ｖ１が高いほど大きくなり、第１電圧Ｖ１が低いほど小さくなる。

また、スイッチング電源装置１００は、出力電圧Ｖｏを監視する電圧帰還ループに加えて、出力電流Ｉｃｓを監視する電流帰還ループ（電流検出部１３２と加算部１３３）を備えている。従って、急峻な負荷変動に対してＰＷＭ信号Ｓ３のデューティＤＵＴＹを遅滞なく追従させることができるので、出力電圧Ｖｏの変動を抑えることが可能となる。

なお、クロック信号Ｓ１が再びハイレベルに立ち上げられる時刻ｔ３以降においても、上記と同様のパルス幅変調制御が繰り返されることにより、スイッチング出力回路１１０の出力トランジスタが周期的にオン／オフされて所望の出力電圧Ｖｏが生成される。

図３は、第２電圧生成回路１３０（スロープ発振部１３１、電流検出部１３２、及び、加算部１３３）の一構成例を示すブロック図である。

スロープ発振部１３１は、Ｄ／Ａ変換部１１と、オペアンプ１２と、ｎｐｎ型バイポーラトランジスタ１３ａ〜１３ｃと、ｐｎｐ型バイポーラトランジスタ１４ａ〜１４ｄと、抵抗１５ａ及び１５ｂ（抵抗値：Ｒ１５ａ及びＲ１５ｂ）と、キャパシタ１６（容量値：Ｃ１６）と、スイッチ１７と、を含む。

Ｄ／Ａ変換部１１は、固定電圧Ｖｄａｃを電源として第１デジタル設定値Ｋｓｌｐに応じた第１アナログ電圧Ｖ１１（＝Ｖｄａｃ×Ｋｓｌｐ、ただし０≦Ｋｓｌｐ≦１）を生成する。第１アナログ電圧Ｖ１１は、第１デジタル設定値Ｋｓｌｐのデータ値が大きいほど高くなり、第１デジタル設定値Ｋｓｌｐのデータ値が小さいほど低くなる。なお、デジタル／アナログ変換方式としては、これまでに実績のある従来方式（Ｒ／２Ｒ方式やストリング方式など）を採用すればよい。

オペアンプ１２の非反転入力端（＋）は、第１アナログ電圧Ｖ１１の印加端に接続されている。オペアンプ１２の反転入力端（−）は、トランジスタ１３ａのエミッタに接続されている。オペアンプ１２の出力端は、トランジスタ１３ａのベースに接続されている。トランジスタ１３ａのエミッタは、抵抗１５ａの第１端に接続されている。抵抗１５ａの第２端は、接地端に接続されている。トランジスタ１３ａのコレクタは、トランジスタ１４ａのコレクタに接続されている。トランジスタ１４ａ及び１４ｂのエミッタは、いずれも電源端に接続されている。トランジスタ１４ａ及び１４ｂのベースは、いずれもトランジスタ１４ａのコレクタに接続されている。

トランジスタ１４ｂのコレクタは、トランジスタ１３ｂのコレクタに接続されている。トランジスタ１３ｂのエミッタは、キャパシタ１６及びスイッチ１７の各第１端に接続されている。キャパシタ１６及びスイッチ１７の各第２端は、いずれも接地端に接続されている。トランジスタ１３ｂ及び１３ｃのベースは、いずれもトランジスタ１３ｂのコレクタに接続されている。トランジスタ１３ｃのエミッタは、抵抗１５ｂの第１端に接続されている。抵抗１５ｂの第２端は、接地端に接続されている。トランジスタ１３ｃのコレクタは、トランジスタ１４ｃのコレクタに接続されている。トランジスタ１４ｃ及び１４ｄのエミッタは、いずれも電源端に接続されている。トランジスタ１４ｃ及び１４ｄのベースは、いずれもトランジスタ１４ｃのコレクタに接続されている。トランジスタ１４ｄのコレクタは、第１スロープ電流Ｉｓｌｐ１の出力端に相当する。

本構成例のスロープ発振部１３１において、オペアンプ１２は、非反転入力端（＋）と反転入力端（−）とがイマジナリーショートするように、トランジスタ１３ａのベース電圧を制御する。その結果、抵抗１５ａの第１端には、第１アナログ電圧Ｖ１１が印加されるので、抵抗１５ａには第１アナログ電圧Ｖ１１に応じた電流Ｉ１１（＝Ｖ１１／Ｒ１５ａ）が流れる。また、トランジスタ１４ａ及び１４ｂは、第１のカレントミラー（ミラー比：α）を形成している。従って、トランジスタ１４ｂのコレクタには、電流Ｉ１１に応じた充電電流Ｉ１２（＝α×Ｉ１１）が流れる。

このように、オペアンプ１２、トランジスタ１３ａ、トランジスタ１４ａ及び１４ｂ、並びに、抵抗１５ａは、第１アナログ電圧Ｖ１１に応じた充電電流Ｉ１２を生成する第１Ｖ／Ｉ変換部として機能する。

キャパシタ１６は、上記の充電電流Ｉ１２によって充電されることにより、充電電圧Ｖ１２を生成する。スイッチ１７は、クロック信号Ｓ１及び比較信号Ｓ２に同期してキャパシタ１６の充放電制御を行う。例えば、スイッチ１７は、クロック信号Ｓ１の立上りエッジでオフとなり、比較信号Ｓ２の立上りエッジでオンとなる。スイッチ１７がオフしているときには、キャパシタ１６が充電電流Ｉ１２によって充電されるので、キャパシタ１６の充電電圧Ｖ１２が上昇していく。一方、スイッチ１７がオンすると、キャパシタ１６の両端間が短絡されるので、充電電圧Ｖ１２が速やかに放電される。

トランジスタ１３ｂ及び１３ｃは、第２のカレントミラーを形成している。充電電圧Ｖ１２の上昇に伴いトランジスタ１３ｂのベース・エミッタ間電圧が低くなるほど、トランジスタ１３ｂの導通度が低下していく。その結果、トランジスタ１３ｃのベースからエミッタに向けて流れる電流が増大するので、抵抗１５ｂの両端間に掛かる電圧Ｖ１３が高くなり、抵抗１５ｂに流れる電流Ｉ１３（＝Ｖ１３／Ｒ１５ｂ）が大きくなる。また、トランジスタ１４ｃ及び１４ｄは、第３のカレントミラー（ミラー比：β）を形成している。従って、トランジスタ１４ｄのコレクタには、電流Ｉ１３に応じた第１スロープ電流Ｉｓｌｐ１（＝β×Ｉ１３）が流れる。

このように、トランジスタ１３ｂ及び１３ｃ、トランジスタ１４ｃ及び１４ｄ、並びに抵抗１５ｂは、キャパシタ１６の充電電圧Ｖ１２に応じた第１スロープ電流Ｉｓｌｐ１を生成する第２Ｖ／Ｉ変換部として機能する。なお、充電電流Ｉ１２が大きいほど、充電電圧Ｖ１２の傾き（＝Ｉ１２／Ｃ１６）が大きくなるので、第１スロープ電流Ｉｓｌｐ１の傾き（延いては第１スロープ電圧Ｖｓｌｐ１の傾き）が大きくなる。

電流検出部１３２は、Ｉ／Ｖ変換部２１と、Ｄ／Ａ変換部２２と、オペアンプ２３と、ｎｐｎ型バイポーラトランジスタ２４と、抵抗２５（抵抗値：Ｒ２５）と、を含む。

Ｉ／Ｖ変換部２１は、出力電流Ｉｃｓに応じた可変電圧Ｖｃｓを生成する。可変電圧Ｖｃｓは、出力電流Ｉｃｓが大きいほど高くなり、出力電流Ｉｃｓが小さいほど低くなる。

Ｄ／Ａ変換部２２は、可変電圧Ｖｃｓを電源として第２デジタル設定値Ｋｃｓに応じた第２アナログ電圧Ｖ２１（＝Ｖｃｓ×Ｋｃｓ、ただし０≦Ｋｃｓ≦１）を生成する。第２アナログ電圧Ｖ２１は、第２デジタル設定値Ｋｃｓのデータ値が大きいほど高くなり、第２デジタル設定値Ｋｃｓのデータ値が小さいほど低くなる。なお、デジタル／アナログ変換方式としては、これまでに実績のある従来方式（Ｒ／２Ｒ方式やストリング方式など）を採用すればよい。

また、Ｄ／Ａ変換部２２は、その電源電圧として可変電圧Ｖｃｓの供給を受け付けている。従って、第２デジタル設定値Ｋｃｓのデータ値が同一であれば、可変電圧Ｖｃｓが高いほど第２アナログ電圧Ｖ２１が高くなり、逆に、可変電圧Ｖｃｓが低いほど第２アナログ電圧Ｖ２１が低くなる。

オペアンプ２３の非反転入力端（＋）は、第２アナログ電圧Ｖ２１の印加端に接続されている。オペアンプ２３の反転入力端（−）は、トランジスタ２４のエミッタに接続されている。オペアンプ２３の出力端は、トランジスタ２４のベースに接続されている。トランジスタ２４のエミッタは、抵抗２５の第１端に接続されている。抵抗２５の第２端は、接地端に接続されている。トランジスタ２４のコレクタは、第２スロープ電流Ｉｓｌｐ２の出力端に相当する。

本構成例の電流検出部１３２において、オペアンプ２３は、非反転入力端（＋）と反転入力端（−）とがイマジナリーショートするように、トランジスタ２４のベース電圧を制御する。その結果、抵抗２５の第１端には、第２アナログ電圧Ｖ２１が印加されるので、抵抗２５には、第２アナログ電圧Ｖ２１に応じた第２スロープ電流Ｉｓｌｐ２（＝Ｖ２１／Ｒ２５）が流れる。

このように、オペアンプ２３、トランジスタ２４、抵抗２５は、第２アナログ電圧Ｖ２１に応じた第２スロープ電流Ｉｓｌｐ２を生成する第３Ｖ／Ｉ変換部として機能する。

加算部１３３は、ｐｎｐ型バイポーラトランジスタ３１及び３２と、抵抗３３（抵抗値：Ｒｓｌｐ）を含む。トランジスタ３１のコレクタは、トランジスタ２４のコレクタ（第２スロープ電流Ｉｓｌｐ２の出力端）に接続されている。トランジスタ３１及び３２のエミッタは、いずれも電源端に接続されている。トランジスタ３１及び３２のベースは、いずれもトランジスタ３１のコレクタに接続されている。トランジスタ３２のコレクタは、トランジスタ１４ｄのコレクタ（第１スロープ電流Ｉｓｌｐ１の出力端）と抵抗３３の第１端に接続されている。抵抗３３の第２端は、接地端に接続されている。なお、抵抗３３の第１端は、第２電圧Ｖ２の出力端に相当する。

トランジスタ３１及び３２は、第２スロープ電流Ｉｓｌｐ２をミラーして折り返すカレントミラーを形成しており、第１スロープ電流Ｉｓｌｐ１と第２スロープ電流Ｉｓｌｐ２とを足し合わせた加算電流Ｉａｄｄ（＝Ｉｓｌｐ１＋Ｉｓｌｐ２）を生成する電流加算部として機能する。

抵抗３３は、自身に流し込まれる加算電流Ｉａｄｄに応じた第２電圧Ｖ２（＝Ｉａｄｄ×Ｒｓｌｐ）を生成する第２Ｉ／Ｖ変換部として機能する。

なお、本図中のｎｐｎ型バイポーラトランジスタ（１３ａ〜１３ｃ及び２４）は、Ｎチャネル型ＭＯＳ［metal oxide semiconductor］電界効果トランジスタに置き換えてもよい。同様に、本図中のｐｎｐ型バイポーラトランジスタ（１４ａ〜１４ｄ、３１、及び、３２）は、Ｐチャネル型ＭＯＳ電界効果トランジスタに置き換えてもよい。

図４は、スロープ可変制御の一例を示す波形図であり、上から順に、ＰＷＭ信号Ｓ３、出力電流Ｉｃｓ（ここでは出力トランジスタに流れるスイッチ電流を想定）、並びに、第１電圧Ｖ１及び第２電圧Ｖ２が描写されている。

本図で示したように、第２電圧Ｖ２は、第１スロープ電圧Ｖｓｌｐ１（＝Ｉｓｌｐ１×Ｒｓｌｐ）と、第２スロープ電圧Ｖｓｌｐ２（＝Ｉｓｌｐ２×Ｒｓｌｐ）とを足し合わせることにより生成される。ここで、先にも述べたように、第１スロープＶｓｌｐ１の傾きは、第１デジタル設定値Ｋｓｌｐを用いて任意に調整することが可能であり、また、第２スロープＶｓｌｐ２の傾き（出力電流Ｉｃｓに掛け合わせる電流帰還ゲイン）は、第２デジタル設定値Ｋｃｓを用いて任意に調整することが可能である。

このような構成とすることにより、スイッチング電源装置１００の使用状況に応じて第１スロープ電圧Ｖｓｌｐ１の傾きと第２スロープ電圧Ｖｓｌｐ２の傾き（延いては第２電圧Ｖ２の傾き）を自由に設定することができるので、スイッチング電源装置１００の応答性と安定性を最適化することが可能となる。

図５は、第２デジタル設定値Ｋｃｓの一調整例を示すボード線図であり、本図（ａ）〜（ｃ）欄には、ゲイン（実線）と位相（破線）の周波数特性が各々描写されている。各ボード線図の横軸（対数軸）は周波数［Ｈｚ］を示しており、縦軸（左）はゲイン［ｄＢ］を示しており、縦軸（右）は位相［°］を示している。

本図（ａ）欄では、ある大きさの負荷電流Ｉｏに対してクロスオーバー周波数ｆｏ（ゲインが０ｄＢとなる周波数）が６０ｋＨｚとなるように第２デジタル設定値Ｋｃｓを設定したときの周波数特性が示されている。

ここで、第２デジタル設定値Ｋｃｓを変更することなく負荷電流Ｉｏを１０倍に増やすと、本図（ｂ）欄で示したように、クロスオーバー周波数ｆｏが６０ｋＨｚから３０ｋＨｚまで低下する。すなわち、負荷電流Ｉｏが大きくなるほどスイッチング電源装置１００の応答性が悪くなることが分かる。

一方、第２デジタル設定値Ｋｃｓを１／７倍に設定してやると、本図（ｃ）欄で示したように、クロスオーバー周波数ｆｏを３０ｋＨｚから８０ｋＨｚまで引き上げることができる。すなわち、第２デジタル設定値Ｋｃｓを小さく設定するほどクロスオーバー周波数ｆｏを上昇させることができる。

このように、負荷電流Ｉｏが大きいときには第２デジタル設定値Ｋｃｓを小さく設定することにより、スイッチング電源装置１００の応答性の高めることが可能となる。

図６は、第１デジタル設定値Ｋｓｌｐの一調整例を示すボード線図であり、先出の図５と同じく、本図（ａ）〜（ｃ）欄には、ゲイン（実線）と位相（破線）の周波数特性が各々描写されている。各ボード線図の横軸（対数軸）は周波数［Ｈｚ］を示しており、縦軸（左）はゲイン［ｄＢ］を示しており、縦軸（右）は位相［°］を示している。

本図（ａ）欄では、ある電圧値の入力電圧Ｖｉに対して位相余裕（クロスオーバー周波数ｆｏでの位相）が６０°以上となるように第１デジタル設定値Ｋｓｌｐを設定したときの周波数特性が示されている。

ここで、第１デジタル設定値Ｋｓｌｐを変更することなく入力電圧Ｖｉを３倍に高めると、本図（ｂ）欄で示したように、位相余裕が６０°以上から３５°付近まで低下する。すなわち、入力電圧Ｖｉが高くなるほどスイッチング電源装置１００の安定性が悪くなることが分かる。

一方、第１デジタル設定値Ｋｓｌｐを１／４倍に設定してやると、本図（ｃ）欄で示すように、位相余裕を３５°付近から６０°以上まで引き上げることができる。すなわち、第１デジタル設定値Ｋｓｌｐを小さく設定するほど位相余裕を大きくすることができる。

このように、入力電圧Ｖｉが高いときには第１デジタル設定値Ｋｓｌｐを小さく設定することにより、スイッチング電源装置１００の安定性の高めることが可能となる。

なお、上記では、負荷電流Ｉｏと第２デジタル設定値Ｋｃｓとの相関関係、並びに、入力電圧Ｖｉと第１デジタル設定値Ｋｓｌｐとの相関関係に着目して、それぞれの具体的な調整方法に関する説明を行った。もちろん、スイッチング電源装置１００の使用状況に関する他のパラメータ（出力電圧、スイッチング周波数、温度など）を変化させる場合についても上記と同様であり、スイッチング電源装置１００の応答性と安定性を最適化するように、第１デジタル設定値Ｋｓｌｐ及び第２デジタル設定値Ｋｃｓを調整すればよい。

＜第２実施形態＞
図７は、スイッチング電源装置１００の第２実施形態を示すブロック図である。本実施形態は、先出の第１実施形態をベースとしつつ、第２電圧生成回路１３０、比較回路１４０、クロック発振回路１５０、及び、論理回路１６０に代えて、デジタル信号処理回路１９０を備えた点に特徴を有する。そこで、第１実施形態と同様の構成要素については、図１と同一の符号を付すことで重複した説明を割愛し、以下では、第２実施形態の特徴部分について重点的な説明を行う。

デジタル信号処理回路１９０は、第１電圧Ｖ１、出力電流Ｉｃｓ、第１デジタル設定値Ｋｓｌｐ（電圧スロープ係数に相当）、及び、第２デジタル設定値Ｋｃｓ（電流スロープ係数に相当）の入力を受け付けてＰＷＭ信号Ｓ３を生成するプロセッサ（いわゆるＤＳＰ［digital signal processor］）であり、その機能ブロックとして、Ａ／Ｄ変換部１９１及び１９２と、ＰＷＭデューティ演算部１９３と、を含む。

Ａ／Ｄ変換部１９１は、第１電圧Ｖ１をデジタル値Ｄ１に変換する。

Ａ／Ｄ変換部１９２は、出力電流Ｉｃｓをデジタル値Ｄ２に変換する。

ＰＷＭデューティ演算部１９３は、デジタル値Ｄ１及びＤ２、第１デジタル設定値Ｋｓｌｐ、並びに、第２デジタル設定値Ｋｃｓに基づいて、ＰＷＭ信号Ｓ３のデューティＤＵＴＹを演算する。

より具体的に述べると、ＰＷＭデューティ演算部１９３は、ＤＵＴＹ＝Ｄ１／｛（Ｋｓｌｐ×Ｓｓｌｐ＋Ｋｃｓ×Ｓｃｓ）×Ｔ｝という算出式に基づいて、ＰＷＭ信号Ｓ３のデューティＤＵＴＹを設定する。なお、上記の算出式において、Ｄ１は、第１電圧Ｖ１のデジタル値である。Ｓｓｌｐは、予め定められた電圧スロープの傾き（一定値）である。Ｓｃｓは、スイッチング出力回路１１０に流れる出力電流Ｉｃｓに応じて変化する電流スロープの傾きであり、デジタル値Ｄ２に応じた可変値となる。Ｋｓｌｐは、第１デジタル設定値Ｋｓｌｐのデータ値（電圧スロープ係数）である。Ｋｃｓは、第２デジタル設定値Ｋｃｓのデータ値（電流スロープ係数）である。Ｔは、スイッチング周期である。

このように、デジタル処理によって出力帰還制御を行う構成であれば、スイッチングノイズなどの影響を受けにくくなるので、出力電圧Ｖｏの精度を高めることが可能となる。

また、先の第１実施形態と同様、第１デジタル設定値Ｋｓｌｐ及び第２デジタル設定値Ｋｃｓは、スイッチング電源装置１００の使用状況（入力電圧、出力電圧、スイッチング周波数、負荷電流、ないしは、温度など）に応じて任意に調整される。従って、スイッチング電源装置１００の使用状況に応じてスイッチング電源装置１００の応答性と安定性を最適化することが可能となる。

＜第３実施形態＞
図８は、スイッチング電源装置１００の第３実施形態を示すブロック図である。本実施形態は、先出の第２実施形態をベースとしつつ、さらに、第１電圧生成回路１２０をデジタル信号処理回路１９０に取り込んだ点に特徴を有している。

より具体的に述べると、デジタル信号処理回路１９０は、その機能ブロックとして、Ａ／Ｄ変換部１９１の後段に、エラーアンプ部１９４と位相補償フィルタ部１９５を含む。エラーアンプ部１９４及び位相補償フィルタ部１９５は、それぞれ、エラーアンプ１２２及び位相補償フィルタ１２３をデジタル処理によって実装したものである。なお、本図の例では、出力電圧ＶｏがＡ／Ｄ変換部１９１の入力ダイナミックレンジ内に収まっている場合を想定して帰還電圧生成部１２１が省略されている。

このように、出力帰還制御を完全にデジタル化すれば、先の第２実施形態よりもスイッチングノイズ等の影響を受けにくくなるので、出力電圧Ｖｏの精度をさらに高めることが可能となる。

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本発明は、スイッチング電源装置全般（特に大電力を必要とする車載用電源ないしは産業機器用電源）に利用することが可能である。

１００ スイッチング電源装置
１１０ スイッチング出力回路
１２０ 第１電圧生成回路
１２１ 帰還電圧生成部
１２２ エラーアンプ
１２３ 位相補償フィルタ
１３０ 第２電圧生成回路
１３１ スロープ発振部
１３２ 電流検出部
１３３ 加算部
１４０ 比較回路
１５０ クロック発振回路
１６０ 論理回路（ＲＳフリップフロップ）
１７０ 周波数特性調整回路
１７１ 第１レジスタ部
１７２ 第２レジスタ部
１７３ インタフェイス部
１８０ 制御回路
１９０ デジタル信号処理回路
１９１、１９２ Ａ／Ｄ変換部
１９３ ＰＷＭデューティ演算部
１９４ エラーアンプ部
１９５ 位相補償フィルタ部
１１ Ｄ／Ａ変換部
１２ オペアンプ
１３ａ〜１３ｃ ｎｐｎ型バイポーラトランジスタ
１４ａ〜１４ｄ ｐｎｐ型バイポーラトランジスタ
１５ａ、１５ｂ 抵抗
１６ キャパシタ
１７ スイッチ
２１ Ｉ／Ｖ変換部
２２ Ｄ／Ａ変換部
２３ オペアンプ
２４ ｎｐｎ型バイポーラトランジスタ
２５ 抵抗
３１、３２ ｐｎｐ型バイポーラトランジスタ
３３ 抵抗

Claims (8)

1. パルス幅変調信号による出力トランジスタのオン／オフ制御に応じて入力電圧から出力電圧を生成するスイッチング出力回路と、
   前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧との差分に応じた第１電圧を生成する第１電圧生成回路と、
   三角波形または鋸波形の第２電圧を生成する第２電圧生成回路と、
   前記第１電圧と前記第２電圧とを比較して比較信号を生成する比較回路と、
   スイッチング周波数のクロック信号を生成するクロック発振回路と、
   前記クロック信号と前記比較信号に応じて前記パルス幅変調信号を生成する論理回路と、
   を有し、
   前記第２電圧生成回路は、第１の傾きを持つ第１スロープ電圧と、前記スイッチング出力回路に流れる出力電流に応じた第２の傾きを持つ第２スロープ電圧とを足し合わせて前記第２電圧を生成するものであり、かつ、前記第１の傾きと前記第２の傾きのうち少なくとも一方が設定値に応じて任意に調整されるものであって、
   前記第２電圧生成回路は、
   前記第１スロープ電圧を生成するスロープ発振部と、
   前記第２スロープ電圧を生成する電流検出部と、
   前記第１スロープ電圧と前記第２スロープ電圧とを足し合わせて前記第２電圧を生成する加算部と、
   を含み、
   前記電流検出部は、
   前記出力電流に応じた可変電圧を生成する第１Ｉ／Ｖ変換部と、
   前記可変電圧を電源として第１デジタル設定値に応じた第１アナログ電圧を生成する第１Ｄ／Ａ変換部と、
   前記第１アナログ電圧に応じた第１スロープ電流を生成する第１Ｖ／Ｉ変換部と、
   を含むことを特徴とするスイッチング電源装置。
2. 前記第２電圧生成回路に前記設定値を与える周波数特性調整回路をさらに有することを特徴とする請求項１に記載のスイッチング電源装置。
3. 前記周波数特性調整回路は、
   前記設定値を格納するレジスタ部と、
   制御回路からの指示に応じて前記設定値を書き換えるインタフェイス部と、
   を含むことを特徴とする請求項２に記載のスイッチング電源装置。
4. 前記スロープ発振部は、
   固定電圧を電源として第２デジタル設定値に応じた第２アナログ電圧を生成する第２Ｄ／Ａ変換部と、
   前記第２アナログ電圧に応じた充電電流を生成する第２Ｖ／Ｉ変換部と、
   前記充電電流によって充電されるキャパシタと、
   前記クロック信号に同期して前記キャパシタの充放電制御を行うスイッチと、
   前記キャパシタの充電電圧に応じた第２スロープ電流を生成する第３Ｖ／Ｉ変換部と、
   を含むことを特徴とする請求項１〜請求項３のいずれか一項に記載のスイッチング電源装置。
5. 前記加算部は、
   前記第１スロープ電流と前記第２スロープ電流とを足し合わせた加算電流を生成する電流加算部と、
   前記加算電流に応じた前記第２電圧を生成する第２Ｉ／Ｖ変換部と、
   を含むことを特徴とする請求項４に記載のスイッチング電源装置。
6. 前記第１電圧生成回路は、
   前記出力電圧または前記帰還電圧と前記基準電圧との差分に応じた誤差電圧を生成するエラーアンプと、
   前記誤差電圧の位相を補償して前記第１電圧を生成する位相補償フィルタと、
   を含むことを特徴とする請求項１〜５のいずれか一項に記載のスイッチング電源装置。
7. パルス幅変調信号による出力トランジスタのオン／オフ制御に応じて入力電圧から出力電圧を生成するスイッチング出力回路と、
   前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧との差分に応じた第１電圧を生成する第１電圧生成回路と、
   前記パルス幅変調信号を生成するデジタル信号処理回路と、
   を有し、
   前記デジタル信号処理回路は、
   前記第１電圧のデジタル値をＤ１とし、予め定められた電圧スロープの傾きをＳｓｌｐとし、前記スイッチング出力回路に流れる出力電流に応じて変化する電流スロープの傾きをＳｃｓとし、電圧スロープ係数をＫｓｌｐとし、電流スロープ係数をＫｃｓとし、スイッチング周期をＴとしたとき、前記パルス幅変調信号のデューティＤＵＴＹを、
   ＤＵＴＹ＝Ｄ１／｛（Ｋｓｌｐ×Ｓｓｌｐ＋Ｋｃｓ×Ｓｃｓ）×Ｔ｝
   という算出式に基づいて設定するものであり、かつ、前記電圧スロープ係数と前記電流スロープ係数のうち少なくとも一方が任意に調整されることを特徴とするスイッチング電源装置。
8. 前記第１電圧生成回路は、前記デジタル信号処理回路でのデジタル処理によって実装されることを特徴とする請求項７に記載のスイッチング電源装置。

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