JP6424684B2

JP6424684B2 - Semiconductor device

Info

Publication number: JP6424684B2
Application number: JP2015046912A
Authority: JP
Inventors: 俊介福永
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 2015-03-10
Filing date: 2015-03-10
Publication date: 2018-11-21
Anticipated expiration: 2035-03-10
Also published as: JP2016167542A

Description

本発明は、スイッチング動作を行うトレンチゲート型の半導体装置の構造に関する。 The present invention relates to the structure of a trench gate type semiconductor device which performs switching operation.

大電流のスイッチング動作を行うスイッチング素子（パワー半導体素子）として、パワーＭＯＳＦＥＴや絶縁ゲートバイポーラトランジスタ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）等が使用されている。こうしたスイッチング素子においては、半導体基板に形成された溝（トレンチ）中に酸化膜及びゲート電極を形成したトレンチゲート型のものが用いられる。 A power MOSFET, an insulated gate bipolar transistor (IGBT), etc. are used as a switching element (power semiconductor element) which performs large current switching operation. As such a switching element, a trench gate type in which an oxide film and a gate electrode are formed in a trench (trench) formed in a semiconductor substrate is used.

図５は、こうしたトレンチゲート型のパワーＭＯＳＦＥＴ（半導体装置）の構成の一例を示す断面図である。図５において、この半導体基板８０においては、ドレイン層となるｎ^＋層８１の上に、ｎ⁻層８２、ｐ⁻層８３が順次形成されている。半導体基板８０の表面側には、ｐ⁻層８３を貫通する溝（セル領域溝：トレンチ）８４が形成されている。溝８４は、図５における紙面と垂直方向に延伸して平行に複数（図示された範囲では４つ）形成されている。各々の溝８４の内面には酸化膜８６が一様に形成された上で、ゲート電極８７が溝８４を埋め込むように形成されている。ゲート電極８７は、通常は高濃度にドーピングされた多結晶シリコンで形成される。 FIG. 5 is a cross-sectional view showing an example of the configuration of such a trench gate type power MOSFET (semiconductor device). In FIG. 5, in the semiconductor substrate 80, an n ⁻ layer 82 and a p ⁻ layer 83 are sequentially formed on an n ⁺ layer 81 to be a drain layer. A groove (cell region groove: trench) 84 penetrating the p ⁻ layer 83 is formed on the surface side of the semiconductor substrate 80. A plurality of grooves (four in the illustrated range) are formed in parallel with the grooves 84 extending in the direction perpendicular to the paper surface of FIG. An oxide film 86 is uniformly formed on the inner surface of each groove 84, and a gate electrode 87 is formed so as to fill the groove 84. The gate electrode 87 is usually formed of heavily doped polycrystalline silicon.

また、半導体基板８０の表面側においては、溝８４の両側に、ソース領域となるｎ^＋層８５が形成されている。半導体基板８０の表面には、ソース電極（第１の主電極）８９が形成されている。一方、半導体基板８０の裏面全面には、ｎ^＋層（ドレイン層）８１と接触してドレイン電極９０（第２の主電極）が形成されている。一方、半導体基板８０の表面側においては層間絶縁層８８が溝８４を覆うように形成されているため、ソース電極８９は、ｎ^＋層８５とｐ⁻層８３の両方に接触し、ゲート電極８７とは絶縁される。図５に示された範囲外の表面側において、例えば溝８４の延伸方向（紙面垂直方向）の端部側で全てのゲート電極８７は接続され、共通のゲート配線に接続される。また、図５に示された範囲内ではソース電極８９は表面全面に形成されているが、表面側では、このゲート配線とソース電極８９とは分離して形成される。このため、各溝８４毎に、ゲート配線（ゲート電極８７）に印加された電圧によって溝８４の側面におけるｐ⁻層８３でチャネルが形成され、ｎ⁻層８２とｎ^＋層８５の間でｎ型のＭＯＳＦＥＴとして動作し、このＭＯＳＦＥＴがオンとされる。すなわち、ゲート電極８７に印加する電圧によって、ソース電極８９とドレイン電極９０との間の電流のスイッチング制御をすることができる。各溝８４毎に形成されたＭＯＳＦＥＴは全て並列に接続されているために、ソース電極８９・ドレイン電極９０間に大電流を流すことができる。 In addition, on the surface side of the semiconductor substrate 80, n ⁺ layers 85 to be source regions are formed on both sides of the groove 84. A source electrode (first main electrode) 89 is formed on the surface of the semiconductor substrate 80. On the other hand, a drain electrode 90 (second main electrode) is formed on the entire back surface of the semiconductor substrate 80 in contact with the n ⁺ layer (drain layer) 81. On the other hand, on the surface side of semiconductor substrate 80, interlayer insulating layer 88 is formed to cover groove 84, so that source electrode 89 is in contact with both n ⁺ layer 85 and p ⁻ layer 83. And are isolated. On the surface side outside the range shown in FIG. 5, for example, all the gate electrodes 87 are connected on the end side in the extending direction (vertical direction in the drawing) of the groove 84 and connected to the common gate wiring. Further, although the source electrode 89 is formed on the entire surface in the range shown in FIG. 5, the gate wiring and the source electrode 89 are separately formed on the surface side. Therefore, for each groove 84, a channel is formed by the p ⁻ layer 83 on the side surface of the groove 84 by the voltage applied to the gate wiring (gate electrode 87), and n is formed between the n ⁻ layer 82 and the n ⁺ layer 85. Acts as a type of MOSFET, which is turned on. That is, switching control of the current between the source electrode 89 and the drain electrode 90 can be performed by the voltage applied to the gate electrode 87. Since all the MOSFETs formed in each groove 84 are connected in parallel, a large current can flow between the source electrode 89 and the drain electrode 90.

なお、図はパワーＭＯＳＦＥＴの構造を示しているが、ＩＧＢＴの場合においても同様の構造を適用することができる。この場合、例えば、図５におけるｎ^＋層８１をコレクタ層となるｐ^＋層とし、ソース電極８９をエミッタ電極、ドレイン電極９０をコレクタ電極に置換した構造とすればよい。 Although the figure shows the structure of the power MOSFET, the same structure can be applied to the case of the IGBT. In this case, for example, the n ⁺ layer 81 in FIG. 5 may be a p ⁺ layer serving as a collector layer, the source electrode 89 may be replaced with an emitter electrode, and the drain electrode 90 may be replaced with a collector electrode.

こうしたパワーＭＯＳＦＥＴを高速で動作させるには、帰還容量Ｃｒｓｓ、入力容量Ｃｉｓｓを小さくする必要がある。図５の構造においては、帰還容量Ｃｒｓｓはゲート電極８７・ドレイン電極９０間の容量となり、入力容量Ｃｉｓｓは、ゲート電極８７・ソース電極８９間の容量と帰還容量Ｃｒｓｓとの和となる。図５の構造においては、溝８４の底部の酸化膜８６を介した容量が存在するため、ゲート電極８７・ドレイン電極９０間の容量Ｃｒｓｓを小さくすることが困難である。特許文献１には、この点を考慮して、ゲート電極・ドレイン電極間の容量と、ゲート電極・ソース電極間の容量を共に低減した構造のパワーＭＯＳＦＥＴが記載されている。 In order to operate such a power MOSFET at high speed, it is necessary to reduce the feedback capacitance Crss and the input capacitance Ciss. In the structure of FIG. 5, the feedback capacitance Crss is the capacitance between the gate electrode 87 and the drain electrode 90, and the input capacitance Ciss is the sum of the capacitance between the gate electrode 87 and the source electrode 89 and the feedback capacitance Crss. In the structure of FIG. 5, since there is a capacitance via the oxide film 86 at the bottom of the trench 84, it is difficult to reduce the capacitance Crss between the gate electrode 87 and the drain electrode 90. In consideration of this point, Patent Document 1 describes a power MOSFET having a structure in which the capacitance between the gate electrode and the drain electrode and the capacitance between the gate electrode and the source electrode are both reduced.

図６は、この場合の構造を示す断面図である。図５の構造においては、単一の溝８４内が酸化膜８６を介してゲート電極８７で一様に埋め込まれていたのに対し、図６の構造においては、ゲート電極８７は、溝８４の左右両側においてのみ薄く左右で分離され、かつ溝８４の上側においてのみ形成されている。溝８４内において、左右のゲート電極８７の間には、トレンチソース電極（シールド電極）９１が埋め込まれて設けられている。トレンチソース電極９１は、ゲート電極８７と同様に、高濃度にドーピングされた多結晶シリコンで構成されるため、ゲート電極８７と同様の形成方法によって溝８４内に形成される。トレンチソース電極９１は、図示の範囲外でソース電極８９と接続されるため、その電位はソース電位に維持される。このため、トレンチソース電極９１はシールドとして機能する。この構造では、ゲート電極８７と下側のｎ⁻層８２との間の間隔が広くされるために、ゲート電極８７・ドレイン電極９０間の容量を低減することができる。 FIG. 6 is a cross-sectional view showing the structure in this case. In the structure of FIG. 5, the inside of the single groove 84 is uniformly filled with the gate electrode 87 via the oxide film 86, while in the structure of FIG. It is thinly separated only on the left and right sides, and is formed only on the upper side of the groove 84. A trench source electrode (shield electrode) 91 is embedded in the groove 84 between the left and right gate electrodes 87. The trench source electrode 91 is formed of heavily doped polycrystalline silicon similarly to the gate electrode 87, and therefore, is formed in the trench 84 by the same formation method as the gate electrode 87. Since the trench source electrode 91 is connected to the source electrode 89 outside the illustrated range, its potential is maintained at the source potential. Therefore, the trench source electrode 91 functions as a shield. In this structure, since the distance between the gate electrode 87 and the lower n ⁻ layer 82 is increased, the capacitance between the gate electrode 87 and the drain electrode 90 can be reduced.

一方、この構造においては、ソース電極８９と接続されたトレンチソース電極９１とその両側のゲート電極８７との間でゲート電極８７・ソース電極８９間の容量が発生する。しかしながら、後述するように、トレンチソース電極９１の図中における幅は、上側では下側よりも狭くされ、ゲート電極８７と溝８４の側壁との間における酸化膜８６（図６における左側のゲート電極８７の左側の酸化膜８６、右側のゲート電極８７の右側の酸化膜８６）と比べて、トレンチソース電極９１とその両側のゲート電極８７との間の酸化膜８６を充分厚くすることができる。このため、ゲート電極８７・ソース電極８９間の容量も小さく保つことができる。 On the other hand, in this structure, a capacitance between the gate electrode 87 and the source electrode 89 is generated between the trench source electrode 91 connected to the source electrode 89 and the gate electrode 87 on both sides thereof. However, as described later, the width in the figure of trench source electrode 91 is narrower at the upper side than at the lower side, and oxide film 86 between gate electrode 87 and the sidewall of groove 84 (left gate electrode in FIG. As compared with the oxide film 86 on the left side of 87 and the oxide film 86 on the right side of the gate electrode 87 on the right side, the oxide film 86 between the trench source electrode 91 and the gate electrode 87 on both sides thereof can be sufficiently thick. Therefore, the capacitance between the gate electrode 87 and the source electrode 89 can be kept small.

この構造によれば、帰還容量Ｃｒｓｓを小さくすることができる。一方、この構造では、ＭＯＳＦＥＴにおけるチャネルが形成される部分である溝８４の側面とゲート電極８７の間の酸化膜８６が薄くされるため、図５の構造の半導体装置と同様に、良好なスイッチング特性を得ることができる。 According to this structure, the feedback capacitance Crss can be reduced. On the other hand, in this structure, since the oxide film 86 between the gate electrode 87 and the side surface of the trench 84 which is a portion in which the channel is formed in the MOSFET is thinned, good switching is performed as in the semiconductor device of FIG. Characteristics can be obtained.

図７、８は、図６の構造を製造する製造方法を示す工程断面図であり、ここでは、層間絶縁層８８がパターニングされるまでの工程が模式化して示されている。まず、図７（ａ）に示されるように、ｎ^＋層８１の上にｎ⁻層８２が形成された半導体基板８０が用いられる。次に、図７（ｂ）に示されるように、ｎ−層８２の表面側にボディ領域となるｐ⁻層８３が、ｐ⁻層８３の表面の一部にソース領域となるｎ^＋層８５が、順次イオン注入によって形成される。その後、図７（ｃ）に示されるように、この構造の表面からｎ^＋層８５を左右に分断してｎ⁻層８２に達する溝８４が形成される。その後、図７（ｄ）に示されるように、熱酸化工程が行われ酸化膜８６が形成される。この際の酸化膜８６の膜厚は、図６においてゲート電極８７と溝８４の内面との間に形成された酸化膜８６（ゲート酸化膜）よりも厚く、これを介したトレンチソース電極９１とｎ⁻層８２との間の容量が十分小さくなるような厚さとされる。 FIGS. 7 and 8 are process cross-sectional views showing a manufacturing method of manufacturing the structure of FIG. 6, and here, steps until the interlayer insulating layer 88 is patterned are schematically shown. First, as shown in FIG. 7A, the semiconductor substrate 80 in which the n ⁻ layer 82 is formed on the n ⁺ layer 81 is used. Next, as shown in FIG. 7 (b), n- p becomes a body region on the surface side of the layer 82 ^- layer 83, p ^- becomes a source region in a part of the surface of the layer 83 ^{n +} layer 85 Are sequentially formed by ion implantation. Thereafter, as shown in FIG. 7C, a groove 84 is formed which divides the n ⁺ layer 85 from the surface of this structure to the left and right to reach the n ⁻ layer 82. Thereafter, as shown in FIG. 7D, a thermal oxidation process is performed to form an oxide film 86. At this time, the film thickness of the oxide film 86 is thicker than the oxide film 86 (gate oxide film) formed between the gate electrode 87 and the inner surface of the trench 84 in FIG. The thickness is such that the capacitance between the n ⁻ layer 82 is sufficiently small.

その後、図７（ｅ）に示されるように、多結晶シリコン層１００が、溝８４を埋め込む程度に厚く全面に形成された後に、これをエッチバックすることによって、図７（ｆ）に示されるように、溝８４内においてのみ、後にトレンチソース電極９１となる多結晶シリコン層１００が残存した形態とされる。多結晶シリコン層１００は、導電性となるように高濃度に不純物がドーピングされている。 Thereafter, as shown in FIG. 7 (e), the polycrystalline silicon layer 100 is formed thick enough to bury the grooves 84 and then etched back to form the structure shown in FIG. 7 (f). As such, the polycrystalline silicon layer 100 to be the trench source electrode 91 is left behind only in the trench 84. The polycrystalline silicon layer 100 is heavily doped with impurities so as to be conductive.

その後、図７（ｇ）に示されるように、溝８４の左右上部側の酸化膜８６がエッチングにより除去される。これにより、酸化膜８６は溝８４の底部側においてのみ残存する。その後に再び熱酸化工程を行うことによって、再び全面に酸化膜８６が形成される。この場合には、溝８４内の内面の上部側（図７（ｇ）において酸化膜８６が除去された箇所）における酸化膜８６が、図６においてゲート電極８７と溝８４の内面との間に形成された酸化膜８６となるように設定される。この際に溝８４内に残された多結晶シリコン層１００も酸化されるが、特許文献１に記載されるように、高濃度にドーピングされた多結晶シリコン層１００の酸化速度は、溝８４の内面（ｎ⁻層８２）の酸化速度よりも大きくなる。このため、多結晶シリコン層１００の露出した表面には酸化膜８６は厚く形成され、その分多結晶シリコン層１００は薄くなり、最終的には図７（ｈ）のような形態となる。ここでは、溝８４の内面の上部側の酸化膜８６は薄く、上部側で薄くなった多結晶シリコン層１００の左右両側に形成された酸化膜８６は厚く形成され、酸化膜８６は一様な厚さとはならない。また、酸化は上下方向においても進行するため、多結晶シリコン層１００の上部側にも酸化膜８６は厚く形成され、その分多結晶シリコン層１００の頂部は低くなる。熱酸化後の多結晶シリコン層１００はトレンチソース電極９１となり、図７（ｈ）においては、溝８４内が酸化膜８６、トレンチソース電極９１で埋め込まれる。また、ここで改めて溝８４の内面に形成された酸化膜８６は、図７（ｄ）において形成され図７（ｇ）において除去された酸化膜８６よりも薄く、この酸化膜８６の形状は、多結晶シリコン層１００とその側方に空隙を挟んでｐ⁻層８３が存在した形態を反映するため、溝８４内の酸化膜８６においては、小さな溝である酸化膜溝８６１が左右両側にそれぞれ形成されている。 Thereafter, as shown in FIG. 7G, the oxide films 86 on the upper left and right sides of the groove 84 are removed by etching. Thus, the oxide film 86 remains only on the bottom side of the trench 84. Thereafter, a thermal oxidation process is performed again to form an oxide film 86 over the entire surface. In this case, the oxide film 86 on the upper side of the inner surface in the trench 84 (where the oxide film 86 is removed in FIG. 7G) is between the gate electrode 87 and the inner surface of the trench 84 in FIG. The oxide film 86 is set to be formed. At this time, the polycrystalline silicon layer 100 left in the groove 84 is also oxidized, but as described in Patent Document 1, the oxidation rate of the heavily doped polycrystalline silicon layer 100 is It becomes larger than the oxidation rate of the inner surface (n ⁻ layer 82). For this reason, the oxide film 86 is formed thick on the exposed surface of the polycrystalline silicon layer 100, and the polycrystalline silicon layer 100 becomes thin accordingly, resulting in the form as shown in FIG. 7 (h). Here, the oxide film 86 on the upper side of the inner surface of the trench 84 is thin, and the oxide films 86 formed on the left and right sides of the polycrystalline silicon layer 100 thinned on the upper side are thick, and the oxide film 86 is uniform. It does not become thick. Further, since the oxidation proceeds also in the vertical direction, the oxide film 86 is formed thick also on the upper side of the polycrystalline silicon layer 100, and the top of the polycrystalline silicon layer 100 is lowered accordingly. The polycrystalline silicon layer 100 after the thermal oxidation becomes a trench source electrode 91, and in FIG. 7 (h), the inside of the trench 84 is filled with the oxide film 86 and the trench source electrode 91. Further, the oxide film 86 formed on the inner surface of the groove 84 is thinner than the oxide film 86 formed in FIG. 7D and removed in FIG. 7G. The shape of the oxide film 86 is sandwiching a polycrystalline silicon layer 100 voids the side p ^- to reflect the form of the layer 83 is present in the oxide film 86 in the trench 84, an oxide film groove 861 is small grooves on the left and right sides It is formed.

その後、図７（ｉ）に示されるように、後にゲート電極となる多結晶シリコン層１００が再び全面に形成された後に、エッチバックが行われ、酸化膜溝８６１中においてのみ多結晶シリコン層１００が残存した図７（ｊ）の形態とされる。これらの工程は、図７（ｅ）（ｆ）と同様である。図７（ｊ）において、酸化膜溝８６１中に残存した多結晶シリコン層１００がゲート電極８７となる。トレンチソース電極９１、左右のゲート電極８７が溝８４中に形成された図７（ｊ）の形態は、熱酸化後の図７（ｈ）の形態を反映し、溝８４内が窪んだ状態となっている。 Thereafter, as shown in FIG. 7I, after the polycrystalline silicon layer 100 to be the gate electrode is formed on the entire surface again, etch back is performed, and the polycrystalline silicon layer 100 is formed only in the oxide film groove 861. Is the form of FIG. 7 (j) in which. These steps are the same as in FIGS. 7 (e) and 7 (f). In FIG. 7J, the polycrystalline silicon layer 100 remaining in the oxide film groove 861 becomes the gate electrode 87. The form shown in FIG. 7 (j) in which the trench source electrode 91 and the left and right gate electrodes 87 are formed in the groove 84 reflects the form shown in FIG. 7 (h) after thermal oxidation. It has become.

その後、図８（ｋ）に示されるように、ＣＶＤ法等によって、層間絶縁層（ＳｉＯ_２層）８８が全面に厚くコンフォーマルに形成され、図８（ｌ）に示されるように、ソース電極８９との間のコンタクト領域における層間絶縁層８８が除去される。その後、ソース電極８９、ドレイン電極９０が形成され、図６の形態となる。 Thereafter, as shown in FIG. 8 (k), an interlayer insulating layer (SiO ₂ layer) 88 is formed thick and conformally over the entire surface by CVD or the like, and as shown in FIG. 8 (l) The interlayer insulating layer 88 in the contact region between 89 and 89 is removed. Thereafter, the source electrode 89 and the drain electrode 90 are formed, and the configuration shown in FIG. 6 is obtained.

図６に示されるように、ソース電極８９は層間絶縁層８８上に形成され、その断面形状は、層間絶縁層８８の断面形状（表面形状）を反映する。層間絶縁層８８の断面形状は、層間絶縁層８８が成膜される直前の表面の形状を反映するため、図８（ｋ）、図６に示されるように、溝８４の中央で窪んだ形状となる。 As shown in FIG. 6, the source electrode 89 is formed on the interlayer insulating layer 88, and the cross-sectional shape reflects the cross-sectional shape (surface shape) of the interlayer insulating layer 88. Since the cross-sectional shape of the interlayer insulating layer 88 reflects the shape of the surface immediately before the interlayer insulating layer 88 is formed, as shown in FIG. 8K and FIG. It becomes.

また、一般に、図５、６の構成を具備するパワーＭＯＳＦＥＴにおいては、溝８４が複数並列に形成されて動作電流が流されるセル領域と、素子の耐圧を確保するためにセル領域の外側に設けられた外周領域とが設けられる。オフ時においてソース電極・ドレイン電極間に高電圧が印加された場合にはセル領域の全面に空乏層が形成されるが、空乏層の厚さはセル領域の端部で薄くなり、この部分で局所的に電界が高くなる。また、空乏層の端部が急激に湾曲する形状においても、局所的に電界が高くなる。このため、外周領域はセル領域の端部で形成された空乏層が外周領域まで緩やかに延びる形状で形成されるように構成される。ただし、外周領域もセル領域も同時に製造されるため、外周領域の構成要素としては、セル領域の構成要素と共通のものが用いられる。図６の構造をもつパワーＭＯＳＦＥＴにおいて、こうした外周領域が設けられた場合の形状を図９に示す。ここで、セル領域Ｘは左側に設けられ、外周領域Ｙはセル領域Ｘに隣接して右側に設けられる。 Generally, in a power MOSFET having the configuration of FIGS. 5 and 6, a plurality of grooves 84 are formed in parallel to provide a cell region in which an operating current flows and a cell region outside to ensure breakdown voltage of elements. And an outer circumferential area is provided. When a high voltage is applied between the source electrode and the drain electrode at the off time, a depletion layer is formed on the entire surface of the cell region, but the thickness of the depletion layer becomes thinner at the end of the cell region. The electric field is locally high. Also, even in the shape where the end of the depletion layer is sharply curved, the electric field is locally increased. For this reason, the outer peripheral region is configured such that the depletion layer formed at the end of the cell region is formed in a shape that gently extends to the outer peripheral region. However, since the outer peripheral area and the cell area are simultaneously manufactured, as the components of the outer peripheral area, those common to the components of the cell area are used. The power MOSFET having the structure of FIG. 6 is shown in FIG. 9 in the case where such an outer peripheral region is provided. Here, the cell area X is provided on the left side, and the outer peripheral area Y is provided on the right side adjacent to the cell area X.

セル領域Ｘの構造は図６に示されたものと同様である。一方、外周領域Ｙにおいては、層間絶縁層８８を介してソース電極８９が表面全体を覆うように設けられる。これによって、ソース電極８９は半導体基板８０（ｐ⁻層８３）の表面の電位を一定とするフィールドプレートとして作用する。これによって、このパワーＭＯＳＦＥＴのオフ時においてセル領域Ｘから外周領域Ｙにかけて形成される空乏層は、緩やかに延びる形状となる。これによって、空乏層の幅が局所的に狭くなる箇所が形成されにくくなり、耐圧が向上する。この際、外周領域Ｙにおける層間絶縁層８８の厚さは、図８（ｋ）において形成された層間絶縁層８８の厚さで定まり、外周領域Ｙにおいては、半導体基板８０の表面の電位は、層間絶縁層８８を介してソース電極８９によって制御される。このため、外周領域Ｙは、セル領域Ｘを形成すると同時に形成され、外周領域Ｙを具備する図９の半導体装置も、図７、８に示された製造方法によって製造される。 The structure of the cell region X is similar to that shown in FIG. On the other hand, in the outer peripheral region Y, the source electrode 89 is provided to cover the entire surface via the interlayer insulating layer 88. Thus, the source electrode 89 acts as a field plate for keeping the potential of the surface of the semiconductor substrate 80 (p ⁻ layer 83) constant. As a result, when the power MOSFET is off, the depletion layer formed from the cell region X to the outer peripheral region Y has a shape that gently extends. As a result, it is difficult to form a portion where the width of the depletion layer is locally narrowed, and the breakdown voltage is improved. At this time, the thickness of the interlayer insulating layer 88 in the outer peripheral region Y is determined by the thickness of the interlayer insulating layer 88 formed in FIG. 8K, and in the outer peripheral region Y, the potential of the surface of the semiconductor substrate 80 is It is controlled by the source electrode 89 through the interlayer insulating layer 88. For this reason, the peripheral region Y is formed simultaneously with the formation of the cell region X, and the semiconductor device of FIG. 9 having the peripheral region Y is also manufactured by the manufacturing method shown in FIGS.

特開２０１３−０６９８５２号公報Unexamined-Japanese-Patent No. 2013-069852

図９の断面形状をもつパワーＭＯＳＦＥＴにおいては、実際には耐圧を向上させることが困難であった。これは、この構造においては、セル領域Ｘにおける外周領域Ｙに隣接する部分において、局所的な電界集中（絶縁破壊）が発生しやすくなったためであった。 In the power MOSFET having the cross-sectional shape of FIG. 9, it was practically difficult to improve the withstand voltage. This is because in this structure, local electric field concentration (dielectric breakdown) is likely to occur in the portion adjacent to the outer peripheral region Y in the cell region X.

このため、高速動作が可能であり高い耐圧をもつパワー半導体装置を得ることは困難であった。 For this reason, it has been difficult to obtain a power semiconductor device capable of high speed operation and having a high withstand voltage.

本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。 The present invention has been made in view of such problems, and an object of the present invention is to provide an invention for solving the problems.

本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、第１の導電型をもつ第１の半導体層を具備する半導体基板において、当該半導体基板における前記第１の半導体層よりも表面側に形成され前記第１の導電型と逆の第２の導電型をもつ第２の半導体層と、前記半導体基板の表面側から前記第１の半導体層に達するように形成された溝と、当該溝の内部に形成されたゲート電極と、前記溝の内部の前記ゲート電極よりも底部側に配され前記ゲート電極と絶縁されたシールド電極と、が設けられ、前記ゲート電極に印加された電圧によって、前記第２の半導体層の上部に形成された第１の主電極と、前記第１の半導体層に接続された第２の主電極との間を流れる電流が制御されるセル領域と、平面視において前記半導体基板における前記セル領域に隣接し、前記セル領域から延伸した前記第１の主電極が前記半導体基板の表面との間に絶縁層を介して設けられ、前記電流を制御する構造を具備しない外周領域と、が設けられた半導体装置であって、前記セル領域における最も前記外周領域側に設けられた前記溝であるセル領域端部溝以外の前記溝の内部において、前記ゲート電極は、前記セル領域から前記外周領域に向かう方向における前記溝の両側面においてそれぞれ形成され、前記セル領域端部溝の内部において、前記ゲート電極は、前記セル領域から前記外周領域に向かう方向における、前記溝の前記外周領域側の側面には形成されず、前記外周領域と反対側の側面において形成され、上下方向における、前記セル領域端部溝の前記外周領域側の端部と前記第１の主電極との間の間隔である第１の間隔は、前記セル領域端部溝の前記外周領域と反対側の端部と前記第１の主電極との間の間隔である第２の間隔よりも大きくされたことを特徴とする。
本発明の半導体装置において、前記第１の間隔の前記第２の間隔に対する比率は１．２以上であることを特徴とする。
本発明の半導体装置は、平面視において、前記セル領域で前記溝は並行に複数形成され、前記第２の半導体層は、前記セル領域端部溝よりも前記外周領域と反対側において形成され、前記セル領域端部溝よりも前記外周領域側には形成されないことを特徴とする。
本発明の半導体装置は、前記第１の主電極がソース電極、前記第２の主電極がドレイン電極とされたパワーＭＯＳＦＥＴであることを特徴とする。
本発明の半導体装置において、前記セル領域端部溝の前記外周領域側の端部と前記第１の主電極との間における絶縁層には、ＣＶＤ法で形成された層と、前記半導体基板の熱酸化によって形成された層との積層構造が含まれることを特徴とする。 The present invention has the following configuration in order to solve the above-mentioned problems.
A semiconductor device according to the present invention is a semiconductor substrate including a first semiconductor layer having a first conductivity type, wherein the semiconductor device is formed on the surface side of the first semiconductor layer in the semiconductor substrate and the first conductivity type A second semiconductor layer having an opposite second conductivity type, a groove formed to reach the first semiconductor layer from the surface side of the semiconductor substrate, and a gate electrode formed inside the groove A shield electrode disposed on the bottom side of the gate electrode inside the groove and insulated from the gate electrode, and a voltage applied to the gate electrode causes an upper portion of the second semiconductor layer A cell region in which a current flowing between the formed first main electrode and a second main electrode connected to the first semiconductor layer is controlled, and the cell region of the semiconductor substrate in a plan view Adjacent cell area It is a semiconductor device provided with the extended said 1st main electrode via the insulating layer between the surfaces of the said semiconductor substrate, and the outer peripheral area | region which does not comprise the structure which controls the said electric current, Comprising: Inside the groove other than the cell region end portion groove which is the groove provided closest to the outer peripheral region in the cell region, the gate electrode is a side surface of the groove in a direction from the cell region toward the outer peripheral region The gate electrode is not formed on the side surface of the groove on the outer peripheral region side in the direction from the cell region to the outer peripheral region inside the cell region end groove, and the outer peripheral region is formed. And a first distance which is a distance between the end of the cell region end groove on the outer peripheral region side and the first main electrode in the vertical direction, Wherein the serial is greater than the second distance is the distance between the outer peripheral region of the cell area end portion groove and an end portion opposite to the first main electrode.
In the semiconductor device of the present invention, a ratio of the first interval to the second interval is 1.2 or more.
In the semiconductor device of the present invention, a plurality of the grooves are formed in parallel in the cell region in a plan view, and the second semiconductor layer is formed on the opposite side of the cell region end portion groove to the outer peripheral region. It is characterized in that it is not formed closer to the outer peripheral region than the cell region end groove.
The semiconductor device according to the present invention is characterized in that it is a power MOSFET in which the first main electrode is a source electrode and the second main electrode is a drain electrode.
In the semiconductor device according to the present invention, the insulating layer between the end of the cell area end groove on the outer peripheral area side and the first main electrode is a layer formed by a CVD method, and the semiconductor substrate A laminated structure with a layer formed by thermal oxidation is included.

本発明は以上のように構成されているので、高速動作が可能であり高い耐圧をもつパワー半導体装置を得ることができる。 Since the present invention is configured as described above, it is possible to obtain a power semiconductor device which can operate at high speed and has a high withstand voltage.

従来の半導体装置において発生する絶縁破壊の状況を説明する図である。It is a figure explaining the condition of the dielectric breakdown which generate | occur | produces in the conventional semiconductor device. 本発明の実施の形態となる半導体装置の構造を示す断面図である。FIG. 1 is a cross-sectional view showing a structure of a semiconductor device according to an embodiment of the present invention. 本発明の実施の形態に係る半導体装置における、セル領域端部溝の構成を拡大して示す図である。FIG. 7 is an enlarged view showing a configuration of a cell region end portion groove in the semiconductor device according to the embodiment of the present invention. 本発明の実施の形態に係る半導体装置の製造工程の一部を示す工程断面図である。FIG. 7 is a cross-sectional view showing a part of the manufacturing process of the semiconductor device of the embodiment of the present invention; 従来のトレンチゲート型の半導体装置の第１の例の構造を示す断面図である。It is sectional drawing which shows the structure of the 1st example of the conventional trench gate type semiconductor device. 従来のトレンチゲート型の半導体装置の第２の例の構造を示す断面図である。It is sectional drawing which shows the structure of the 2nd example of the conventional trench gate type semiconductor device. 従来のトレンチゲート型の半導体装置の第２の例の製造方法を示す工程断面図（その１）である。FIG. 26 is a process sectional view (part 1) showing a method of manufacturing a second example of the conventional trench gate type semiconductor device. 従来のトレンチゲート型の半導体装置の第２の例の製造方法を示す工程断面図（その２）である。FIG. 26 is a process cross-sectional view (part 2) showing the manufacturing method of the second example of the conventional trench gate type semiconductor device. 従来のトレンチゲート型の半導体装置の第３の例の構造を示す断面図である。It is sectional drawing which shows the structure of the 3rd example of the conventional trench gate type semiconductor device.

以下、本発明の実施の形態となる半導体装置について説明する。この半導体装置は、ゲート電極に印加された電圧（ゲート電圧）によってチャネルのオン・オフが制御されて電流のスイッチング制御がなされるトレンチゲート型のパワーＭＯＳＦＥＴである。ゲート電極は、半導体基板の表面に平行に形成された複数の溝（トレンチ）中に形成され、各ゲート電極は並列に接続される。各ゲート電極は、溝の中の表面に酸化膜が形成された上で、溝の内部に形成される。また、帰還容量Ｃｒｓｓ、入力容量Ｃｉｓｓを低減し高速動作を実現させるために、溝内にトレンチソース電極（シールド電極）も設けられている。また、図９の構成と同様に、溝が並行に複数配されたセル領域Ｘと、その外側においてソース電極がフィールドプレートとして機能する外周領域Ｙとが設けられる。 Hereinafter, a semiconductor device according to an embodiment of the present invention will be described. This semiconductor device is a trench gate type power MOSFET in which on / off of the channel is controlled by a voltage (gate voltage) applied to a gate electrode to control switching of current. The gate electrode is formed in a plurality of trenches formed in parallel to the surface of the semiconductor substrate, and the gate electrodes are connected in parallel. Each gate electrode is formed inside the groove after an oxide film is formed on the surface in the groove. In addition, in order to reduce the feedback capacitance Crss and the input capacitance Ciss and realize high-speed operation, a trench source electrode (shield electrode) is also provided in the trench. Further, as in the configuration of FIG. 9, a cell region X in which a plurality of grooves are arranged in parallel and an outer peripheral region Y outside of which a source electrode functions as a field plate are provided.

まず、図９に示す従来の構造のパワーＭＯＳＦＥＴにおいて、耐圧が低くなる原因について説明する。図１は、図９の構成における、セル領域Ｘにおいて最も外側、すなわち外周領域Ｙに最も近い溝（セル領域端部溝８４１）の構造を拡大して示す図である。解析の結果、オフ時のソース電極９０、ドレイン電極８９間に高圧印加の際に絶縁破壊が発生する箇所は、図１に示されたＡの箇所であった。すなわち、Ａの箇所における局所的に薄くなった層間絶縁層（ＳｉＯ_２）８８において発生する絶縁破壊が、耐圧低下の原因である。図７、８に示された製造方法において、溝８４（セル領域端部溝８４１）内が窪んだ形状となることに起因して、層間絶縁層８８がこうした断面形状となる。 First, in the power MOSFET of the conventional structure shown in FIG. 9, the cause of the decrease in breakdown voltage will be described. FIG. 1 is an enlarged view showing a structure of a groove (cell region end groove 841) closest to the outermost side in the cell region X, that is, the outer peripheral region Y in the configuration of FIG. As a result of analysis, the place where the dielectric breakdown occurs when a high voltage is applied between the source electrode 90 and the drain electrode 89 at the off time is the point A shown in FIG. That is, the dielectric breakdown occurring in the locally thinned interlayer insulating layer (SiO ₂ ) 88 at the portion A is the cause of the decrease in withstand voltage. In the manufacturing method shown in FIGS. 7 and 8, the interlayer insulating layer 88 has such a cross-sectional shape due to the recess 841 (cell region end portion groove 841) having a recessed shape.

このため、層間絶縁層８８をＡの箇所で厚くなるように形成すれば、耐圧を向上させることができることは明らかであり、このためには、単純には、例えば図８（ｋ）において、層間絶縁層８８を充分厚く形成すればよい。しかしながら、層間絶縁層８８を厚くした場合には、外周領域Ｙにおけるソース電極８９のフィールドプレートとしての機能が低下する。あるいは、セル領域端部溝８４１付近でのみ局所的に層間絶縁層８８を厚くすることも不可能ではないが、この場合には、層間絶縁層８８を複数回にわたり形成し、更にこれをパターニングするための工程を追加することが必要となる。このため、このパワーＭＯＳＦＥＴを安価に製造することが困難となる。 For this reason, it is obvious that the withstand voltage can be improved if the interlayer insulating layer 88 is formed to be thick at the portion A. For this purpose, for example, in FIG. The insulating layer 88 may be formed sufficiently thick. However, when the interlayer insulating layer 88 is thickened, the function of the source electrode 89 in the outer peripheral region Y as a field plate is reduced. Alternatively, it is not impossible to thicken the interlayer insulating layer 88 locally only in the vicinity of the cell region end groove 841. In this case, the interlayer insulating layer 88 is formed a plurality of times and then patterned. It is necessary to add a process for For this reason, it becomes difficult to manufacture this power MOSFET inexpensively.

本発明の実施の形態となる半導体装置（パワーＭＯＳＦＥＴ）においては、図７、８に示された製造方法と同様の製造方法で製造することができ、高い耐圧を得ることができる。図２は、この半導体装置１０の断面図であり、図９に対応する。 The semiconductor device (power MOSFET) according to the embodiment of the present invention can be manufactured by the same manufacturing method as the manufacturing method shown in FIGS. 7 and 8 and high withstand voltage can be obtained. FIG. 2 is a cross-sectional view of this semiconductor device 10, and corresponds to FIG.

この半導体装置１０においても、図９あるいは図６の半導体装置と同様に、ドレイン層となるｎ^＋層２１の上にｎ⁻層２２が形成された半導体基板２０、ｎ⁻層２２の表面側に形成されたｐ⁻層２３、ｐ⁻層２３中に局所的に形成されたｎ^＋層２５が設けられている。また、溝２４も同様に設けられ、溝２４の中には、酸化膜２６、ゲート電極２７、トレンチソース電極（シールド電極）３１が設けられている。また、ソース電極２９、ドレイン電極３０も同様に設けられ、層間絶縁層２８が外周領域Ｙにおいてフィールドプレートとして機能するソース電極２９と半導体基板２０（ｐ⁻層２３）との間に設けられることも同様である。 In this semiconductor device 10, similarly to the semiconductor device of FIG. 9 or FIG. 6, on the n ⁺ layer 21 serving as the drain layer n ^- semiconductor substrate 20 a layer 22 is formed, n ^- the surface side of the layer 22 the formed p ^- layer 23, p ^- ^{n +} layer 25 which is locally formed in the layer 23 is provided. The groove 24 is also provided in the same manner, and the oxide film 26, the gate electrode 27, and the trench source electrode (shield electrode) 31 are provided in the groove 24. Also, the source electrode 29 and the drain electrode 30 may be provided similarly, and the interlayer insulating layer 28 may be provided between the source electrode 29 functioning as a field plate in the outer peripheral region Y and the semiconductor substrate 20 (p ⁻ layer 23). It is similar.

この半導体装置１０のセル領域Ｘにおいては、溝２４が複数並行に形成されており、図２においては、外周領域Ｙに近い側の２つの溝２４に係る構成のみが示されている。セル領域Ｘにおいて最も外側（右側）、すなわち外周領域Ｙに最も近い溝（セル領域端部溝２４１）以外の溝２４中においては、図６の構造と同様に、下側にトレンチソース電極３１が、上側の左右にゲート電極２７が設けられている。しかしながら、セル領域端部溝２４１においては、ゲート電極２７は、左側（外周領域Ｙと反対側）においてのみ設けられており、右側（外周領域Ｙ側）には設けられていない。なお、これに対応して、ｎ^＋層２５も、セル領域端部溝２４１の左側においてのみ設けられ、ｎ^＋層２５は、右側には設けられていない。 In the cell region X of the semiconductor device 10, a plurality of grooves 24 are formed in parallel, and only the configuration relating to the two grooves 24 on the side closer to the outer peripheral region Y is shown in FIG. In the grooves 24 other than the outermost (right side) in the cell region X, that is, the groove (cell region end groove 241) closest to the outer peripheral region Y, the trench source electrode 31 is provided on the lower side as in the structure of FIG. Gate electrodes 27 are provided on the upper left and right, respectively. However, in the cell region end portion groove 241, the gate electrode 27 is provided only on the left side (the side opposite to the outer peripheral region Y) and is not provided on the right side (the outer peripheral region Y side). Incidentally, correspondingly, the n ⁺ layer 25 is also provided only on the left side of the cell region end groove 241, and the n ⁺ layer 25 is not provided on the right side.

図２におけるセル領域端部溝２４１付近を拡大した構造を、図１に対応させて図３に示す。この構造においては、セル領域端部溝２４１の右側（外周領域Ｙ側）に、層間絶縁層２８と厚い酸化膜２６で構成された厚い絶縁層４０が設けられる。このため、図１のＡに対応する領域を図２におけるＢとして、外周領域Ｙにおける層間絶縁層２８を厚くすることなく、Ｂの間隔＞Ａの間隔とすることができる。このため、ソース電極２９と半導体基板２０との間の耐圧を向上させることができる。この半導体装置１０は、一部のパターンを変更した以外の点においては、図９の半導体装置を製造するための図７、８に示された製造方法を用いて製造することができる。 A structure in which the vicinity of the cell region end portion groove 241 in FIG. 2 is enlarged is shown in FIG. 3 corresponding to FIG. In this structure, a thick insulating layer 40 formed of the interlayer insulating layer 28 and the thick oxide film 26 is provided on the right side (the outer peripheral region Y side) of the cell region end portion groove 241. For this reason, the region corresponding to A in FIG. 1 can be B in FIG. 2, and the distance B can be made greater than A without thickening the interlayer insulating layer 28 in the outer peripheral region Y. Therefore, the withstand voltage between the source electrode 29 and the semiconductor substrate 20 can be improved. The semiconductor device 10 can be manufactured using the manufacturing method shown in FIGS. 7 and 8 for manufacturing the semiconductor device of FIG. 9 except that some of the patterns are changed.

図４（ａ）〜（ｊ）は、この製造方法の一部を示すセル領域端部溝２４１付近における工程断面図であり、図７（ｂ）〜図８（ｋ）に対応する工程を示す。セル領域端部溝２４１以外の溝２４付近における工程断面図は、図７、８における溝８４等を図２における溝２４等にそれぞれ置換した場合と一致する。このため、実際には、この半導体装置１０の製造方法は、セル領域端部溝２４１付近における一部の工程におけるパターニングを変更する以外は、従来の製造方法（図７、８）と同様である。以下に、この製造方法について説明する。 FIGS. 4A to 4J are process cross-sectional views in the vicinity of the cell region end portion groove 241 showing a part of this manufacturing method, and show the steps corresponding to FIGS. 7B to 8K. . The process cross-sectional view in the vicinity of the groove 24 other than the cell region end groove 241 corresponds to the case where the groove 84 and the like in FIGS. 7 and 8 are replaced with the groove 24 and the like in FIG. Therefore, in fact, the manufacturing method of this semiconductor device 10 is the same as the conventional manufacturing method (FIGS. 7 and 8) except that the patterning in a partial process in the vicinity of cell region end portion groove 241 is changed. . Below, this manufacturing method is explained.

まず、図４（ａ）において、ｐ⁻層２３は、図７（ｂ）におけるｐ⁻層８３と同様に形成されるが、溝２４の右側にはｎ^＋層２５を形成しないため、ｎ^＋層２５は、図７（ｂ）におけるｎ^＋層８５よりも水平方向において短く形成される。その後、図４（ｂ）に示されるように、図７（ｃ）の溝８４と同様にセル領域端部溝２４１が形成され、ソース領域となるｎ^＋層２５は、セル領域端部溝２４１の左側にのみ残存する。 First, in FIG. 4A, the p ⁻ layer 23 is formed in the same manner as the p ⁻ layer 83 in FIG. 7B, but since the n ⁺ layer 25 is not formed on the right side of the groove 24, n ⁺ The layer 25 is formed shorter in the horizontal direction than the n ⁺ layer 85 in FIG. 7 (b). Thereafter, as shown in FIG. 4B, the cell region end groove 241 is formed similarly to the groove 84 of FIG. 7C, and the n ⁺ layer 25 to be the source region is the cell region end groove 241. Remains only to the left of

その後、図４（ｃ）において酸化膜２６が、図４（ｄ）において多結晶シリコン層１００がそれぞれ形成された後に、多結晶シリコン層１００がエッチバックされ、図４（ｅ）に示されるように、後にトレンチソース電極３１となる多結晶シリコン層１００がセル領域端部溝２４１内においてのみ残存する。これらの工程は、図７（ｄ）〜（ｆ）と同様である。 Thereafter, after the oxide film 26 is formed in FIG. 4 (c) and the polycrystalline silicon layer 100 is formed in FIG. 4 (d), the polycrystalline silicon layer 100 is etched back, as shown in FIG. 4 (e). In addition, the polycrystalline silicon layer 100 to be the trench source electrode 31 later remains only in the cell region end portion groove 241. These steps are the same as those in FIGS. 7 (d) to 7 (f).

次に、図７（ｇ）では溝８４における左右両側の酸化膜８６が除去されたのに対し、図４（ｆ）では、左側の酸化膜２６のみが除去され、右側においては酸化膜２６は除去されない。これは、酸化膜２６のエッチング時に、セル領域端部溝２４１の右側をカバーするマスクを用いることによって、容易に行われる。 Next, while the oxide films 86 on the left and right sides of the groove 84 are removed in FIG. 7 (g), only the oxide film 26 on the left is removed in FIG. 4 (f). It is not removed. This is easily done by using a mask that covers the right side of the cell region end groove 241 when etching the oxide film 26.

このため、再度の熱酸化後の図７（ｈ）においては残存する多結晶シリコン層１００（後にトレンチソース電極９１となる層）の左右両側に酸化膜溝８６１が形成されたのに対し、図４（ｇ）においては、左側（外周領域Ｙの反対側）においてのみ酸化膜溝２６１が形成され、右側（外周領域Ｙ側）には、多結晶シリコン層１００とセル領域端部溝２４１の間には、厚い酸化膜２６がそのまま残存している。 Therefore, in FIG. 7H after the thermal oxidation again, oxide film trenches 861 are formed on the left and right sides of the remaining polycrystalline silicon layer 100 (the layer to be the trench source electrode 91 later). 4 (g), the oxide film groove 261 is formed only on the left side (opposite to the outer peripheral area Y), and on the right side (the outer peripheral area Y side), between the polycrystalline silicon layer 100 and the cell area end groove 241 The thick oxide film 26 remains as it is.

その後、図７（ｉ）と同様に多結晶シリコン層１００を成膜し（図４（ｈ））、これを図７（ｊ）と同様にエッチバックした場合には、図４（ｉ）に示されるように、図７（ｊ）とは異なり、左側においてのみゲート電極２７が形成される。ここで、図４（ｉ）の状態においても、図７（ｊ）の状態と同様に、セル領域端部溝２４１の内側が窪んだ形状となっているが、図４（ｆ）においてセル領域端部溝２４１の右側では厚い酸化膜２６が残されていたために、図４（ｉ）の状態ではセル領域端部溝２４１内の形態は左右非対称となり、その右側においてのみ厚い酸化膜２６が残存している。 After that, a polycrystalline silicon layer 100 is formed as in FIG. 7 (i) (FIG. 4 (h)), and when this is etched back as in FIG. 7 (j), it is as shown in FIG. As shown, unlike FIG. 7 (j), the gate electrode 27 is formed only on the left side. Here, also in the state of FIG. 4 (i), the inside of the cell region end portion groove 241 is recessed similarly to the state of FIG. 7 (j), but in FIG. 4 (f), the cell region Since the thick oxide film 26 is left on the right side of the end groove 241, the form in the cell region end groove 241 is asymmetrical in the state of FIG. 4I, and the thick oxide film 26 is left only on the right side. doing.

このため、その後に層間絶縁層２８を形成した図４（ｊ）の状態では、図８（ｋ）と比べて、層間絶縁層２８と厚い酸化膜２６の積層構造が形成されることによって、セル領域端部溝２４１の右側において、厚い絶縁層４０が形成されている。すなわち、図３に示されるＢの間隔を大きくすることができる。この際、外周領域Ｙにおいて図４（ｆ）の工程でセル領域端部溝２４１の左側と同様に酸化膜２６を除去すれば、外周領域におけるソース電極２９と半導体基板２０（ｐ⁻層２３）の間隔は、図４（ｊ）において形成される層間絶縁層２８の膜厚と等しい。このため、、図９の構造と同様に、ソース電極２９によるフィールドプレート効果を外周領域Ｙで得ることができる。このため、高い耐圧を得ることができる。 For this reason, in the state of FIG. 4 (j) in which the interlayer insulating layer 28 is subsequently formed, the cell stack structure of the interlayer insulating layer 28 and the thick oxide film 26 is formed as compared with FIG. On the right side of the region end groove 241, a thick insulating layer 40 is formed. That is, the interval of B shown in FIG. 3 can be increased. At this time, if the oxide film 26 is removed similarly to the left side of the cell region end groove 241 in the outer peripheral region Y in the step of FIG. 4F, the source electrode 29 and the semiconductor substrate 20 (p ⁻ layer 23) in the outer peripheral region The distance between the two is equal to the film thickness of the interlayer insulating layer 28 formed in FIG. Therefore, as in the structure of FIG. 9, the field plate effect by the source electrode 29 can be obtained in the outer peripheral region Y. Therefore, high withstand voltage can be obtained.

また、図９の構造においては、セル領域端部溝８４１の左右両側にゲート電極８７が設けられたために、左右両側にチャネルが形成された、すなわち、セル領域端部溝８４１の左右両側が電流経路として使用された。これに対し、上記の半導体装置１０においては、セル領域端部溝２４１においては、その左側のみが電流経路として使用され、その右側は電流経路として使用されない。しかしながら、実際にはセル領域Ｘには多数の溝２４が形成され、セル領域端部溝２４１は１つだけ存在し、全ての溝２４毎に形成された電流経路が並列に接続されるため、セル領域端部溝２４１以外の溝２４の両側が電流経路として使用されれば、セル領域端部溝２４１の右側が電流経路として使用されないことによる駆動能力の低下は僅かである。また、この半導体装置１０においても、図６、９の構造の半導体装置と同様に、帰還容量Ｃｒｓｓ、入力容量Ｃｉｓｓが小さくなることも明らかである。 Further, in the structure of FIG. 9, since gate electrodes 87 are provided on the left and right sides of cell region end groove 841, channels are formed on both left and right sides, that is, current on both left and right sides of cell region end groove 841 It was used as a route. On the other hand, in the above-described semiconductor device 10, in the cell region end portion groove 241, only the left side thereof is used as a current path, and the right side thereof is not used as a current path. However, in practice, many grooves 24 are formed in the cell region X, only one cell region end groove 241 exists, and current paths formed for all the grooves 24 are connected in parallel, If both sides of the groove 24 other than the cell region end groove 241 are used as a current path, the decrease in drivability due to the fact that the right side of the cell region end groove 241 is not used as a current path is slight. Also in this semiconductor device 10, it is also apparent that the feedback capacitance Crss and the input capacitance Ciss become smaller as in the semiconductor device having the structure of FIGS.

なお、セル領域端部溝２４１の右側は電流経路として使用されないため、図４（ｂ）において、ｎ^＋層２５はセル領域端部溝２４１の左側においてのみ形成され、その右側には形成されない。従来の構造におけるｎ^＋層８５も平面視において局所的に形成されるため、図４（ａ）におけるｎ^＋層２５を形成する場合のマスクパターンを、図７（ｂ）においてｎ^＋層８５を形成する際のマスクパターンから変更することによって、この構成も容易に実現される。また、セル領域端部溝２４１の右側は電流経路として使用されないため、ここにｐ⁻層２３を形成することも不要であり、ｐ⁻層２３をセル領域Ｘ（セル領域端部溝２４１の左側）においてのみ形成してもよい。この場合には、セル領域端部溝２４１の右側においては、半導体基板２０の表面（層間絶縁層２８の直下）はｎ⁻層２２となる。 Since the right side of the cell region end groove 241 is not used as a current path, in FIG. 4B, the n ⁺ layer 25 is formed only on the left side of the cell region end groove 241 and not formed on the right side. Since the n ⁺ layer 85 in the conventional structure is also locally formed in plan view, the mask pattern for forming the n ⁺ layer 25 in FIG. 4A is the same as the n ⁺ layer 85 in FIG. This configuration is also easily realized by changing from the mask pattern at the time of formation. Further, since the right side of the cell region end groove 241 is not used as a current path, wherein the p ^- it is not necessary to form the layer 23, p ^- left the layers 23 cell area X (cell region end groove 241 It may form only in. In this case, on the right side of the cell region end portion groove 241, the surface of the semiconductor substrate 20 (directly below the interlayer insulating layer 28) is the n ⁻ layer 22.

このため、セル領域端部溝２４１周辺におけるｎ^＋層２５の形成や酸化膜２６のエッチングの際に用いるマスクを、図９の構造を製造する場合から変更するだけで、上記の半導体装置１０を製造することができる。このため、安価にこの半導体装置１０を製造することができる。 Therefore, the above-mentioned semiconductor device 10 can be obtained only by changing the mask used for forming the n ⁺ layer 25 and etching the oxide film 26 around the cell region end portion groove 241 from the case of manufacturing the structure of FIG. It can be manufactured. Therefore, the semiconductor device 10 can be manufactured inexpensively.

上記の効果を奏するためには、図３中のＣ（セル領域端部溝２４１の右側の上下方向におけるソース電極２９と半導体基板２０の間隔：第１の間隔）、Ｄ（セル領域端部溝２４１の左側の上下方向におけるソース電極２９と半導体基板２０の間隔：第２の間隔）、において、Ｃ＞Ｄとすることが必要である。ここで、Ｃは、図４（ｃ）の工程において形成する酸化膜２６の厚さ、図４（ｊ）の工程において形成する層間絶縁層２８の厚さ等で設定され、Ｄは図４（ｊ）の工程において形成する層間絶縁層２８の厚さで設定される。ただし、セル領域端部溝２４１の左右端部の直上における酸化膜２６や層間絶縁層２８の厚さは、溝２４（セル領域端部溝２４１）の断面形状等にも依存するため、これらを設定することによって、Ｃをどの程度Ｄよりも大きくするかを定めることができる。充分な効果を得るためには、Ｃ／Ｄ≧１．２とすることが好ましい。 In order to exert the above effects, C (the distance between the source electrode 29 and the semiconductor substrate 20 in the vertical direction on the right of the cell region end groove 241 in FIG. 3: first distance), D (cell region end groove) In the interval between the source electrode 29 and the semiconductor substrate 20 in the vertical direction on the left side of 241: second interval), it is necessary to set C> D. Here, C is set by the thickness of the oxide film 26 formed in the step of FIG. 4C, the thickness of the interlayer insulating layer 28 formed in the step of FIG. The thickness of the interlayer insulating layer 28 formed in the step j) is set. However, the thicknesses of the oxide film 26 and the interlayer insulating layer 28 immediately above the left and right ends of the cell region end groove 241 depend on the cross-sectional shape of the groove 24 (cell region end groove 241), etc. By setting, it is possible to determine how much C should be larger than D. In order to obtain a sufficient effect, it is preferable to set C / D ≧ 1.2.

なお、上記の例では、外周領域Ｙには溝が形成されず、フィールドプレートとして機能するソース電極２９がセル領域Ｘから延伸して設けられた構成とされた。しかしながら、例えば、セル領域と同様に外周領域にも溝が設けられた構成とすることによって、耐圧を向上させることも可能である。こうした構造においても、セル領域端部溝の上部にソース電極が設けられる限りにおいて、ソース電極と半導体基板間の絶縁破壊は問題になる。この場合にも上記の構成が有効であることは明らかである。 In the above example, no groove is formed in the outer peripheral region Y, and the source electrode 29 functioning as a field plate is provided so as to extend from the cell region X. However, it is also possible to improve the withstand voltage, for example, by providing a groove in the outer peripheral area as well as the cell area. Also in such a structure, the dielectric breakdown between the source electrode and the semiconductor substrate becomes a problem as long as the source electrode is provided above the cell region end groove. Also in this case, it is apparent that the above configuration is effective.

なお、上記の構成は、ｎチャネル型のパワーＭＯＳＦＥＴであったが、導電型（ｐ型、ｎ型）を全てにおいて逆転させ、ｐチャネル型の素子を同様に得ることができる。すなわち、上記のｎ⁻層２２を第１の導電型をもつ第１の半導体層とし、上記のｐ⁻層２３を、第１の導電型と逆の第２の導電型をもつ第２の半導体層とした場合において、上記と同様の構造を形成することができ、同様の効果を奏することは明らかである。また、同様の構成をトレンチゲート型のＩＧＢＴに適用できることも明らかである。 Although the above configuration is an n-channel power MOSFET, a p-channel device can be similarly obtained by reversing the conductivity types (p-type and n-type) in all. That is, the n ^- layer 22 is a first semiconductor layer having a first conductivity type, and the p ^- layer 23 is a second semiconductor having a second conductivity type opposite to the first conductivity type. In the case of layers, it is possible to form the same structure as described above, and it is obvious that the same effect can be obtained. Moreover, it is also clear that the same configuration can be applied to a trench gate type IGBT.

１０半導体装置（パワーＭＯＳＦＥＴ）
２０、８０半導体基板
２１、２５、８１、８５ｎ^＋層
２２、８２ｎ⁻層
２３、８３ｐ⁻層
２４、８４溝
２４１、８４１セル領域端部溝（溝）
２６、８６酸化膜
２７、８７ゲート電極
２８、８８層間絶縁層
２９、８９ソース電極（第１の電極）
３０、９０ドレイン電極（第２の電極）
３１、９１トレンチソース電極（シールド電極）
４０絶縁層
１００多結晶シリコン層
２６１、８６１酸化膜溝 10 Semiconductor device (power MOSFET)
Reference Signs List 20, 80 semiconductor substrate 21, 25, 81, 85 n ⁺ layer 22, 82 n ^- layer 23, 83 p ^- layer 24, 84 groove 241, 841 cell region end portion groove (groove)
26, 86 oxide film 27, 87 gate electrode 28, 88 interlayer insulating layer 29, 89 source electrode (first electrode)
30, 90 drain electrode (second electrode)
31, 91 Trench source electrode (shield electrode)
40 Insulating layer 100 Polycrystalline silicon layer 261, 861 Oxide film groove

Claims

In a semiconductor substrate comprising a first semiconductor layer having a first conductivity type,
A second semiconductor layer formed on the surface side of the first semiconductor layer in the semiconductor substrate and having a second conductivity type opposite to the first conductivity type; and the first semiconductor layer from the surface side of the semiconductor substrate A groove formed to reach the semiconductor layer, a gate electrode formed inside the groove, and a shield electrode disposed inside the groove at the bottom of the gate electrode and insulated from the gate electrode , And a first main electrode formed on the top of the second semiconductor layer by a voltage applied to the gate electrode, and a second main electrode connected to the first semiconductor layer. Cell regions in which the current flowing between them is controlled,
A structure in which the first main electrode adjacent to the cell region of the semiconductor substrate in plan view and extended from the cell region is provided via an insulating layer with the surface of the semiconductor substrate to control the current An outer peripheral area not including
A semiconductor device provided with
In the inside of the groove other than the cell region end portion groove which is the groove provided closest to the outer peripheral region side in the cell region, the gate electrode is on both sides of the groove in a direction from the cell region to the outer peripheral region Each formed in the plane,
Inside the cell region end portion groove, the gate electrode is not formed on the side surface on the outer peripheral region side of the groove in the direction from the cell region to the outer peripheral region, and the side surface on the opposite side to the outer peripheral region Formed in
A first distance between the end of the cell area end groove on the outer peripheral area side and the first main electrode in the vertical direction is opposite to the outer peripheral area of the cell area end groove A semiconductor device characterized in that it is larger than a second distance which is a distance between a side end and the first main electrode.

The semiconductor device according to claim 1, wherein a ratio of the first interval to the second interval is 1.2 or more.

In plan view,
A plurality of grooves are formed in parallel in the cell region,
The second semiconductor layer is formed on the side opposite to the outer peripheral area with respect to the cell area end groove, and is not formed on the outer peripheral area side with respect to the cell area end groove. Or the semiconductor device according to 2.

The semiconductor device according to claim 1 or 2, wherein the power MOSFET is a power MOSFET in which the first main electrode is a source electrode and the second main electrode is a drain electrode.

A layer formed by the CVD method, and a layer formed by thermal oxidation of the semiconductor substrate, on the insulating layer between the end of the cell region end groove on the outer peripheral region side and the first main electrode The semiconductor device according to any one of claims 1 to 3, characterized in that a laminated structure of