JP6419140B2 - 半導体装置およびその調整方法 - Google Patents

Description

本発明は、組み込み自己テスト回路（以下、ＢＩＳＴ回路（Built-In Self Test）という）を備えた半導体装置に関し、特に、抵抗変化型メモリやフラッシュメモリ等の不揮発性メモリを含む半導体装置のＢＩＳＴ回路に関する。

ＢＩＳＴ回路は、メモリやロジック等のテストを容易化する設定技術の一つである。一般に、ＢＩＳＴ回路は、テストパターンを発生する回路、テスト結果と期待値とを照合する回路、および照合結果として合格または不合格を出力する回路等を備えている（例えば、特許文献１）。また、特許文献２のＢＩＳＴ回路は、ＢＩＳＴロジックとメモリとの間にスイッチを接続し、スイッチを介してメモリがアクセスされるときＢＩＳＴロジックがメモリコントローラロジックをバイパスする技術を開示している。特許文献３の半導体装置は、ＢＩＳＴ実行中の消費電流の変動を抑制するため、スキャンイン期間、スキャンアウト期間またはキャプチャ期間を変更可能な自己診断制御回路を開示している。

また、不揮発性半導体メモリとしてＮＡＮＤ型やＮＯＲ型のフラッシュメモリが実用化されているが、このフラッシュメモリに代わる不揮発性メモリとして、可変抵抗素子を利用した抵抗変化型メモリの実用化も進んでいる。抵抗変化型メモリは、例えば、酸化ハフニウム（ＨｆＯｘ）等の金属酸化物などの薄膜にパルス電圧を印加し、膜の抵抗を可逆的かつ不揮発的に変化させることでデータを記憶する（例えば、特許文献４、５）。

図１は、従来の抵抗変化型メモリのメモリアレイの典型的な構成を示す回路図である。１つのメモリセルユニットは、可変抵抗素子とこれに直列に接続されたアクセス用のトランジスタとから構成される。ｍ×ｎ（ｍ、ｎは、１以上の整数）個のセルユニットが二次元アレイ状に形成され、トランジスタのゲートがワード線に接続され、ドレイン領域が可変抵抗素子の一方の電極に接続され、ソース領域がソース線に接続される。可変抵抗素子の他方の電極がビット線に接続される。

可変抵抗素子は、印加されるパルス電圧の大きさおよび極性によって抵抗値を低抵抗状態または高抵抗状態に可逆的にかつ不揮発性に設定することができる。可変抵抗素子を高抵抗状態に設定（または書込み）することをセット（ＳＥＴ）、低抵抗状態に設定（書込み）することをリセット（ＲＥＳＥＴ）という。

セルユニットは、ワード線、ビット線およびソース線によってビット単位で選択される。例えば、セルユニットＭ１１に書込みを行う場合には、ワード線ＷＬ１によってトランジスタがオンされ、ビット線ＢＬ１、ソース線ＳＬ１には、セットまたはリセットに応じた電圧が印加される。これにより、可変抵抗素子がセットまたはリセットされる。セルユニットＭ１１の読み出しを行う場合には、ワード線ＷＬ１によってトランジスタがオンされ、ビット線ＢＬ１、ソース線ＳＬ１には読み出しのための電圧が印加される。ビット線ＢＬ１には、可変抵抗素子のセットまたはリセットに応じた電圧または電流が表れ、これがセンス回路によって検出される。

特開２０１５−５６１１９１号公報 米国公開公報ＵＳ２０１４／０１７３３４４号公報 特開２０１６−１７６８４３号公報 特開２０１２−６４２８６号公報 特開２００８−４１７０４号公報

抵抗変化型メモリは、初期設定として、可変抵抗素子の金属酸化物をフォーミングしなければならない。通常、フォーミングは、可変抵抗素子にデータを書込むときよりも幾分大きなフォーミング電圧Ｖｆを電極に印加することで、電極間にフィラメント状の電流通路を形成する。フォーミング電圧Ｖｆを印加したときに流れる電流の向きによって、セットおよびリセットの極性が決定される。このようなフォーミングは、抵抗変化型メモリを出荷する前に行われる。

図２は、一対の可変抵抗素子に相補的なデータを保持するセルユニット構造を示している。このセルユニット構造におけるフォーミングの一例を示す。例えば、ビット線ＢＬ、ＢＬｂに０Ｖを印加し、共通ソース線ＢＳＬにフォーミング電圧Ｖｆ（例えば、４Ｖ）を印加し、ワード線ＷＬにトランジスタＴ１、Ｔ２がオンするのに必要な電圧（例えば、６Ｖ）が印加される。これにより、可変抵抗素子Ｒ１には、共通ソース線ＢＳＬからビット線ＢＬに向けて電流が流れ、可変抵抗素子Ｒ２には、共通ソース線ＢＳＬからビット線ＢＬｂに向けて電流が流れる。フォーミングが行われたとき、可変抵抗素子Ｒ１、Ｒ２は、高抵抗状態にあり、すなわちセットされた状態になる。可変抵抗素子Ｒ１、Ｒ２をリセットさせるには、ＢＳＬ＞ＢＬ、ＢＳＬ＞ＢＬｂのバイアス電圧を印加し、セットさせるには、ＢＳＬ＜ＢＬ、ＢＳＬ＜ＢＬｂのバイアス電圧を印加する。このような極性をもつ可変抵抗素子の接続は、バックトゥーバック接続とも称される。

一方、表面実装型の半導体装置には、パッケージの底面に２次元状に配列された複数の外部端子が形成されたもの（例えば、ＢＧＡ(Ball Grid Array)、ＣＳＰ（Chip Sized Package）、ＬＧＡ(Land Grid Array)等）、あるいはパッケージの側面から底面方向に延びる複数の外部端子が形成されたもの（ＰＬＣＣ、ＱＦＪ等）がある。表面実装型の半導体装置を回路基板に実装する場合、半導体装置の外部端子と回路基板のランド（導電性のパッド領域）とを位置合わせし、全体に赤外線を照射することで、外部端子および／またはランドに予め供給されたはんだを溶融させる、赤外線はんだリフローが用いられる。

赤外線リフローでは、はんだが溶融できる程度に外部端子が加熱され、この局所的な温度の上昇が、樹脂等により封止されたパッケージ内のチップに悪影響を及ぼすことがある。例えば、抵抗変化型メモリでは、上記したように初期設定として、可変抵抗素子が高抵抗状態（セット状態）となるようにフォーミングを行うが、赤外線リフロー時に高温が印加されると、電極間のフィラメント状の電流通路の幅が狭くなり（断面積が小さくなり）、その結果、フォーミングされた可変抵抗素子の抵抗が期待される抵抗よりも増加してしまうことがある。フォーミング時の抵抗が必要以上に高くなってしまうと、可変抵抗素子のセット／リセットのサイクリング特性が劣化し、エンデュランス特性が低下するという課題がある。

また、赤外線リフローによる局所的な温度上昇は、他の不揮発性メモリにも影響を及ぼすことがある。例えば、フローティングゲート等の電荷蓄積層に電荷を保持するメモリ素子では、電荷蓄積層が高温になると、そこから電荷がリークし、初期状態が変化してしまう。例えば、フラッシュメモリのプログラム電圧の初期値や消去電圧の初期値が最適値からシフトしてしまう。これにより、プログラムパルスの印加回数や消去パルスの印加回数が増加してしまい、プログラムや消去の信頼性が低下し、あるいはエンデュランス特性が低下するという課題がある。

本発明は、上記従来の課題を解決するものであり、出荷後の熱的影響による信頼性の低下を防止する半導体装置を提供することを目的とする。

本発明に係るＢＩＳＴ回路を含む半導体装置の調整方法は、前記ＢＩＳＴ回路が動作されるとき、半導体装置の特性を調整するか否かの情報を設定するステップと、電源が投入されたことを検出するステップと、前記検出するステップに応答して前記設定するステップで設定された情報に基づき半導体装置の特性を調整するステップとを有する。

好ましくは前記ＢＩＳＴ回路により半導体装置の特性が調整されたとき、前記設定するステップは、半導体装置の特性を調整する情報を自動的に設定する。好ましくは前記検出するステップは、回路基板への実装後の最初の電源投入を検出する。好ましくは前記設定するステップは、前記ＢＩＳＴ回路のテスト結果に基づき情報を設定する。好ましくは半導体装置は、回路基板に表面実装するための外部端子を含む。好ましくは前記外部端子は、回路基板の導電領域にはんだリフローされる。好ましくは前記調整するステップは、可逆性かつ不揮発性の抵抗変化型メモリのフォーミングする工程である。好ましくは前記調整するステップは、チャンネル上に電荷蓄積層を備えた不揮発性メモリのプログラムパルス電圧の初期値の調整である。好ましくは前記調整するステップは、チャンネル上に電荷蓄積層を備えた不揮発性メモリの消去パルス電圧の初期値の調整である。

本発明に係るＢＩＳＴ回路を含む半導体装置は、前記ＢＩＳＴ回路が動作されるとき、半導体装置の特性を調整するか否かの情報を設定する設定手段と、電源が投入されたことを検出する検出手段と、前記検出手段により電源投入が検出されたとき、前記設定手段で設定された情報に基づき半導体装置の特性を調整する調整手段と、を含む。

好ましくは前記設定手段は、半導体装置の特性が調整されたときに、半導体装置の特性を再調整するための情報を自動的に設定する。好ましくは前記ＢＩＳＴ回路は、前記検出手段および前記調整手段を含む。好ましくは半導体装置は、回路基板に表面実装するための外部端子を含む。好ましくは半導体装置は、可逆性かつ不揮発性の可変抵抗素子にデータを記憶する抵抗変化型メモリを含み、前記調整手段は、可変抵抗素子の電極間に電流経路を形成するためのフォーミングである。好ましくは半導体装置は、チャンネル上の電荷蓄積領域にデータを記憶する不揮発性メモリを含み、前記調整手段は、前記電荷蓄積領域に電荷を蓄積するためのプログラムパルス電圧の初期値を調整する。好ましくは前記調整手段はさらに、前記電荷蓄積領域から電荷を消去するための消去パルス電圧の初期値を調整する。

本発明によれば、ＢＩＳＴ回路が動作されるとき、半導体装置の特性を調整するか否かの情報を設定し、電源投入されたときに設定された情報に基づき半導体装置の特性の調整を行うようにしたので、半導体装置の製品出荷後、半導体装置が回路基板に実装する間に熱的な影響（例えば、表面実装するときの赤外線はんだリフロー）により特性が変化した場合であっても、再度、変化した特性を調整したり、あるいは変化した特性に対応することが可能になる。これにより、半導体装置の信頼性の低下を抑制することができる。

従来の抵抗変化型メモリのアレイ構成を示す図である。 従来のセルユニットのフォーミングを説明する図である。 本発明の実施例に係る半導体装置の一例を示す図である。 本発明の第１の実施例に係るＢＩＳＴ回路の内部構成を示す図である。 本発明の第１の実施例に係るフォーミングに関する動作を説明するフローチャートである。 本発明の第２の実施例に係るフォーミング動作を説明するフローチャートである。 本発明の第３の実施例に係るフォーミング動作を説明するフローチャートである。 本発明の第４の実施例に係るＢＩＳＴ回路の内部構成を示す図である。 本発明の第４の実施例に係る電圧更新動作を説明するフローチャートである。

次に、本発明の実施の形態について図面を参照して詳細に説明する。好ましい態様では、本発明に係る半導体装置は、半導体装置内の回路について組み込み自己テストを実行する機能を備える。さらに好ましい態様では、本発明に係る半導体装置は、抵抗変化型メモリやフラッシュメモリ等のメモリを含む。さらに好ましい態様では、本発明に係る半導体装置は、回路基板に表面実装可能な外部端子を備える。

図３は、本発明の実施例に係る半導体装置の概略構成を示すブロック図である。半導体装置１００は、ＢＩＳＴ回路１１０、メモリ１２０、外部インターフェース１３０およびこれらを接続する内部バス１４０を含む。本実施例のメモリ１２０は、図１または図２に示すような抵抗変化型メモリを含んで構成される。ＢＩＳＴ回路１１０は、メモリ１２０やその他の内部回路を自己テストするための機能を含み、ウエハーレベル、チップレベルまたはパッケージレベルにおいてメモリ１２０や内部回路のテストを実行することができる。

外部Ｉ／Ｆ１３０は、半導体装置１００と外部との電気的な接続を提供する。外部Ｉ／Ｆ１３０は、半導体装置１００がパッケージされる前のウエハーレベルまたはベアチップであるとき、ウエハーまたはチップ上の電極パッドを介して外部との電気的な接続を提供し、半導体装置１００がパッケージされた後であれば、パッケージの外部端子を介して外部との電気的な接続を提供する。

図４に本実施例のＢＩＳＴ回路の構成を示す。ＢＩＳＴ回路１１０は、ＢＩＳＴ制御部２００、テスト実行部２１０、フォーミング実行部２２０および再フォーミング情報設定部２３０を含む。ＢＩＳＴ制御部２００は、テスト実行部２１０、フォーミング実行部２２０および再フォーミング情報設定部２３０を制御する。ＢＩＳＴ制御部２００は、各部を制御するためのプログラムやステートマシンを実行したり、あるいは制御回路を動作させる。

ＢＩＳＴ制御部２００は、１つの例では、外部Ｉ／Ｆ１３０を介してイネーブル信号が入力されたことに応答して動作し、テスト実行部２１０にメモリ１２０や周辺ロジックのテストを実行させる。テスト実行部２１０は、例えば、テストパターンを発生するテストパターン発生部、テストパターンで動作されたときの結果と期待値とを比較し、合格または不合格を判定する判定部を含む。ＢＩＳＴ制御部２００は、合格または不合格の判定結果を外部Ｉ／Ｆ１３０を介して外部に出力することができる。

また、ＢＩＳＴ制御部２００は、フォーミング実行部２２０に抵抗変化型メモリのフォーミングを実行させる。フォーミング実行部２２０は、例えば、メモリ１２０に含まれるワード線選択回路、列選択回路、電圧発生回路等を制御し、選択された可変抵抗素子の電極にフォーミング電圧Ｖｆを印加させることで、電極間に高抵抗状態（セット）の電流経路を形成させる。ＢＩＳＴ制御部２００は、好ましくは、テスト実行部２１０より前にフォーミング実行部２２０を動作させるが、必ずしもこれに限定されず、テスト実行部２１０を動作させた後にフォーミング実行部２２０を動作させてもよい。さらに、ＢＩＳＴ制御部２００は、外部Ｉ／Ｆ１３０からのイネーブル信号によりテスト実行部２１０またはフォーミング実行部２２０のいずれかの動作を選択するようにしてもよい。

本実施例のＢＩＳＴ制御部２００は、フォーミング実行部２２０に２度、フォーミングを実行させることができる。１度目は、半導体装置１００の出荷前であり、２度目は、半導体装置１００の出荷後であって、半導体装置１００が回路基板に実装され、最初に電源が投入されたときである。２度目のフォーミングを行うか否かは、再フォーミング情報設定部２３０に設定された情報に応じて決定される。例えば、再フォーミング情報設定部２３０は、フラグ「１」または「０」を設定し、この場合、フラグ「１」の設定は、２度目のフォーミングが実行されることを表し、フラグ「０」の設定は、２度目のフォーミングが実行されないことを表す。

１つの例では、ＢＩＳＴ制御部２００は、出荷前に１度目のフォーミングが実行されたとき、それに応答して、自動的に再フォーミング情報設定部２３０のフラグを「１」にセットすることができる。また、他の例では、ＢＩＳＴ制御部２００は、外部Ｉ／Ｆ１３０からの入力信号に応答して、再フォーミング情報設定部２３０のフラグを「１」にセットすることができる。さらに、ＢＩＳＴ制御部２００は、再フォーミング情報設定部２３０のフラグを「１」から「０」に設定できるようにしてもよい。１つの例では、ＢＩＳＴ制御部２００は、回路基板への実装後の最初の電源投下時に２度目のフォーミングが実行された後、フラグを「０」に設定するようにしてもよい。他の例では、ＢＩＳＴ制御部２００は、外部Ｉ／Ｆ１３０からの入力信号に応答してフラグを「１」から「０」に設定できるようにしてもよい。

ＢＩＳＴ制御部２００は、回路基板への実装後の最初の電源投下を検出したとき、再フォーミング情報設定部２３０のフラグを参照し、フラグが「１」であれば、フォーミング実行部２２０を介して２度目のフォーミングを実行させる。電源投下の有無は、例えば、供給電圧Ｖｄｄの検出、あるいはＶｄｄ供給に伴うパワーアップ信号やリセット信号の検出により行うことができる

次に、本実施例の半導体装置のフォーミング方法を図５のフロー参照して説明する。半導体装置１００の集積回路の製造後、ＢＩＳＴ制御部２００がイネーブル信号により起動される（Ｓ１００）。次に、ＢＩＳＴ制御部２００は、メモリ１２０の初期設定として、フォーミング実行部２２０にメモリ１２０のフォーミングを実行させる（Ｓ１１０）。ＢＩＳＴ制御部２００は、フォーミング実行部２２０によりフォーミングを行ったのち、再フォーミング情報設定部２３０のフラグを「１」にセットする（Ｓ１２０）。次に、ＢＩＳＴ制御部２００は、テスト実行部２１０にメモリ１２０および／またはロジックのテストを実行させる（Ｓ１３０）。ＢＩＳＴ回路１１０によるテスト結果が外部Ｉ／Ｆ１３０から出力され（Ｓ１４０）、合格と判定された半導体装置１００が出荷される（Ｓ１５０）。

次に、出荷された半導体装置は、回路基板に赤外線はんだリフローにより実装される（Ｓ１６０）。次に、回路基板への実装後、半導体装置１００に最初に電源が投下されると（Ｓ１７０）、ＢＩＳＴ制御部２００は、パワーアップシーケンスを実行し、ここでは、再フォーミング情報設定部２３０にフラグ「１」がセットされているか否かを判定し（Ｓ１８０）、フラグが「１」にセットされている場合には、フォーミング実行部２２０にメモリ１２０の再フォーミングを実行させる（Ｓ１９０）

半導体装置を回路基板に表面実装するとき、半導体装置の外部端子と回路基板のランドとが位置決めされ、外部端子および／またはランドに供給されたはんだが、赤外線リフローにより溶融される。この工程は、はんだが溶融する温度まで外部端子を加熱するが、この局所的な温度が、薄型化、小型化されたパッケージの内部の可変抵抗素子に伝導され、これにより、電極間にフォーミングされた電流通路の断面積が狭くなる現象を伴うことがある。本実施例では、半導体装置を回路基板に実装後に、再フォーミングを行うことで、可変抵抗素子の電極間の電流通路を最適な大きさに校正することができる。その結果、可変抵抗素子の信頼性およびエンデュランス特性を改善させることができる。

なお、上記実施例では、赤外線リフローによる表面実装の例を示したが、赤外線に限らず、他の方法により外部端子に熱を印加して表面実装する場合にも、本発明を適用することができる。

次に、本発明の第２の実施例によるフォーミング方法を図６のフローに示す。第２の実施例では、テスト実行部２１０のテスト実行後のベリファイに応じて再フォーミング設定部２３０へのフラグの設定を行うものである。先ず、ＢＩＳＴ回路１１０が起動され（Ｓ２００）、フォーミング実行部２２０を介して抵抗変化型メモリのフォーミングが実行され（Ｓ２１０）、次に、テスト実行部２１０を介してテストが実行される（Ｓ２２０）。テスト実行部２１０は、フォーミングされた抵抗変化型メモリの抵抗を検出し、当該抵抗としきい値とを比較し、フォーミングされた抵抗のベリファイを行う（Ｓ２３０）。抵抗がしきい値よりも高ければ、半導体装置１００を表面実装したときのＩＲリフローによる加熱により抵抗がさらに上昇し、エンデュランス特性が悪化することが予想されるため、フェール判定が成される。この場合、再フォーミング情報設定部２３０にフラグ「１」が設定される（Ｓ２４０）。一方、抵抗がしきい値よりも低い場合には、ＩＲリフローによる加熱により抵抗が増加しても、エンデュランス特性の悪化が許容範囲である予想し、パス判定が成される。この場合、ＢＩＳＴ制御部２００は、再フォーミング情報設定部２３０にフラグ「１」を設定しない。以後、ステップＳ１４０からステップＳ１９０までの処理は、図５の処理と同様であるので、説明を省略する。

このように本実施例によれば、抵抗変化型メモリのフォーミング結果に応じてＩＲリフローによる影響を予測し、その予測結果に基づき再フォーミング情報設定部２３０のフラグを設定するようにしたので、必要がなければ２度目のフォーミング実行をスキップさせ、２度目のフォーミングをするか否かを適切に判定することができる。

図７は、本発明の第３の実施例によるフォーミング方法を示すフローである。第３の実施例は、第１の実施例と異なり、半導体装置１００の内部回路のテストを実行後にメモリ１２０のフォーミングおよび再フォーミング情報設定部２３０への情報の設定を行うものであり、それ以外の処理手順は、第１の実施例と同様である。この場合、ＢＩＳＴ制御部２００は、テスト実行部２１０にテストを実行させ、次に、フォーミング実行部２２０にフォーミングを実行させ、次に、再フォーミング情報設定部２３０にフラグ「１」を設定するようなシーケンス制御を行う。

次に、本発明の第４の実施例について説明する。図８は、第４の実施例によるＢＩＳＴ回路１１０Ａの構成を示す図である。第４の実施例では、半導体装置１００のメモリ１２０は、ＮＯＲ型またはＮＡＮＤ型のフラッシュメモリを含んで構成される。また、本実施例のＢＩＳＴ回路１１０Ａは、ＢＩＳＴ制御部２００、テスト実行部２１０、ベリファイ実行部３００、および電圧更新情報設定部３１０を含む。

ＮＯＲ型またはＮＡＮＤ型のフラッシュメモリは、チャンネル上に電荷を蓄積する電荷蓄積層を備えたＭＯＳ構造のメモリ素子を有する。半導体装置１００がＩＲリフロー等により回路基板に表面実装されたとき、半導体装置に局所的な熱が印加されると、出荷時の電荷蓄積層の電荷状態が変動し得る。電荷蓄積層の電荷状態が変動すると、初期設定されたプログラムパルス電圧の初期値や消去パルス電圧の初期値が最適値から逸脱するおそれがある。そこで、ＢＩＳＴ制御部２００は、半導体装置１００のテストを実行する際に、電圧更新情報設定部３１０のフラグを「１」に設定し、半導体装置１００の出荷後であって回路基板への実装後の最初の電源投入時に、プログラムパルス電圧や消去パルス電圧の初期値の更新を行うことを可能にする。ＢＩＳＴ制御部２００は、回路基板への実装後の最初の電源投入を検出すると、電圧更新情報設定部３１０に設定された情報に従い、例えば、フラグ「１」が設定されているならば、ベリファイ実行部３００を実行させ、プログラムパルスおよび消去パルスの初期値を変更させる。

図９は、本発明の第４の実施例による半導体装置の電圧更新方法のフローを示す図である。ＢＩＳＴ回路１１０Ａが、例えば、イネーブル信号等の外部信号により起動され（Ｓ４００）、テスト実行部４１０により半導体装置１００のメモリ１２０や内部回路のテストが実行される（Ｓ４１０）。ＢＩＳＴ制御部２００は、テスト実行部２１０によるテストが終了すると、自動的に、電圧更新情報設定部３１０のフラグを「１」に設定する（Ｓ４２０）。次に、ＢＩＳＴ制御部２００は、テスト結果を外部Ｉ／Ｆ１３０を介して外部に出力し（Ｓ４３０）、合格と判定された半導体装置１００が出荷される（Ｓ４４０）。

出荷された半導体装置１００は、ＩＲリフローにより回路基板に実装され（Ｓ４５０）、実装後、半導体装置に最初に電源が投入されると、ＢＩＳＴ制御部２００は、この電源投入を検出し（Ｓ４６０）、当該検出に応答して電圧更新情報設定部３１０に設定された情報を参照し（Ｓ４７０）、例えば、フラグが「１」に設定されていれば、ベリファイ実行部３００にベリファイを実行させる（Ｓ４８０）。ベリファイ実行部３００は、メモリ１２０に含まれる行選択回路、列選択回路、電圧発生回路等を制御し、例えば、モニター用のメモリ素子にデータ「０」のプログラムを行い、プログラムベリファイにおいて合格するためのプログラムパルスの印加回数が一定回数以下にあるか否かを確認し、一定回数以上であれば、プログラムパルスの初期値が増加するように設定値を更新する（Ｓ４９０）。プログラムパルスの初期値を大きくした場合には、消去パルスの初期値も同様の増加するように設定値を更新する。

このように本実施例によれば、製品出荷前にＢＩＳＴ回路を動作させるときに電圧更新情報を設定し、製品出荷後の電源投入時にプログラムや消去電圧の更新を行うようにしたので、製品出荷後にＩＲリフロー等の熱がメモリ素子に印加され、素子の特性が変化された場合であっても、素子の特性に応じて最適なプログラム電圧、消去電圧に設定値を更新することができる。

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１００：半導体装置
１１０：ＢＩＳＴ回路
１２０：メモリ
１３０：外部インターフェース
２００：ＢＩＳＴ制御部
２１０：テスト実行部
２２０：フォーミング実行部
２３０：再フォーミング情報設定部
３００：ベリファイ部
３１０：電圧更新情報設定部

Claims (16)

1. ＢＩＳＴ回路を含む半導体装置の調整方法であって、
   前記半導体装置を回路基板に表面実装する前に前記ＢＩＳＴ回路が動作されるとき、前記半導体装置の特性を調整し、かつ前記半導体装置の特性を再調整するか否かの再調整情報を設定するステップと、
   前記半導体装置が回路基板に表面実装された後に電源が投入されたことを検出するステップと、
   前記検出するステップに応答して前記設定するステップで設定された再調整情報に基づき半導体装置の特性を調整するステップと、
   を有する調整方法。
2. 前記設定するステップは、半導体装置の特性を再調整するための再調整情報を自動的に設定する、請求項１に記載の調整方法。
3. 前記検出するステップは、回路基板への実装後の最初の電源投入を検出する、請求項１に記載の調整方法。
4. 前記設定するステップは、前記ＢＩＳＴ回路のテスト結果に基づき前記再調整情報を設定する、請求項１に記載の調整方法。
5. 半導体装置は、回路基板に表面実装するための外部端子を含み、当該外部端子には高温が印加される、請求項１に記載の調整方法。
6. 前記外部端子は、回路基板の導電領域にはんだリフローされる、請求項５に記載の調整方法。
7. 前記調整するステップは、可逆性かつ不揮発性の抵抗変化型メモリのフォーミングする工程である、請求項１ないし６いずれか１つに記載の調整方法。
8. 前記調整するステップは、チャンネル上に電荷蓄積層を備えた不揮発性メモリのプログラムパルス電圧の初期値の調整である、請求項１ないし６いずれか１つに記載の調整方法。
9. 前記調整するステップは、チャンネル上に電荷蓄積層を備えた不揮発性メモリの消去パルス電圧の初期値の調整である、請求項１ないし６いずれか１つに記載の調整方法。
10. ＢＩＳＴ回路を含む半導体装置であって、
    前記半導体装置を回路基板に表面実装する前に前記ＢＩＳＴ回路が動作されるとき、前記半導体装置の特性を調整し、かつ前記半導体装置の特性を再調整するか否かの再調整情報を設定する設定手段と、
    前記半導体装置が回路基板に表面実装された後に電源が投入されたことを検出する検出手段と、
    前記検出手段により電源投入が検出されたとき、前記設定手段で設定された再調整情報に基づき半導体装置の特性を調整する調整手段と、
    を含む半導体装置。
11. 前記設定手段は、半導体装置の特性が調整されたときに、半導体装置の特性を再調整するための再調整情報を自動的に設定する、請求項１０に記載の半導体装置。
12. 前記ＢＩＳＴ回路は、前記検出手段および前記調整手段を含む、請求項１０または１１に記載の半導体装置。
13. 半導体装置は、回路基板に表面実装するための外部端子を含む、請求項１０に記載の半導体装置。
14. 半導体装置は、可逆性かつ不揮発性の可変抵抗素子にデータを記憶する抵抗変化型メモリを含み、
    前記調整手段は、可変抵抗素子の電極間に電流経路を形成するためのフォーミングである、請求項１０に記載の半導体装置。
15. 半導体装置は、チャンネル上の電荷蓄積領域にデータを記憶する不揮発性メモリを含み、
    前記調整手段は、前記電荷蓄積領域に電荷を蓄積するためのプログラムパルス電圧の初期値を調整する、請求項１０に記載の半導体装置。
16. 前記調整手段はさらに、前記電荷蓄積領域から電荷を消去するための消去パルス電圧の初期値を調整する、請求項１５に記載の半導体装置。
    

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