JP6346740B2

JP6346740B2 - 撮像装置

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Description

本発明は、２枚の基板を有する撮像装置に関する。

２枚の基板を有する撮像装置が知られている（例えば、特許文献１参照）。２枚の基板は、互いの表面が向かい合った状態で貼り合わされている。２枚の基板のうち一方の基板には、入射した光に応じた画素信号を出力する複数の画素が配置されている。２枚の基板のうち他方の基板には、複数の画素から出力された画素信号を他方の基板内で転送する信号転送部や、転送された画素信号を処理する信号処理回路が配置されている。

特開２０１１−１５９９５８号公報

図５は、２枚の基板を有する撮像装置の構成の一例を示している。図５に示す撮像装置は、第１の基板４０と、第２の基板５０と、２枚の基板を接続する接続部とを有する。

第１の基板４０には、画素部４００と、接続ノード６００，６０１とが配置されている。画素部４００は、入射した光に応じた画素信号を出力する、行列状に配置された複数の画素を有する。複数の画素は、複数の画素の配列の行毎に画素信号を出力する。つまり、同一の行の画素は同時に画素信号を出力し、異なる行の画素は異なるタイミングで画素信号を出力する。

複数の画素の動作は、第２の基板５０から供給される画素制御信号によって制御される。画素制御信号は行毎に共通の信号であって、同一の行の画素に供給される画素制御信号の状態は同一のタイミングで変化し、異なる行の画素に供給される画素制御信号の状態は異なるタイミングで変化する。画素制御信号は、画素信号を出力する画素が配置された行を順次選択する行選択信号を含む。行選択信号によって選択された同一の行の画素が同時に画素信号を出力する。

画素部４００には複数の接続ノード６００が配置されている。それぞれの画素の位置に接続ノード６００が１つずつ配置されている。つまり、複数の接続ノード６００は行列状に配置されており、複数の接続ノード６００の配列の行数と列数は、複数の画素の配列の行数と列数にそれぞれ等しい。また、接続ノード６００の数は画素数に等しい。複数の画素間で１つの接続ノード６００が共有される場合もある。画素部４００の外側には複数の接続ノード６０１が配置されている。複数の画素の配列の行毎に接続ノード６０１が１つずつ配置されている。つまり、接続ノード６０１の数は複数の画素の配列の行数に等しい。複数の画素の配列の複数行毎に接続ノード６０１が配置される場合もある。接続ノード６００，６０１は、第１の基板４０と第２の基板５０とを電気的に接続する接続部を構成する。

第２の基板５０には、信号転送部５００と、バッファおよびドライバ５０１と、列走査回路５０２と、ＡＤ変換回路５０３と、機能回路５０４と、行信号生成回路５０５と、列信号生成回路５０６と、制御回路５０７と、レジスタおよびカウンタ５０８と、接続ノード６００，６０１とが配置されている。信号転送部５００には、複数の接続ノード６００が配置されている。信号転送部５００は、接続ノード６００を介して第１の基板４０から第２の基板５０に転送された画素信号をバッファおよびドライバ５０１に転送する。バッファおよびドライバ５０１は、画素信号を受け取るためのカラムバッファおよびラインドライバを有する。列走査回路５０２は、複数の画素の列を走査する列走査信号に従って複数の画素の列を走査することにより、画素から行毎に出力された画素信号を列毎に順次出力する。ＡＤ変換回路５０３は、列走査回路５０２から出力されたアナログの画素信号をＡＤ変換し、デジタルの画素信号を出力する。機能回路５０４は、ＡＤ変換回路５０３から出力された画素信号に対して、必要に応じて各種の画像処理を行う。

行信号生成回路５０５は、行選択信号を含む画素制御信号を生成する。行信号生成回路５０５によって生成された画素制御信号は、接続ノード６０１を介して第２の基板５０から第１の基板４０に転送され、画素に供給される。列信号生成回路５０６は、列走査信号を生成する。制御回路５０７は、バッファおよびドライバ５０１と、ＡＤ変換回路５０３と、機能回路５０４とを制御する制御信号を生成する。

レジスタおよびカウンタ５０８は、行信号生成回路５０５と、列信号生成回路５０６と、制御回路５０７とが各信号（画素制御信号、列走査信号、制御信号）を生成するのに必要なレジスタと、カウンタとを有する。レジスタは、各信号の状態（Ｈｉｇｈ，Ｌｏｗ）が変化するタイミングを制御する制御値を記憶する。カウンタは、所定のクロックに同期してカウントを行い、カウント値を出力する。制御値およびカウント値は、行信号生成回路５０５と、列信号生成回路５０６と、制御回路５０７とに出力される。行信号生成回路５０５と、列信号生成回路５０６と、制御回路５０７とは、カウンタから出力されたカウント値が、レジスタから出力された制御値と一致したタイミングで各信号の状態を変化させる。

図６は、２枚の基板の間で信号が転送される様子を示している。行信号生成回路５０５によって生成された画素制御信号Ｓ１は、図５の接続ノード６０１を介して、第２の基板５０から、図６に示していない第１の基板４０に転送され、さらに画素部４００の各画素に供給される。また、画素部４００の各画素から出力された画素信号Ｓ２は、図５の接続ノード６００を介して、第１の基板４０から第２の基板５０に転送される。

画素数が増大し、画素の高速な駆動が進んでいる状況では、行信号生成回路５０５が生成する行選択信号のパルスが、ＡＤ変換回路５０３でＡＤ変換されるアナログの画素信号に対するノイズとなる場合がある。また、列信号生成回路５０６が生成して列走査回路５０２に供給される列走査信号のパルスが、ＡＤ変換回路５０３でＡＤ変換されるアナログの画素信号に対するノイズとなる場合がある。このため、ＡＤ変換回路５０３のＡＤ変換結果にエラーが生じる場合がある。

異なる２つの行の画素信号が画素から出力される間に列走査回路５０２が列の走査を行うので、列走査信号は行選択信号よりも高速である。このため、列走査信号のパルスによるノイズは、ＡＤ変換回路５０３のＡＤ変換結果に対して、より影響を与えやすい。

本発明は、上述した課題に鑑みてなされたものであって、画素信号を処理する信号処理回路がノイズの影響を受けにくくすることができる撮像装置を提供することを目的とする。

本発明は、上記の課題を解決するためになされたもので、第１の基板と、前記第１の基板と互いの面が向かい合った状態で貼り合わされた第２の基板と、前記第１の基板および前記第２の基板を電気的に接続する接続部と、前記第１の基板に配置され、入射した光に応じた画素信号を出力する、行列状に配置された複数の画素を有する画素部と、前記第１の基板または前記第２の基板に配置され、前記画素信号を出力する前記画素が配置された行を順次選択する行選択信号を生成し、前記行選択信号による各行の選択が第１の周波数に基づく間隔で行われる行信号生成回路と、前記第１の基板に配置され、前記複数の画素の列を走査する列走査信号を生成し、前記列走査信号による各列の走査が、前記第１の周波数よりも高い第２の周波数に基づく間隔で行われる列信号生成回路と、前記第１の基板に配置され、前記列走査信号に従って列を走査することにより、前記画素から行毎に出力された前記画素信号を列毎に順次出力する列走査回路と、前記第２の基板に配置され、前記列走査回路から出力された前記画素信号を処理する信号処理回路と、を備えた撮像装置である。

また、本発明の撮像装置において、前記行信号生成回路が前記第１の基板に配置されている。

また、本発明の撮像装置において、前記接続部は、シリアル・ペリフェラル・インタフェースを有し、前記行選択信号の状態が変化するタイミングを制御する制御値が、前記シリアル・ペリフェラル・インタフェースを介して、前記第２の基板から前記第１の基板に転送される。
また、本発明の撮像装置において、前記信号処理回路は、ＡＤ変換回路であることを特徴とする。
また、本発明の撮像装置は、前記第１の基板に、レジスタおよびカウンタが設けられることを特徴とする。

本発明によれば、列信号生成回路および列走査回路と信号処理回路とが異なる基板に配置されているので、信号処理回路が列走査信号の影響を受けにくくなる。このため、信号処理回路がノイズの影響を受けにくくすることができる。

本発明の第１の実施形態による撮像装置の構成を示すブロック図である。本発明の第１の実施形態における各行の行選択信号と、各行が選択されるタイミングとを示すタイミングチャートである。本発明の第１の実施形態における接続関係を示すブロック図である。本発明の第２の実施形態による撮像装置の構成を示すブロック図である。２枚の基板を有する撮像装置の構成を示すブロック図である。２枚の基板の間で信号が転送される様子を示す模式図である。

以下、図面を参照し、本発明の実施形態を説明する。

（第１の実施形態）
まず、本発明の第１の実施形態を説明する。図１は、本実施形態による撮像装置の構成を示している。図１に示す撮像装置は、第１の基板１０ａと、第２の基板２０ａと、２枚の基板を接続する接続部とを有する。

第１の基板１０ａには、画素部１００と、列走査回路１０１と、列信号生成回路１０２と、レジスタおよびカウンタ１０３と、接続ノード３００，３０１，３０２，３０３，３０４とが配置されている。画素部１００は、入射した光に応じた画素信号を出力する、行列状に配置された複数の画素を有する。複数の画素は、複数の画素の配列の行毎に画素信号を出力する。つまり、同一の行の画素は同時に画素信号を出力し、異なる行の画素は異なるタイミングで画素信号を出力する。

複数の画素の動作は、第２の基板２０ａから供給される画素制御信号によって制御される。画素制御信号は行毎に共通の信号であって、同一の行の画素に供給される画素制御信号の状態は同一のタイミングで変化し、異なる行の画素に供給される画素制御信号の状態は異なるタイミングで変化する。画素制御信号は、画素信号を出力する画素が配置された行を順次選択する行選択信号を含む。行選択信号によって選択された同一の行の画素が同時に画素信号を出力する。

各画素は、入射した光を信号電荷に変換する光電変換素子と、信号電荷を蓄積する電荷蓄積部（容量または拡散領域）と、光電変換素子から電荷蓄積部に信号電荷を転送する転送部（転送トランジスタ）と、電荷蓄積部に蓄積された信号電荷に基づいて画素信号を生成する信号生成部（増幅トランジスタ）と、行選択信号に基づいて画素信号を出力する出力部（出力トランジスタ）とを有する。

列走査回路１０１は、複数の画素の列を走査する列走査信号に従って複数の画素の列を走査することにより、画素から行毎に出力された画素信号を列毎に順次出力する。列信号生成回路１０２は、列走査信号を生成する。レジスタおよびカウンタ１０３は、列信号生成回路１０２が列走査信号を生成するのに必要なレジスタと、カウンタとを有する。レジスタは、列走査信号の状態（Ｈｉｇｈ，Ｌｏｗ）が変化するタイミングを制御する制御値を記憶する。カウンタは、所定のクロックに同期してカウントを行い、カウント値を出力する。制御値およびカウント値は、列走査回路１０１に出力される。列走査回路１０１は、カウンタから出力されたカウント値が、レジスタから出力された制御値と一致したタイミングで列走査信号の状態を変化させる。

画素部１００には複数の接続ノード３００が配置されている。それぞれの画素の位置に接続ノード３００が１つずつ配置されている。つまり、複数の接続ノード３００は行列状に配置されており、複数の接続ノード３００の配列の行数と列数は、複数の画素の配列の行数と列数にそれぞれ等しい。また、接続ノード３００の数は画素数に等しい。複数の画素間で１つの接続ノード３００を共有してもよい。画素部１００の外側には複数の接続ノード３０１が配置されている。複数の画素の配列の行毎に接続ノード３０１が１つずつ配置されている。つまり、接続ノード３０１の数は複数の画素の配列の行数に等しい。複数の画素の配列の複数行毎に接続ノード３０１を配置してもよい。

また、列走査回路１０１の近傍に複数の接続ノード３０２，３０３が配置されている。複数の画素の配列の列毎に接続ノード３０２，３０３が１つずつ配置されている。つまり、接続ノード３０２，３０３の数は複数の画素の配列の列数に等しい。接続ノード３００，３０１，３０２，３０３は、第１の基板１０ａと第２の基板２０ａとを電気的に接続する接続部を構成する。

第２の基板２０ａには、信号転送部２００と、バッファおよびドライバ２０１と、ＡＤ変換回路２０２と、機能回路２０３と、行信号生成回路２０４と、制御回路２０５と、レジスタおよびカウンタ２０６と、接続ノード３００，３０１，３０２，３０３，３０４とが配置されている。信号転送部２００には、複数の接続ノード３００が配置されている。信号転送部２００は、接続ノード３００を介して第１の基板１０ａから第２の基板２０ａに転送された画素信号をバッファおよびドライバ２０１に転送する。

バッファおよびドライバ２０１は、画素信号を受け取るためのカラムバッファおよびラインドライバを有する。バッファおよびドライバ２０１の近傍には接続ノード３０２が配置されている。バッファおよびドライバ２０１から出力された画素信号は、接続ノード３０２を介して、第２の基板２０ａから第１の基板１０ａに転送される。第１の基板１０ａに転送された画素信号は、列走査回路１０１を経由し、接続ノード３０３を介して、第１の基板１０ａから第２の基板２０ａに転送される。第２の基板２０ａに転送された画素信号はＡＤ変換回路２０２に入力される。

ＡＤ変換回路２０２は、アナログの画素信号をＡＤ変換し、デジタルの画素信号を出力する。機能回路２０３は、ＡＤ変換回路２０２から出力された画素信号に対して、必要に応じて各種の画像処理を行う。行信号生成回路２０４は、行選択信号を含む画素制御信号を生成する。行信号生成回路２０４によって生成された画素制御信号は、接続ノード３０１を介して第２の基板２０ａから第１の基板１０ａに転送され、画素に供給される。制御回路２０５は、バッファおよびドライバ２０１と、ＡＤ変換回路２０２と、機能回路２０３とを制御する制御信号を生成する。

レジスタおよびカウンタ２０６は、行信号生成回路２０４と、制御回路２０５とが各信号（画素制御信号および制御信号）を生成するのに必要なレジスタと、カウンタとを有する。レジスタは、各信号の状態（Ｈｉｇｈ，Ｌｏｗ）が変化するタイミングを制御する制御値を記憶する。カウンタは、所定のクロックに同期してカウントを行い、カウント値を出力する。制御値およびカウント値は、行信号生成回路２０４と、制御回路２０５とに出力される。行信号生成回路２０４と、制御回路２０５とは、カウンタから出力されたカウント値が、レジスタから出力された制御値と一致したタイミングで各信号の状態を変化させる。

レジスタおよびカウンタ１０３とレジスタおよびカウンタ２０６とは、例えば４つの接続ノード３０４を介して接続されている。レジスタおよびカウンタ１０３が記憶する制御値は、外部からレジスタおよびカウンタ２０６に入力され、接続ノード３０４を介してレジスタおよびカウンタ１０３に転送される。接続ノード３０４は、接続ノード３００，３０１，３０２，３０３と共に、接続部を構成する。接続ノード３０４は、例えばシリアル・ペリフェラル・インタフェース（ＳＰＩ）として構成可能である。

図２は、行信号生成回路２０４が生成する各行の行選択信号と、各行が選択されるタイミングとの一例を示している。図２では４行分の行選択信号φＳＥＬ１，φＳＥＬ２，φＳＥＬ３，φＳＥＬ４が示されている。図２の横方向は時間を示している。図２の縦方向は、行選択信号の電圧を示している。例えば、行選択信号φＳＥＬ１がＬｏｗからＨｉｇｈに変化するタイミングで１行目が選択され、行選択信号φＳＥＬ２がＬｏｗからＨｉｇｈに変化するタイミングで２行目が選択され、行選択信号φＳＥＬ３がＬｏｗからＨｉｇｈに変化するタイミングで３行目が選択され、行選択信号φＳＥＬ４がＬｏｗからＨｉｇｈに変化するタイミングで４行目が選択される。

各行が選択されるタイミングの間隔Ｔは、例えば行信号生成回路２０４がシフトレジスタで構成される場合に、シフトレジスタの出力が１段シフトするタイミングの間隔である。言い換えると、この間隔は、シフトレジスタの出力をシフトさせる制御信号（各行の行選択信号の状態を変化させる制御信号）の周波数（以下、第１の周波数とする）の逆数である。したがって、行選択信号による各行の選択は、第１の周波数に基づく間隔Ｔで行われる。

図３は、バッファおよびドライバ２０１と列走査回路１０１との間の接続と、列走査回路１０１とＡＤ変換回路２０２との接続とを示している。図３に示す例では、２列毎に列走査回路１０１およびＡＤ変換回路２０２が１つずつ配置されている。バッファおよびドライバ２０１から出力された画素信号は、接続ノード３０２を介して列走査回路１０１に転送される。１つの列走査回路１０１は２列を走査して２列分の画素信号を順次出力する。列走査回路１０１から出力された画素信号は、接続ノード３０３を介してＡＤ変換回路２０２に転送される。１つのＡＤ変換回路２０２には、２列分の画素信号が順次入力される。３列以上の列毎に列走査回路１０１およびＡＤ変換回路２０２が１つずつ配置されていてもよい。

１つの列走査回路１０１が走査する列の数をＮ（Ｎ≧２）とすると、行選択信号によって任意の行が選択されて１行分の画素から画素信号が同時に出力された後、行選択信号によって他の任意の行が選択されて１行分の画素から画素信号が同時に同時に出力されるまでの間に、１つの列走査回路１０１はＮ列を走査する。したがって、列走査信号による各列の走査は、第１の周波数よりも高い第２の周波数に基づく間隔で行われる。図３に示す例では、第２の周波数は第１の周波数のＮ倍である。

本実施形態によれば、第１の基板１０ａと、第２の基板２０ａと、第１の基板１０ａおよび第２の基板２０ａを電気的に接続する接続部（接続ノード３００，３０１，３０２，３０３，３０４）と、第１の基板１０ａに配置され、入射した光に応じた画素信号を出力する、行列状に配置された複数の画素を有する画素部１００と、第１の基板１０ａまたは第２の基板２０ａに配置され、画素信号を出力する画素が配置された行を順次選択する行選択信号を生成し、行選択信号による各行の選択が第１の周波数に基づく間隔で行われる行信号生成回路２０４と、第１の基板１０ａに配置され、複数の画素の列を走査する列走査信号を生成し、列走査信号による各列の走査が、第１の周波数よりも高い第２の周波数に基づく間隔で行われる列信号生成回路１０２と、第１の基板１０ａに配置され、列走査信号に従って列を走査することにより、画素から行毎に出力された画素信号を列毎に順次出力する列走査回路１０１と、第２の基板２０ａに配置され、列走査回路１０１から出力された画素信号を処理する信号処理回路（ＡＤ変換回路２０２）と、を備えた撮像装置が構成される。

図５に示す撮像装置では、列信号生成回路５０６および列走査回路５０２とＡＤ変換回路５０３とが同一の基板に配置されているが、図１に示す撮像装置では、列信号生成回路１０２および列走査回路１０１とＡＤ変換回路２０２とが異なる基板に配置されている。これによって、ＡＤ変換回路２０２が列走査信号の影響を受けにくくなるため、ＡＤ変換回路２０２がノイズの影響を受けにくくすることができる。また、列走査信号を生成するためのカウンタも第１の基板１０ａに配置されているため、ＡＤ変換回路２０２がよりノイズの影響を受けにくくすることができる。高解像度のＡＤ変換等のノイズの影響を受けやすい信号処理を行う回路を含む撮像装置に対して本実施形態を適用することで、より顕著な効果が得られる。

（第２の実施形態）
次に、本発明の第２の実施形態を説明する。図４は、本実施形態による撮像装置の構成を示している。図４に示す撮像装置は、第１の基板１０ｂと、第２の基板２０ｂと、２枚の基板を接続する接続部とを有する。

第１の基板１０ｂには、画素部１００と、列走査回路１０１と、列信号生成回路１０２と、行信号生成回路１０４と、レジスタおよびカウンタ１０５と、接続ノード３００，３０２，３０３，３０４とが配置されている。行信号生成回路１０４は、行選択信号を含む画素制御信号を生成する。レジスタおよびカウンタ１０５は、列信号生成回路１０２と、行信号生成回路１０４とが各信号（列走査信号および画素制御信号）を生成するのに必要なレジスタと、カウンタとを有する。レジスタは、各信号の状態（Ｈｉｇｈ，Ｌｏｗ）が変化するタイミングを制御する制御値を記憶する。カウンタは、所定のクロックに同期してカウントを行い、カウント値を出力する。制御値およびカウント値は、列信号生成回路１０２と、行信号生成回路１０４とに出力される。列信号生成回路１０２と、行信号生成回路１０４とは、カウンタから出力されたカウント値が、レジスタから出力された制御値と一致したタイミングで各信号の状態を変化させる。第１の基板１０ｂの他の構成については、図１に示す撮像装置の構成と同一である。

第２の基板２０ｂには、信号転送部２００と、バッファおよびドライバ２０１と、ＡＤ変換回路２０２と、機能回路２０３と、制御回路２０５と、レジスタおよびカウンタ２０７と、接続ノード３００，３０２，３０３，３０４とが配置されている。レジスタおよびカウンタ２０７は、制御回路２０５が制御信号を生成するのに必要なレジスタと、カウンタとを有する。レジスタは、制御信号の状態（Ｈｉｇｈ，Ｌｏｗ）が変化するタイミングを制御する制御値を記憶する。カウンタは、所定のクロックに同期してカウントを行い、カウント値を出力する。制御値およびカウント値は制御回路２０５に出力される。制御回路２０５は、カウンタから出力されたカウント値が、レジスタから出力された制御値と一致したタイミングで制御信号の状態を変化させる。第２の基板２０ｂの他の構成については、図１に示す撮像装置の構成と同一である。

レジスタおよびカウンタ１０５とレジスタおよびカウンタ２０７とは、例えば４つの接続ノード３０４を介して接続されている。レジスタおよびカウンタ１０５が記憶する制御値は、外部からレジスタおよびカウンタ２０７に入力され、接続ノード３０４を介してレジスタおよびカウンタ１０５に転送される。第１の実施形態と同様に、接続ノード３０４は、例えばシリアル・ペリフェラル・インタフェース（ＳＰＩ）として構成可能である。

本実施形態では、行信号生成回路１０４が第１の基板１０ｂに配置されている。これによって、ＡＤ変換回路２０２が、行信号生成回路１０４によって生成される画素制御信号の影響を受けにくくなる。このため、第１の実施形態と比較して、ＡＤ変換回路２０２がよりノイズの影響を受けにくくすることができる。また、画素制御信号を生成するためのカウンタも第１の基板１０ｂに配置されているため、ＡＤ変換回路２０２がよりノイズの影響を受けにくくすることができる。

また、本実施形態では、行信号生成回路１０４が第１の基板１０ｂに配置されているため、第１の実施形態における接続ノード３０１がなくなる。したがって、第１の実施形態と比較して、接続ノードの数を減らすことができる。

接続ノード３０１は、画素制御信号の伝送路において容量を形成し、負荷となる。このため、本実施形態では、画素制御信号に係る負荷を低減することができる。これによって、画素制御信号の波形の劣化を低減し、高精度な画素制御信号を画素に供給することができる。また、負荷が低減することにより駆動電圧を下げることができ、消費電力を低減することができる。

以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。上記では、２枚の基板が接続部で接続されている撮像装置の構成を示したが、３枚以上の基板が接続部で接続されていてもよい。３枚以上の基板が接続部で接続される撮像装置の場合、３枚以上の基板のうち２枚の基板が第１の基板と第２の基板に相当する。

１０ａ，１０ｂ，４０第１の基板、２０ａ，２０ｂ，５０第２の基板、１００，４００画素部、１０１，５０２列走査回路、１０２，５０６列信号生成回路、１０３，１０５，２０６，２０７，５０８レジスタおよびカウンタ、１０４，２０４，５０５行信号生成回路、２００，５００信号転送部、２０１，５０１バッファおよびドライバ、２０２，５０３ＡＤ変換回路、２０３，５０４機能回路、２０５，５０７制御回路、３０１，３０２，３０３，３０４，６０１，６０２接続ノード

Claims

第１の基板と、
前記第１の基板と互いの面が向かい合った状態で貼り合わされた第２の基板と、
前記第１の基板および前記第２の基板を電気的に接続する接続部と、
前記第１の基板に配置され、入射した光に応じた画素信号を出力する、行列状に配置された複数の画素を有する画素部と、
前記第１の基板または前記第２の基板に配置され、前記画素信号を出力する前記画素が配置された行を順次選択する行選択信号を生成し、前記行選択信号による各行の選択が第１の周波数に基づく間隔で行われる行信号生成回路と、
前記第１の基板に配置され、前記複数の画素の列を走査する列走査信号を生成し、前記列走査信号による各列の走査が、前記第１の周波数よりも高い第２の周波数に基づく間隔で行われる列信号生成回路と、
前記第１の基板に配置され、前記列走査信号に従って列を走査することにより、前記画素から行毎に出力された前記画素信号を列毎に順次出力する列走査回路と、
前記第２の基板に配置され、前記列走査回路から出力された前記画素信号を処理する信号処理回路と、
を備えた撮像装置。
前記行信号生成回路が前記第１の基板に配置されている請求項１に係る撮像装置。
前記接続部は、シリアル・ペリフェラル・インタフェースを有し、
前記行選択信号の状態が変化するタイミングを制御する制御値が、前記シリアル・ペリフェラル・インタフェースを介して、前記第２の基板から前記第１の基板に転送される請求項２に係る撮像装置。
前記信号処理回路は、ＡＤ変換回路であることを特徴とする請求項１から請求項３のいずれか一項に係る撮像装置。
前記第１の基板に、レジスタおよびカウンタが設けられることを特徴とする請求項１から請求項４のいずれか一項に係る撮像装置。